KR930006074Y1

KR930006074Y1 - 논리 회로의 노이즈 검출 및 제어회로

Info

Publication number: KR930006074Y1
Application number: KR2019880007561U
Authority: KR
Inventors: 박은수; 백현일
Original assignee: 주식회사 금성사; 최근선
Priority date: 1988-05-21
Filing date: 1988-05-21
Publication date: 1993-09-13
Also published as: KR890023929U

Abstract

내용 없음.

Description

논리 회로의 노이즈 검출 및 제어회로

제1도는 본 고안에 다른 회로도.

제2도는 제1도에 있어서 각부 파형도.

제3도는 제1도에 있어서 각부 파형도.

제4도는 제1도에 있어서 각부 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 4입력 D 플립플롭 IC FF₁: D플립플롭

AG₁,AG₂: 앤드게이트 NA₁: 낸드게이트

XG₁~XG₄: 익스크루시브 오아게이트

본 고안은 노이즈를 검출하고 출력을 제어하는 회로에 관한 것으로, 특히 유효신호에 포함된 노이즈의 폭에 따라 인터럽트 신호를 다음단의 회로에 제공하도록한 노이즈에 따른 로직 제어 회로에 관한 것이다.

종래에는 신호에 노이즈 성분이 포함되어도 이를 검출하고 그에 따른 출력을 내는 기술이 없어 신호에 포함된 노이즈에 의해 시스템이 오동작을 하는 문제점이 있었다.

본 고안은 상기한 문제점을 해결하기 위한 것으로 첨부한 도면을 참조하여 그의 기술 내용을 설명하면 다음과 같다.

첨부 도면 제1도는 본 고안의 구성을 보인 회로도로서, 트리거용 클럭 펄스가 T단자에, 리셋트 신호가 R(리셋트) 단자에 각각 인가되는 4입력 D 플립플롭 IC(1)의 출력단(Q₀)은 익스크루시브 오아게이트(XG₂)와 앤드게이트(AG₁)의 입력단에 접속되고, 출력단(Q₁)은 익스크루시브 오아게이트(XG₃)와 상기 앤드게이트(AG₁)의 입력단에 접속되며, 출력단(Q₂)은 상기 앤드게이트(AG₁)의 입력단에 접속되고, 출력단(Q₃)은 익스크루시브와게이트(XG₄)의 입력단과 D 플립플롭(FF₁)의 T단자에 접속하며, 상기 앤드게이트(AG₁)의 출력단은 익스크루시브오아게이트(XG₂~XG₄)의 타 압력단에 접속되고 익스크루시브오아게이트(XG₂)의 출력단은 4입력 D 플립플롭IC(1)의 입력단(D₁)에, 익스크루시브오아게이트(XG₃)의 출력단은 입력단(D₂)에 각각 접속되며, 익스크루시브 오아게이트(XG₄)의 출력단은 입력단에 유효 신호가 입력되는 익스크루시브오아게이트(XG₁)의 타 입력단과 4입력 D 플립플롭IC(1)의 입력단(D₃)에 접속되고, 익스크루시브오아게이트(XG₁)의 출력단은 4입력 D 플립플롭IC(1)의 입력단(D₀)에 접속되며, 리셋트 신호가 인가되는 앤드게이트(AG₂)의 출력단은 상기 D 플립플롭(FF₁)의 R (리셋트) 단지에 접속되고, D 플립플롭(FF₁)의 S (셋트) 단자와 D 단자는 전원(Vcc)에 접속되며, 그의 출력단(Q)은 입력단이 전원(Vcc)에 접속된 낸드게이트(NA₁)의 타입력단에 접속되어 구성된다.

상기한 바와 같이 구성된 본 고안의 동작 및 작용 효과는 다음과 같다.

첨부도면 제2도는 신호에 노이즈 성분이 포함되지 않아 정상적인 동작이 수행될 때의 본 고안 각부 파형도로서, 제2b도와 같은 유효 신호가 익스크루시브오아게이트(XG₁)를 통해 4입력 D 플립플롭IC(1)의 입력단(D₀)에 인가되면 제2a도의 다음번 클럭펄스(t₁)에 의해 제2c도와 같이 출력단(Q₀)은 하이로되고, 이 신호가 익스크루시브오아게이트(XG₂)를 통해 입력단(D₁)으로 인가된다.

이때 클럭 펄스(t₂)가 인가되면 제2d도와 같이 출력단(Q₁)도 하이로 되어 익스크루시브오아게이트(XG₃)를 거쳐 입력단(D₂)으로 인가되며, 클럭 펄스(t₃)가 인가되면 제2e도와 같이 출력단(Q₂)도 하이가 되어 하이 상태인 출력단(Q₀)(Q₁)의 신호와 함께 앤드게이트(AG₁)에 입력되므로 앤드게이트(AG₁)의 출력은 제2f도와 같이 하이로 되어 각 익스크루시브 오아게이트(XG₂~XG₄)에 입력된다. 이때 익스크루시브오아게이트(XG₂)(XG₃)의 타 입력단에는 4입력 D 플립플롭IC(1)의 출력단(Q₀)(Q₁)으로 부터의 하이 신호가 인가되고 있으므로 익스크루시브오아게이트(XG₂)(XG₃)의 출력은 로우가 되어 클럭 펄스(t₄)에서 출력단(Q₁)(Q₂)이 제2d도 제2e도에서와 같이 로우로 되며 앤드게이트(AG₁)의 하이 레벨의 출력에 의해 익스크루시브오아게이트(XG₄)의 출력은 하이로 되어 하이 레벨의 유효 신호가 인가되는 익스크루시브오아게이트(XG₁)와 4입력 D 플립플롭IC(1)의 입력단(D₃)에 인가된다. 따라서 익스크루시브오아게이트(XG₁)의 출력은 로우로 되어 입력단(D₀)에 인가되므로서 클럭 펄스(t₄)가 인가될때 제2c도, 제2g도에서와 같이 출력단(Q₀)의 출력은 로우로, 출력단(Q₃)의 출력은 하이로 되고, 출력단(Q₃)의 하이 레벨의 출력에 의해 D 플립플롭(FF₁)이 트리거 되어 하이레벨의 신호를 출력하며, 전원(Vcc)에 의해 입력단에 항상 하이가 인가되는 낸드게이트(NA₁)에 의해 로우의 인터럽트 신호로서 출력되므로 후단의 시스템은 정상동자거을 수행하게 된다.

이후 유효 신호가 로우로 되면 익스크루시브오아게이트(XG₄)의 출력이 하이 상태이므로 익스크루시브오아게이트(XG₁)의 출력은 하이로 되며 이에 따라 4입력 D 플립플롭IC(1)의 출력단(Q₃)은 하이로 된다.

따라서 익스크루시브 오아게이트(XG₂)의 출력도 하이로 되어 클럭 펄스(tn + 1)의 입력에 의해 출력단(Q₆)도 하이로 된다.

따라서 익스크루시브 오아게이트(XG₃)의 출력도 하이로 되어 출력단(Q₂)은 클럭펄스(tn + 2)가 인가되는 때에 하이로 된다. 따라서 앤드게이트(AG₁)의 출력이 하이로 되어 익스크루시브 오아게이트(XG₁~XG₄)의 출력은 로우로 되므로 출력단(Q₀~Q₃)모두 로우로 되고 D 플립플롭(FF₁)의 출력도 로우가 되어 낸드게이트(NA₁)를 통해 출력되는 인터럽트(IRQ)신호는 제2h도와 같이 하이로 되어 시스템에 입력되지 않음을 알린다.

첨부 도면 제3도는 유효 신호에 대해 비교적 폭이 큰 노이즈 성분이 유효 신호에 포함된 경우의 파형도로서, 제3b도와 같이 하이의 유효 신호가 익스크루시브오아게이트(XG₁)를 통해 4입력 D 플립플롭IC (1)의 입력단(D₀)에 인가되면 클럭펄스(t₁)에 의해 제3c도와 같이 출력단(Q₀)이 하이로 되며, 출력단(Q₁)으로 부터의 하이레벨 신호는 익스크루시브오아게이트(XG₂)를 거쳐 입력단(D₁)에 인가되어, 클럭펄스(t₂)가 입력되면 출력단(Q₁)도 제3d도와 같이 하이로 되며, 이에 따라 익스크루시브오아게이트(XG₃)의 출력도 하이로 되어 클럭 펄스(t₃)가 인가되면 출력단(Q₂)도 제3e도와 같이 하이로 된다. 그러나 유효 신호에 포함된 노이즈 때문에 유효 신호가 로우로 되면 익스크루시브 오아게이트(XG₁)의 출력이 로우로 되므로 출력단(Q₀)이 로우로 되고, 이에 따라 출력단(Q₁)도 로우로 되므로 앤드게이트(AG₁)에 인가되는 입력은 적어도 하나의 신호가 로우 상태에 있게 되므로 앤드게이트(AG₁)의 출력은 제3f도와 같이 로우상태를 유지한다.

따라서 익스크루시브 오아게이트(XG₄)의 출력은 로우 상태를 유지하여 출력단(Q₃)도 로우 상태를 유지하므로 D 플립플롭(FF₁)은 트리거 되지 않아 로우 레벨의 출력을 유지하고, 이 출력은 하이가 인가되는 낸드게이트(NA₁)에 의해 제3h도와 같이 하이레벨의 인터럽트(IRQ)신호로 출력되어 시스템으로 전송된다.

즉 출력단(Q₂)이 하이 레벨로 되기 전에 출력단(Q₀)(Q₁)이 유효신호에 포함된 노이즈에 의해 로우로 되면 앤드게이트(AG₁)가 로우 상태를 유지하여 출력단(Q₃)도 로우 상태를 유지하고, 이에 따라 D 플립플롭(FF₁)이 트리거 되지 않아 하이 레벨의 인터럽트(IRQ)신호가 출력되는 것이다.

만일 유효 성분에 포함된 노이즈가 무시해도 좋을 정도로 적다면 첨부도면 제4도에 보인 바와 같이 동작하게 된다. 즉4b도의 노이즈에 의해 출력단(Q₀)이 제4c도와 같이 로우로되면 다음 클럭 펄스(t₄)에 의해 출력단(Q₁)이 제4d도와 같이 로우로 되며, 이때 출력단(Q₀)은 노이즈 성분이 사라져서 다시 하이로 된다.

출력단(Q₁)이 로우로 되면 클럭 펄스(t₅)에 의해 출력단(Q₂)이 제4e도와 같이 로우로 되지만 출력단(Q₀)이 다시 하이로 되어 있어 출력단(Q₁)이 클럭펄스(t₅)에 의해 하이로 되고, 다시 클럭펄스(t₆)에 의해 출력단(Q₂)도 하이로 바뀌게 되어 앤드게이트(AG₁)에 하이의 신호가 인가되므로 제4f도와 같이 앤드게이트(AG₁)는 하이 신호를 출력하여, 출력단(Q₃)의 로우 신호가 인가되고 있는 익스크루시브오아게이트(XG₄)에 의해 하이로 되어 입력단(D₃)에 인가되므로 클럭펄스(t₇)에 의해 출력단(Q₃)은 제4g도와 같이 하이로 되고, 이 출력에 의해 D 플립플롭(FF₁)이 트리거 되어 낸드게이트(AN₁)에 하이 신호가 인가되므로 로우 상태의 인터럽트(IRQ)신호가 낸드게이트(NA₁)로 부터 출력된다.

즉 노이즈 성분이 작어서 무시할 수 있는 정도이면 노이즈에 의해 출력단(Q₀~Q₂)이 차례로 로우로 되어도 유효 신호가 끝나기 전까지 출력단(Q₀~Q₂)이 다시 하이로 되어 앤드게이트(AG₁)가 하이로 되고, 이에 따라 출력단(Q₃)이 하이로 되어 D 플립플롭(FF₁)이 트리거 되므로 노이즈가 포함되지 않은 유효 신호가 입력된 경우와 동일하게 동작한다.

상기한 바와 같이 본 고안은 입력된 신호에 포함된 노이즈를 판별하고, 신호가 유효한지 아닌지에 따라 출력을 내어 다음단 회로가 정상적으로 동작되도록 하는 효과를 갖는다.

Claims

논리 회로의 유효 신호에 포함된 노이즈를 검출하는 회로에 있어서, 유효 신호가 인가되는 익스크루시브 오아게이트(XG₁)의 출력단은 4입력 D 플릅플롭IC (1)의 입력단(D₀)에 접속되고, 4입력 D 플립플롭IC (1)의 출력단(Q₀)(Q₁)은 익스크루시브 오아게이트(XG₂)(XG₃)의 입력단에 각각 접속되며, 4입력 D 플릅플롭IC (1)의 출력단(Q₂)은 출력단(Q₀)(Q₁)과 함께 앤드게이트(AG₁)에 접속되고, 앤드게이트(AG₁)의 출력단은 익스크로시브 오아게이트(XG₂~XG₄)의 일 입력단에 접속되며, 익스크루시브 오아게이트(XG₂)(XG₃) 출력단은 4입력 D 플립플롭IC (1)의 입력단(D₁)(D₂)에 각각 접속되고, 익스크루시브 오아게이트(XG₄)의 출력단은 상기 익스크루시브 오아게이트(XG₁)의 타 입력단과 4입력 D 플립플롭IC (1)의 입력단(D₃)에 접속되며, 4입력 D 플립플롭IC (1)의 출력단(Q₃)은 상기 익스크루시브 오아게이트(XG₄)의 입력단과 D 플립플롭(FF₁)의 클럭단(T)에 접속되고, D 플립플롭(FF₁)의 출력단은 인버터용 낸드게이트(NA₁)에 접속되어 유효 신호에 포함된 노이즈의 크기에 따라 인터럽트(IRQ)신호를 제공하도록 구성된 것을 특징으로 하는 논리회로의 노이즈 검출 및 제어 회로.