JP3049713B2 - 駆動信号形成回路及びイメージセンサ - Google Patents
駆動信号形成回路及びイメージセンサInfo
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- JP3049713B2 JP3049713B2 JP1241152A JP24115289A JP3049713B2 JP 3049713 B2 JP3049713 B2 JP 3049713B2 JP 1241152 A JP1241152 A JP 1241152A JP 24115289 A JP24115289 A JP 24115289A JP 3049713 B2 JP3049713 B2 JP 3049713B2
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- Japan
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- signal
- circuit
- end pulse
- outputs
- drive signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、駆動信号形成回路及びイメージセンサに関
する。
する。
従来のイメージセンサのエンドパルス発生回路は、本
発明人の発明した特開昭62−031159の第２図に回路図が
示され、第３図に動作波形図が示されている。第２図に
おいてエンドパルス発生回路はインバータINV101、INV1
02、INV103、INV104、INV105及びNORゲートNOR101で構
成される。エンドパルス発生回路はインバータINV101、
INV102、INV103の波形伝達遅延量に応じたパルス幅に波
形整形してエンドパルスを出力する。エンドパルスの幅
をイメージセンサの１画素の出力期間よりも充分短かく
することによって、エンドパルスを原因とするビデオ信
号の雑音を抑圧することができる。
発明人の発明した特開昭62−031159の第２図に回路図が
示され、第３図に動作波形図が示されている。第２図に
おいてエンドパルス発生回路はインバータINV101、INV1
02、INV103、INV104、INV105及びNORゲートNOR101で構
成される。エンドパルス発生回路はインバータINV101、
INV102、INV103の波形伝達遅延量に応じたパルス幅に波
形整形してエンドパルスを出力する。エンドパルスの幅
をイメージセンサの１画素の出力期間よりも充分短かく
することによって、エンドパルスを原因とするビデオ信
号の雑音を抑圧することができる。
しかし、前述の従来技術では次に示す問題点を有す
る。
る。
ａ）波形遅延手段（たとえば従来例のインバータINV10
1、INV102、INV103）の遅延量に比べてゲート手段（た
とえばNORゲートNOR101）の応答時間が短かい場合には
エンドパルスが発生しない。
1、INV102、INV103）の遅延量に比べてゲート手段（た
とえばNORゲートNOR101）の応答時間が短かい場合には
エンドパルスが発生しない。
ｂ）出力バッファ手段（たとえばインバータINV105）の
駆動能力に比べて負荷静電容量（たとえば実装容量、次
のチップのスタートパルス入力端子容量）が大きい場合
にはエンドパルスの出力振幅が充分得られない。
駆動能力に比べて負荷静電容量（たとえば実装容量、次
のチップのスタートパルス入力端子容量）が大きい場合
にはエンドパルスの出力振幅が充分得られない。
ｃ）通常は上記の状態が発生しないように設計するがト
ランジスタ等々の製造バラツキに起因して上記の状態が
発生する。特に波形遅延手段とゲート手段の性能の比は
トランジスタの製造バラツキに対して明らかに変化す
る。また出力バッファ手段と負荷静電容量の比も種々の
製造バラツキに対して変化するので、エンドパルスの発
生しないという状態は極めて起こりやすい。
ランジスタ等々の製造バラツキに起因して上記の状態が
発生する。特に波形遅延手段とゲート手段の性能の比は
トランジスタの製造バラツキに対して明らかに変化す
る。また出力バッファ手段と負荷静電容量の比も種々の
製造バラツキに対して変化するので、エンドパルスの発
生しないという状態は極めて起こりやすい。
ｄ）イメージセンサの高速化という課題に対して、エン
ドパルスのパルス幅を短くしたいという要求がある。し
かし、パルス幅を短くした場合にはエンドパルスが発生
しないという状態が製造バラツキによって発生する。逆
に確実にエンドパルスを発生するように、各種製造バラ
ツキを見込んで、波形遅延手段の値を設定した場合には
エンドパルスの幅はかなり長くなる。すなわちイメージ
センサを高速化できない。
ドパルスのパルス幅を短くしたいという要求がある。し
かし、パルス幅を短くした場合にはエンドパルスが発生
しないという状態が製造バラツキによって発生する。逆
に確実にエンドパルスを発生するように、各種製造バラ
ツキを見込んで、波形遅延手段の値を設定した場合には
エンドパルスの幅はかなり長くなる。すなわちイメージ
センサを高速化できない。
そこで本発明は以上のような問題点を解決するもので
次に示す目的を有する。
次に示す目的を有する。
ａ）製造パラメータ（トランジスタ特性、実装容量など
製造バラツキを含む。）に依存せず確実にエンドパルス
を発生する冗長設計手法をエンドパルス発生回路に与え
る。
製造バラツキを含む。）に依存せず確実にエンドパルス
を発生する冗長設計手法をエンドパルス発生回路に与え
る。
ｂ）与えられた製造パラメータに対して最も高速なエン
ドパルス発生回路を提供する。
ドパルス発生回路を提供する。
〔課題を解決するための手段〕 本発明は駆動信号形成回路は、所定の信号に基づいて
第１の信号をアクティブとして出力する第１の信号形成
回路と、入力された前記第１の信号に基づいて駆動信号
を出力する出力バッファ回路と、前記駆動信号を外部へ
出力する外部出力端子と、前記駆動信号を入力し、前記
駆動信号が所定の電位を超えたことを検出して検出信号
を出力するコンパレート回路と、前記検出信号を入力し
前記検出信号を所定時間遅延する信号遅延回路と、を備
え、前記第１の信号形成回路は、既にアクティブとなっ
ている前記第１の信号に対し、前記遅延された信号に基
づいて前記第１の信号をノンアクティブとして出力し、
少なくとも所定時間幅のパルス幅を有する前記駆動信号
を出力することを特徴とする。
第１の信号をアクティブとして出力する第１の信号形成
回路と、入力された前記第１の信号に基づいて駆動信号
を出力する出力バッファ回路と、前記駆動信号を外部へ
出力する外部出力端子と、前記駆動信号を入力し、前記
駆動信号が所定の電位を超えたことを検出して検出信号
を出力するコンパレート回路と、前記検出信号を入力し
前記検出信号を所定時間遅延する信号遅延回路と、を備
え、前記第１の信号形成回路は、既にアクティブとなっ
ている前記第１の信号に対し、前記遅延された信号に基
づいて前記第１の信号をノンアクティブとして出力し、
少なくとも所定時間幅のパルス幅を有する前記駆動信号
を出力することを特徴とする。
また、上記駆動信号形成回路は、セット入力端子と、
前記遅延された信号が入力されるリセット入力端子と、
出力端子とを備えたラッチ回路と、前記出力端子からの
信号と制御信号とを入力し、前記出力端子からの信号と
前記制御信号との論理積に基づく信号を前記出力バッフ
ァ回路へ出力するゲート回路と、を有することを特徴と
する。
前記遅延された信号が入力されるリセット入力端子と、
出力端子とを備えたラッチ回路と、前記出力端子からの
信号と制御信号とを入力し、前記出力端子からの信号と
前記制御信号との論理積に基づく信号を前記出力バッフ
ァ回路へ出力するゲート回路と、を有することを特徴と
する。
さらに、本発明のイメージセンサは、走査データを発
生するシフトレジスタと、上記記載の駆動信号形成回路
とを備え、前記セット入力端子には前記走査データに基
づく信号が入力され、前記リセット入力端子には前記遅
延された信号が入力されることを特徴とする。
生するシフトレジスタと、上記記載の駆動信号形成回路
とを備え、前記セット入力端子には前記走査データに基
づく信号が入力され、前記リセット入力端子には前記遅
延された信号が入力されることを特徴とする。
本発明の上記の構成によれば、 ａ）フリップフロップ手段をセットし、 ｂ）エンドパルスを発生させたいタイミングでゲート手
段を閉じ、 ｃ）出力バッファ手段からはエンドパルスが０（アクテ
ィブを１、ノンアクティブを０と呼ぶ、以下同様）から
１へと変化し、 ｄ）エンドパルスが１に変化するとコンパレータ手段が
リセット信号を発生し、 ｅ）フリップフロップ手段はリセットされるので、 ｆ）ゲート手段を介して、 ｇ）出力バッファ手段からはエンドパルスが１から０に
変化する。
段を閉じ、 ｃ）出力バッファ手段からはエンドパルスが０（アクテ
ィブを１、ノンアクティブを０と呼ぶ、以下同様）から
１へと変化し、 ｄ）エンドパルスが１に変化するとコンパレータ手段が
リセット信号を発生し、 ｅ）フリップフロップ手段はリセットされるので、 ｆ）ゲート手段を介して、 ｇ）出力バッファ手段からはエンドパルスが１から０に
変化する。
ｈ）エンドパルスの発生に際して、上記ループ内に挿入
されている波形遅延手段によってエンドパルスの幅は設
定される。
されている波形遅延手段によってエンドパルスの幅は設
定される。
ｉ）エンドパルスが０から１に変化したのを、コンパレ
ート手段で検出してから、フリップフロップ手段をリセ
ットしてエンドパルスを１から０に変化させるので、確
実にエンドパルスが発生する。
ート手段で検出してから、フリップフロップ手段をリセ
ットしてエンドパルスを１から０に変化させるので、確
実にエンドパルスが発生する。
第１図は本発明の実施例におけるイメージセンサのエ
ンドパルス発生回路のブロック図であり、同じく第２図
はタイミング図である。
ンドパルス発生回路のブロック図であり、同じく第２図
はタイミング図である。
フリップフロップ手段101がRSフリップフロップ、Ｄ
フリップフロップ、マスタースレーブフリップフロップ
などである。リセット信号RESETはエンドパルス出力端
子EPからエンドパルス信号のフィードバックにより生成
される。セット信号SETはイメージセンサのクロック信
号や、イメージセンサの走査回路の最終段付近の走査デ
ータから生成される。
フリップフロップ、マスタースレーブフリップフロップ
などである。リセット信号RESETはエンドパルス出力端
子EPからエンドパルス信号のフィードバックにより生成
される。セット信号SETはイメージセンサのクロック信
号や、イメージセンサの走査回路の最終段付近の走査デ
ータから生成される。
ゲート手段102はNORゲート、NANDゲート、ORゲート、
ANDゲート、クロックドゲート、アナログスイッチなど
である。ゲート信号GATEはイメージセンサのクロック信
号や、イメージセンサの走査回路の最終段付近の走査デ
ータから生成される。
ANDゲート、クロックドゲート、アナログスイッチなど
である。ゲート信号GATEはイメージセンサのクロック信
号や、イメージセンサの走査回路の最終段付近の走査デ
ータから生成される。
出力バッファ手段103はエンドパルス出力端子EPに接
続された負荷を高速に駆動するために設けられる。ただ
し、出力バッファ手段103の駆動能力（負荷に比べて）
が不足していても、本発明の効果によりエンドパルスの
振幅が得られないということはなく、増してや、従来の
ようにエンドパルスが発生しないということはない。た
だしエンドパルスの立り上がり時間tr及び立ち下がり時
間tfだけエンドパルスのパルス幅が長くなる。立ち上が
り時間tr、立ち下がり時間tfは出力バッファ手段103の
駆動能力及び負荷静電容量のみに依存する。
続された負荷を高速に駆動するために設けられる。ただ
し、出力バッファ手段103の駆動能力（負荷に比べて）
が不足していても、本発明の効果によりエンドパルスの
振幅が得られないということはなく、増してや、従来の
ようにエンドパルスが発生しないということはない。た
だしエンドパルスの立り上がり時間tr及び立ち下がり時
間tfだけエンドパルスのパルス幅が長くなる。立ち上が
り時間tr、立ち下がり時間tfは出力バッファ手段103の
駆動能力及び負荷静電容量のみに依存する。
コンパレート手段104はコンパレータ、シュミットト
リガゲートあるいは通常のバッファゲートである。コン
パレート手段104はエンドパルスがスレッショルド電圧V
th以上になったところで出力が反応するので、エンドパ
ルス出力振幅は少なくともスレッショルド電圧Vthより
大きくなる。
リガゲートあるいは通常のバッファゲートである。コン
パレート手段104はエンドパルスがスレッショルド電圧V
th以上になったところで出力が反応するので、エンドパ
ルス出力振幅は少なくともスレッショルド電圧Vthより
大きくなる。
波形遅延手段105は抵抗とコンデンサによるもの、イ
ンバータの縦列接続によるもの、フリップフロップ手段
101、ゲート手段102、出力バッファ手段103、コンパレ
ート手段104による遅延を利用するものがある。遅延量
はエンドパルス幅tdと同じである。波形遅延手段105は
ゲート手段102、ゲート手段102と出力バッファ手段103
間配線、出力バッファ手段103及び出力バッファ手段103
とエンドパルス出力端子EP間配線以外のループ上に設け
るのが望ましい。ゲート手段102、出力バッファ手段103
に積極的に波形遅延の働きを持たせるとエンドパルス立
ち上がり時間trが長くなるためである。
ンバータの縦列接続によるもの、フリップフロップ手段
101、ゲート手段102、出力バッファ手段103、コンパレ
ート手段104による遅延を利用するものがある。遅延量
はエンドパルス幅tdと同じである。波形遅延手段105は
ゲート手段102、ゲート手段102と出力バッファ手段103
間配線、出力バッファ手段103及び出力バッファ手段103
とエンドパルス出力端子EP間配線以外のループ上に設け
るのが望ましい。ゲート手段102、出力バッファ手段103
に積極的に波形遅延の働きを持たせるとエンドパルス立
ち上がり時間trが長くなるためである。
次に動作を説明する。
ａ）フリップフロップ手段101へSET信号を入力する。
ｂ）Ｑ＝１となる。
ｃ）エンドパルスを発生するタイミングGATEでゲート手
段102を閉じる。
段102を閉じる。
ｄ）Ｒ＝Ｑ・GATE＝１・１＝１となる。
ｅ）出力バッファ手段103のエンドパルス出力EPが立ち
上がり時間trを経て０から１に立ち上がる。
上がり時間trを経て０から１に立ち上がる。
ｆ）エンドパルス出力EPがスレッショルド電圧Vthを超
えるとコンパレート手段104の出力信号Ｓは１となる。
えるとコンパレート手段104の出力信号Ｓは１となる。
ｇ）遅延時間tdだけ経過すると波形遅延手段105の出力
信号RESETは１となる。
信号RESETは１となる。
ｈ）フリップフロップ手段101がリセットされる。
ｉ）Ｑ＝０となる。
ｊ）Ｒ＝０となる。
ｋ）出力バッファ手段103のエンドパルス出力EPが立ち
下がり時間tfを経て１から０に立ち下がる。
下がり時間tfを経て１から０に立ち下がる。
以上のような動作によってエンドパルスが発生され
る。
る。
次に本発明のエンドパルス発生回路を用いたイメージ
センサの実施例について説明する。
センサの実施例について説明する。
第３図は本発明のエンドパルス発生回路を用いたイメ
ージセンサの第１の実施例の回路図であり、同じく第４
図はタイミング図である。
ージセンサの第１の実施例の回路図であり、同じく第４
図はタイミング図である。
第３図において、クロックドインバータ10、12、20、
22、30、32及びインバータ11、13、21、23、31、33はシ
フトレジスタを構成する。シフトレジスタは走査データ
D1、D2、D3（第４図参照）をクロック信号φに従って時
系列的に発生し、アナログスイッチT1、T2、T3を開閉制
御し、フォトイメージに対応してフォトダイオードS1、
S2、S3に蓄積された電荷をプリアンプAMPに導出する。
22、30、32及びインバータ11、13、21、23、31、33はシ
フトレジスタを構成する。シフトレジスタは走査データ
D1、D2、D3（第４図参照）をクロック信号φに従って時
系列的に発生し、アナログスイッチT1、T2、T3を開閉制
御し、フォトイメージに対応してフォトダイオードS1、
S2、S3に蓄積された電荷をプリアンプAMPに導出する。
エンドパルス発生回路はNANDゲート300によって走査
データD1、D2からセット信号▲▼を発生する。フ
リップフロップ手段はNANDゲート101a、101bで構成され
るRSフリップフロップを用いている。ゲート手段はNOR
ゲート102を用い、クロック信号をゲート信号▲
▼として用いている。出力バッファ手段はインバー
タ103を用いている。コンパレート手段はインバータ104
を用いている。インバータ104が例えば相補型MOSトラン
ジスタで構成されている場合には、ＰチャネルとＮチャ
ネルのトランジスタサイズ（チャネル長、チャネル幅）
の比を適当に設定して、コンパレート手段のスレッショ
ルド電圧Vthを設定する。波形遅延手段はインバータ105
を用いている。インバータ105が例えば相補型MOSトラン
ジスタで構成されている場合には、ＰチャネルとＮチャ
ネルのトランジスタサイズ（チャネル長、チャネル幅）
を適当に設定して、波形遅延手段の遅延量tdを設定す
る。
データD1、D2からセット信号▲▼を発生する。フ
リップフロップ手段はNANDゲート101a、101bで構成され
るRSフリップフロップを用いている。ゲート手段はNOR
ゲート102を用い、クロック信号をゲート信号▲
▼として用いている。出力バッファ手段はインバー
タ103を用いている。コンパレート手段はインバータ104
を用いている。インバータ104が例えば相補型MOSトラン
ジスタで構成されている場合には、ＰチャネルとＮチャ
ネルのトランジスタサイズ（チャネル長、チャネル幅）
の比を適当に設定して、コンパレート手段のスレッショ
ルド電圧Vthを設定する。波形遅延手段はインバータ105
を用いている。インバータ105が例えば相補型MOSトラン
ジスタで構成されている場合には、ＰチャネルとＮチャ
ネルのトランジスタサイズ（チャネル長、チャネル幅）
を適当に設定して、波形遅延手段の遅延量tdを設定す
る。
次に実施例１の動作の説明をする。実施例１の動作は
第１、２図に示した実施例の動作説明ａ）〜ｋ）と同様
であり、詳細なタイミング図は第４図に示したとおりで
ある。
第１、２図に示した実施例の動作説明ａ）〜ｋ）と同様
であり、詳細なタイミング図は第４図に示したとおりで
ある。
第５図は本発明のエンドパルス発生回路を用いたイメ
ージセンサの第２の実施例の回路図であり、同じく第６
図はタイミング図である。
ージセンサの第２の実施例の回路図であり、同じく第６
図はタイミング図である。
第５図においてシフトレジスタ及びイメージセンサ本
体の動作は第３図に示した第１の実施例と同様である。
体の動作は第３図に示した第１の実施例と同様である。
エンドパルス発生回路はインバータ500、501によって
走査データD3からゲート信号▲▼及びセット信
号▲▼を発生する。その他のエンドパルス発生回
路の構成要素は第１の実施例（第３図）と同様である。
走査データD3からゲート信号▲▼及びセット信
号▲▼を発生する。その他のエンドパルス発生回
路の構成要素は第１の実施例（第３図）と同様である。
次に実施例２の動作の説明をする。実施例２の動作は
第１、２図に示した実施例の動作説明ａ）〜ｋ）と同様
であり、詳細なタイミング図は第６図に示した通りであ
る。
第１、２図に示した実施例の動作説明ａ）〜ｋ）と同様
であり、詳細なタイミング図は第６図に示した通りであ
る。
以上述べたように実施例によれば次のような効果を有
する。
する。
ａ）コンパレート手段104でエンドパルスの発生を検出
してフリップフロップ手段101を制御するので、トラン
ジスタ特性、実装容量その他の製造バラツキに影響され
ず確実にエンドパルスを発生する冗長設計手法を提供で
きるという効果を有する。
してフリップフロップ手段101を制御するので、トラン
ジスタ特性、実装容量その他の製造バラツキに影響され
ず確実にエンドパルスを発生する冗長設計手法を提供で
きるという効果を有する。
ｂ）トランジスタ特性（Ｐチャネル、Ｎチャネル）実装
容量その他の特性間の比のバラツキの影響を設計上考慮
する必要がないので、設計上のマージンを最も小さくす
ることができるので、高速動作をするエンドパルス発生
回路を提供できる。
容量その他の特性間の比のバラツキの影響を設計上考慮
する必要がないので、設計上のマージンを最も小さくす
ることができるので、高速動作をするエンドパルス発生
回路を提供できる。
［発明の効果］ 本発明により、駆動信号が立ち上がったのを検出して
から信号遅延回路にて遅延するので、外部出力端子に接
続される回路や出力バッファ手段の特性が変動したとし
ても、あるいは駆動信号形成回路を高速動作させたとし
ても、確実に所定時間分のパルス幅を持つ駆動信号（エ
ンドパルス）を形成することができるという効果を奏す
る。
から信号遅延回路にて遅延するので、外部出力端子に接
続される回路や出力バッファ手段の特性が変動したとし
ても、あるいは駆動信号形成回路を高速動作させたとし
ても、確実に所定時間分のパルス幅を持つ駆動信号（エ
ンドパルス）を形成することができるという効果を奏す
る。
第１図は本発明のイメージセンサのエンドパルス発生回
路の実施例におけるブロック図。 第２図は同じくタイミング図。 第３図は本発明のエンドパルス発生回路を用いたイメー
ジセンサの第１の実施例の回路図。 第４図は第３図のタイミング図。 第５図は本発明のエンドパルス発生回路を用いたイメー
ジセンサの第２の実施例の回路図。 第６図は第５図のタイミング図。 101……フリップフロップ手段 102……ゲート手段 103……出力バッファ手段 104……コンパレート手段 105……波形遅延手段
路の実施例におけるブロック図。 第２図は同じくタイミング図。 第３図は本発明のエンドパルス発生回路を用いたイメー
ジセンサの第１の実施例の回路図。 第４図は第３図のタイミング図。 第５図は本発明のエンドパルス発生回路を用いたイメー
ジセンサの第２の実施例の回路図。 第６図は第５図のタイミング図。 101……フリップフロップ手段 102……ゲート手段 103……出力バッファ手段 104……コンパレート手段 105……波形遅延手段
Claims (3)
- 【請求項１】所定の信号に基づいて第１の信号をアクテ
ィブとして出力する第１の信号形成回路と、 入力された前記第１の信号に基づいて駆動信号を出力す
る出力バッファ回路と、 前記駆動信号を外部へ出力する外部出力端子と、 前記駆動信号を入力し、前記駆動信号が所定の電位を超
えたことを検出して検出信号を出力するコンパレート回
路と、 前記検出信号を入力し前記検出信号を所定時間遅延する
信号遅延回路と、を備え、 前記第１の信号形成回路は、既にアクティブとなってい
る前記第１の信号に対し、前記遅延された信号に基づい
て前記第１の信号をノンアクティブとして出力し、 少なくとも所定時間幅のパルス幅を有する前記駆動信号
を出力する駆動信号形成回路。 - 【請求項２】前記第１の信号形成回路は、 セット入力端子と、前記遅延された信号が入力されるリ
セット入力端子と、出力端子とを備えたラッチ回路と、 前記出力端子からの信号と制御信号とを入力し、前記出
力端子からの信号と前記制御信号との論理積に基づく信
号を前記出力バッファ回路へ出力するゲート回路と、を
有することを特徴とする請求項１記載の駆動信号形成回
路。 - 【請求項３】走査データを発生するシフトレジスタと、 請求項２記載の駆動信号形成回路とを備え、 前記セット入力端子には前記走査データに基づく信号が
入力され、前記リセット入力端子には前記遅延された信
号が入力されることを特徴とするイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241152A JP3049713B2 (ja) | 1989-02-17 | 1989-09-18 | 駆動信号形成回路及びイメージセンサ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3757189 | 1989-02-17 | ||
| JP1-37571 | 1989-02-17 | ||
| JP1241152A JP3049713B2 (ja) | 1989-02-17 | 1989-09-18 | 駆動信号形成回路及びイメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02298164A JPH02298164A (ja) | 1990-12-10 |
| JP3049713B2 true JP3049713B2 (ja) | 2000-06-05 |
Family
ID=26376699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241152A Expired - Lifetime JP3049713B2 (ja) | 1989-02-17 | 1989-09-18 | 駆動信号形成回路及びイメージセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3049713B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9008075B2 (en) | 2005-12-22 | 2015-04-14 | Genesys Telecommunications Laboratories, Inc. | System and methods for improving interaction routing performance |
-
1989
- 1989-09-18 JP JP1241152A patent/JP3049713B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02298164A (ja) | 1990-12-10 |
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