JPH0646650B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0646650B2 JPH0646650B2 JP58167843A JP16784383A JPH0646650B2 JP H0646650 B2 JPH0646650 B2 JP H0646650B2 JP 58167843 A JP58167843 A JP 58167843A JP 16784383 A JP16784383 A JP 16784383A JP H0646650 B2 JPH0646650 B2 JP H0646650B2
- Authority
- JP
- Japan
- Prior art keywords
- normally
- mesfet
- memory cell
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 [発明の技術分野] 本発明はGaAsショットキーゲート形電解効果トラン
ジスタ(MESFET)を用いて構成される半導体メモ
リ装置に関する。
ジスタ(MESFET)を用いて構成される半導体メモ
リ装置に関する。
[発明の技術的背景とその問題点] GaAs−AESFETを用いた集積回路は、従来のS
iを用いたものにくらべて高速動作が可能であることか
ら注目を集めている。このMESFETを用いた集積回
路のひとつの応用分野は高速メモリ装置、特にスタティ
ックRAMである。スタティックRAMのメモリセル構
成法にはいくつかあるが、最も一般的なものは、ノーマ
ルオフ形MESFETをスイッチングFETとし、ノー
マリオン形MESFETを負荷としてフリップフロップ
を構成する6トランジスタ・セルである。その一例を第
1図に示す。Q1 ,Q2 がノーマリオフ形MESFE
T、Q3 ,Q4 がノーマリオン形MESFETであり、
これらによりフリップフロップが構成されている。この
フリップフロップのノードはノーマリオフ形MESFE
T−Q5 ,Q6 からなるトランスファーゲートを介して
ビット線BL1 ,BL2 に接続されている。Q5 ,Q6
のゲートはワード線WLに接続されている。このような
メモリセルをマトリクス配列することにより、スタティ
ックRAMが構成される。
iを用いたものにくらべて高速動作が可能であることか
ら注目を集めている。このMESFETを用いた集積回
路のひとつの応用分野は高速メモリ装置、特にスタティ
ックRAMである。スタティックRAMのメモリセル構
成法にはいくつかあるが、最も一般的なものは、ノーマ
ルオフ形MESFETをスイッチングFETとし、ノー
マリオン形MESFETを負荷としてフリップフロップ
を構成する6トランジスタ・セルである。その一例を第
1図に示す。Q1 ,Q2 がノーマリオフ形MESFE
T、Q3 ,Q4 がノーマリオン形MESFETであり、
これらによりフリップフロップが構成されている。この
フリップフロップのノードはノーマリオフ形MESFE
T−Q5 ,Q6 からなるトランスファーゲートを介して
ビット線BL1 ,BL2 に接続されている。Q5 ,Q6
のゲートはワード線WLに接続されている。このような
メモリセルをマトリクス配列することにより、スタティ
ックRAMが構成される。
このメモリセルの読みだし、書込みの動作は、ワード線
によりQ5 ,Q6 をオンにして、BL1 ,BL2 を介し
てフリップフロップに信号電圧を与えたり、フリップフ
ロップの信号電圧をとりだしたりすることにより行な
う。
によりQ5 ,Q6 をオンにして、BL1 ,BL2 を介し
てフリップフロップに信号電圧を与えたり、フリップフ
ロップの信号電圧をとりだしたりすることにより行な
う。
このメモリセル構成において、記憶された情報をよみだ
す際の時間(アクセスタイム)は、ビット線BL1 ,B
L2 の容量をMESFET−Q5 ,Q6 を介して充放電
する時間に依存する。従って、トランスファーゲートと
してのMESFET5 ,Q6 の電流駆動能力が大きい程
アクセスタイムは短くなる。ところが、一般にノーマリ
オフ形MESFETは寄生抵抗が大きく、その電流駆動
能力はノーマリオン形のそれに比べて小さい。
す際の時間(アクセスタイム)は、ビット線BL1 ,B
L2 の容量をMESFET−Q5 ,Q6 を介して充放電
する時間に依存する。従って、トランスファーゲートと
してのMESFET5 ,Q6 の電流駆動能力が大きい程
アクセスタイムは短くなる。ところが、一般にノーマリ
オフ形MESFETは寄生抵抗が大きく、その電流駆動
能力はノーマリオン形のそれに比べて小さい。
そこで、第2図に示すように、トランスファーゲートと
してノーマリオン形MESFET−Q7 ,Q8 を用いる
メモリセル構成が提案されている。この構成では、Q7
,Q8 の電流駆動能力が大きく、かつそれ自信の待つ
容量もノーマリオフ形にくらべて小さいので、アクセス
タイムの高速化が期待される。
してノーマリオン形MESFET−Q7 ,Q8 を用いる
メモリセル構成が提案されている。この構成では、Q7
,Q8 の電流駆動能力が大きく、かつそれ自信の待つ
容量もノーマリオフ形にくらべて小さいので、アクセス
タイムの高速化が期待される。
しかしながら、この構成でも問題が残る。ノーマリオン
形MESFETQ7 ,Q8 をオフにするためには、ゲー
ト電位をソース電位に対して負にする必要があるため、
ワード線をセル内のノード電位に対して負にするとがで
きるようなワード線駆動回路を必要するからである。そ
うしないと、メモリセルの情報を保持することができな
い。そこで、通常考えられるのは、第3図に示すような
BEL(BufferedFET Logic)や第4
図に示すSDFL(Schottky Diode F
ET Logic)のような、正負2種類の電源Vd
d,Vssを用いた回路をワード線駆動回路とすること
である。しかし、2種類の電源を用いることは、システ
ム構成の面からは好ましく、できれば単一電源構成が望
まれる。
形MESFETQ7 ,Q8 をオフにするためには、ゲー
ト電位をソース電位に対して負にする必要があるため、
ワード線をセル内のノード電位に対して負にするとがで
きるようなワード線駆動回路を必要するからである。そ
うしないと、メモリセルの情報を保持することができな
い。そこで、通常考えられるのは、第3図に示すような
BEL(BufferedFET Logic)や第4
図に示すSDFL(Schottky Diode F
ET Logic)のような、正負2種類の電源Vd
d,Vssを用いた回路をワード線駆動回路とすること
である。しかし、2種類の電源を用いることは、システ
ム構成の面からは好ましく、できれば単一電源構成が望
まれる。
[発明の目的] 本発明は、単一電源で駆動することができ、しかも高速
動作が可能なGaAs−MESFETを用いた半導体メ
モリ装置を提供することを目的とする。
動作が可能なGaAs−MESFETを用いた半導体メ
モリ装置を提供することを目的とする。
[発明の概要] 本発明は、ノーマリオン形GaAs−MESFETをト
ランスファーゲートとして用いたメモリセルを構成し
て、そのメモリセルのスイッチングFETの共通ソース
をGaAsショツトキーダイオードを介して接地したこ
とを特徴とする。
ランスファーゲートとして用いたメモリセルを構成し
て、そのメモリセルのスイッチングFETの共通ソース
をGaAsショツトキーダイオードを介して接地したこ
とを特徴とする。
[発明の効果] 本発明によれば、メモリセルのノード電位がショトキー
ダイオードによりその電圧降下分だけ高くなるため、ト
ランスファゲートとしてノーマリオン形MESFETを
用いているにも拘らず、ノーマリオフ形MESFETを
スイッチングFETとしノーマリオン形FETを負荷と
する単一電源の通常のE/Dインバータを用いたワード
線駆動回路を用いる事ができる。また、トランスファー
ゲートとしてノーマリオン形MESFETを用いている
ため高速動作が可能である。
ダイオードによりその電圧降下分だけ高くなるため、ト
ランスファゲートとしてノーマリオン形MESFETを
用いているにも拘らず、ノーマリオフ形MESFETを
スイッチングFETとしノーマリオン形FETを負荷と
する単一電源の通常のE/Dインバータを用いたワード
線駆動回路を用いる事ができる。また、トランスファー
ゲートとしてノーマリオン形MESFETを用いている
ため高速動作が可能である。
[発明の実施例] 以下本発明の実施例を説明する。第5図は本発明の実施
例のメモリセルとワード線駆動回路の出力部を示してい
る。メモリセルの構成は基本的に第2図と同じであり、
同一部分には同一符号を付けてある。第2図と異なる点
は、MESFET−Q1 ,Q2 の共通ソースがGaAs
ショットキーダイオードSDを介して接地されているこ
とである。ワード線駆動回路WDはその出力段が、ノー
マリオフ形GaAs−MESFET−Q9 をスイツチン
グFETとし、ノーマリオン形GaAs−MESFET
−Q10を負荷とする、単一電源Vddにより動作するE
/Dインバータにより構成されている。
例のメモリセルとワード線駆動回路の出力部を示してい
る。メモリセルの構成は基本的に第2図と同じであり、
同一部分には同一符号を付けてある。第2図と異なる点
は、MESFET−Q1 ,Q2 の共通ソースがGaAs
ショットキーダイオードSDを介して接地されているこ
とである。ワード線駆動回路WDはその出力段が、ノー
マリオフ形GaAs−MESFET−Q9 をスイツチン
グFETとし、ノーマリオン形GaAs−MESFET
−Q10を負荷とする、単一電源Vddにより動作するE
/Dインバータにより構成されている。
この実施例においては、メモリセルのMESFET−Q
1 ,Q2 のソース電位はダイオード1個分(約0.7
[V])だけ接地電位より上昇している。このため、Q
1 ,Q2 のドレイン,すなわちフリップフロップのノー
ドの電位は0.7〜Vdd[V]の範囲となる。一方、
ワード線駆動回路の出力電位,すなわちワード線WLの
電位は0〜Vdd[V]の範囲で変化する。従って、も
しMESFET−Q9 がオンとなってワード線電位が0
[V]となった場合を考えると、この電位はメモリセル
のノード電位0.7〜Vdd[V]に対して負になるか
ら、トランスファゲートのQ7 ,Q8 はオフとなり、こ
れによりメモリセルの情報は保持状態に保たれる。ま
た、MESFET−Q9 がオフになりワード線電位がV
dd[V]になると、Q7 ,Q8 がオンとなって、メモ
リセルに書込み,読み出しが可能な状態となる。
1 ,Q2 のソース電位はダイオード1個分(約0.7
[V])だけ接地電位より上昇している。このため、Q
1 ,Q2 のドレイン,すなわちフリップフロップのノー
ドの電位は0.7〜Vdd[V]の範囲となる。一方、
ワード線駆動回路の出力電位,すなわちワード線WLの
電位は0〜Vdd[V]の範囲で変化する。従って、も
しMESFET−Q9 がオンとなってワード線電位が0
[V]となった場合を考えると、この電位はメモリセル
のノード電位0.7〜Vdd[V]に対して負になるか
ら、トランスファゲートのQ7 ,Q8 はオフとなり、こ
れによりメモリセルの情報は保持状態に保たれる。ま
た、MESFET−Q9 がオフになりワード線電位がV
dd[V]になると、Q7 ,Q8 がオンとなって、メモ
リセルに書込み,読み出しが可能な状態となる。
こうしてこの実施例によれば、メモリセルと同じ単一電
源Vddを用いたワード線駆動回路WDにより不都合な
くメモリ動作が可能となる。また、トランスファゲート
にはノーマリオン形MESFETを用いているため、高
速動作が可能である。
源Vddを用いたワード線駆動回路WDにより不都合な
くメモリ動作が可能となる。また、トランスファゲート
にはノーマリオン形MESFETを用いているため、高
速動作が可能である。
具体的な数値例をせつめいする。第5図において、Q7
,Q8 のゲート幅(W)とゲート長(L)の比W/L
を5/1、同じくQ1 ,Q2 のそれを10/1、Q3 ,
Q4 のそれを4/8とし、ダイオードSDの接合面積を
5[μ]×5[μ]として1KビットのスタティックR
AMを作った。電源電圧Vddを2[V]としたとき、
アクセスタイムは2.3nsecであった。ちなみに、
第1図のメモリセル構成ではおなじ1kビットRAMで
アクセスタイムが4.5nsecであり、これに比べて
2倍程度の高速化がはかられたことになる。
,Q8 のゲート幅(W)とゲート長(L)の比W/L
を5/1、同じくQ1 ,Q2 のそれを10/1、Q3 ,
Q4 のそれを4/8とし、ダイオードSDの接合面積を
5[μ]×5[μ]として1KビットのスタティックR
AMを作った。電源電圧Vddを2[V]としたとき、
アクセスタイムは2.3nsecであった。ちなみに、
第1図のメモリセル構成ではおなじ1kビットRAMで
アクセスタイムが4.5nsecであり、これに比べて
2倍程度の高速化がはかられたことになる。
なお、以上はひとつのメモリセル部分のみ示したが、メ
モリセルの共通ソース電位を上げるショットキーダイオ
ードSDは、第6図に示すように各メモリセル毎に設け
てもよいし、第7図に示すように、複数のメモリセルに
共通に1個設けてもよい。また、電源電圧に応じてショ
ットキーダイオードを複数個直列接続してもよい。
モリセルの共通ソース電位を上げるショットキーダイオ
ードSDは、第6図に示すように各メモリセル毎に設け
てもよいし、第7図に示すように、複数のメモリセルに
共通に1個設けてもよい。また、電源電圧に応じてショ
ットキーダイオードを複数個直列接続してもよい。
【図面の簡単な説明】 第1図および第2図はGaAs−MESFETを用いた
従来のスタティックRAMのメモリセル構成を示す図、
第3図および第4図は第2図のメモリセルを駆動するに
要する2電源回路の例を示す図、第5図は本発明の実施
例の構成を示す図、第6図および第7図はメモリセル配
列とショットキーダイオードの接続状態の例を示す図で
ある。 Q1 ,Q2 ……ノーマリオフ形GaAs−MESFET
(スイッチングFET)、Q3 ,Q4 ……ノーマリオン
形GaAs−MESFET(負荷FET)、Q7 ,Q8
……ノーマリオン形GaAs−MESFET(トランス
ファゲート)、BL1 ,BL2 ……ビット線、WL……
ワード線、SD……GaAsショットキーダイオード、
WD……ワード線駆動回路。
従来のスタティックRAMのメモリセル構成を示す図、
第3図および第4図は第2図のメモリセルを駆動するに
要する2電源回路の例を示す図、第5図は本発明の実施
例の構成を示す図、第6図および第7図はメモリセル配
列とショットキーダイオードの接続状態の例を示す図で
ある。 Q1 ,Q2 ……ノーマリオフ形GaAs−MESFET
(スイッチングFET)、Q3 ,Q4 ……ノーマリオン
形GaAs−MESFET(負荷FET)、Q7 ,Q8
……ノーマリオン形GaAs−MESFET(トランス
ファゲート)、BL1 ,BL2 ……ビット線、WL……
ワード線、SD……GaAsショットキーダイオード、
WD……ワード線駆動回路。
Claims (4)
- 【請求項1】ノーマリオフ形GaAs−MESFETを
スイッチングFETとしたフリップフロップと、このフ
リップフロップのノードをビット線に接続するノーマリ
オン形GaAs−MESFETからなるトランスファゲ
ートとからなるメモリセルをマトリクス配列して構成さ
れる半導体メモリ装置において、前記フリップフロップ
の共通ソースをGaAsショットキーダイオードを介し
て接地したことを特徴とする半導体メモリ装置。 - 【請求項2】前記トランスファゲートのゲートを制御す
るワード線駆動回路は単一電源回路である特許請求の範
囲第1項記載の半導体メモリ装置。 - 【請求項3】前記ショットキーダイオードは各メモリセ
ルごとに設けられている特許請求の範囲第1項記載の半
導体メモリ装置。 - 【請求項4】前記ショットキーダイオードは複数のメモ
リセルに共通に設けられている特許請求の範囲第1項記
載の半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58167843A JPH0646650B2 (ja) | 1983-09-12 | 1983-09-12 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58167843A JPH0646650B2 (ja) | 1983-09-12 | 1983-09-12 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6058664A JPS6058664A (ja) | 1985-04-04 |
JPH0646650B2 true JPH0646650B2 (ja) | 1994-06-15 |
Family
ID=15857108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58167843A Expired - Lifetime JPH0646650B2 (ja) | 1983-09-12 | 1983-09-12 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0646650B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0831529B2 (ja) * | 1989-11-20 | 1996-03-27 | 株式会社東芝 | 半導体集積回路装置の論理プログラム方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5856288A (ja) * | 1981-09-28 | 1983-04-02 | Toshiba Corp | 半導体集積回路 |
JPS58148465A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体装置 |
-
1983
- 1983-09-12 JP JP58167843A patent/JPH0646650B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS6058664A (ja) | 1985-04-04 |
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