JPH0646650B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0646650B2 JPH0646650B2 JP58167843A JP16784383A JPH0646650B2 JP H0646650 B2 JPH0646650 B2 JP H0646650B2 JP 58167843 A JP58167843 A JP 58167843A JP 16784383 A JP16784383 A JP 16784383A JP H0646650 B2 JPH0646650 B2 JP H0646650B2
- Authority
- JP
- Japan
- Prior art keywords
- normally
- mesfet
- memory cell
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明はＧａＡｓショットキーゲート形電解効果トラン
ジスタ（ＭＥＳＦＥＴ）を用いて構成される半導体メモ
リ装置に関する。
ジスタ（ＭＥＳＦＥＴ）を用いて構成される半導体メモ
リ装置に関する。
［発明の技術的背景とその問題点］ ＧａＡｓ−ＡＥＳＦＥＴを用いた集積回路は、従来のＳ
ｉを用いたものにくらべて高速動作が可能であることか
ら注目を集めている。このＭＥＳＦＥＴを用いた集積回
路のひとつの応用分野は高速メモリ装置、特にスタティ
ックＲＡＭである。スタティックＲＡＭのメモリセル構
成法にはいくつかあるが、最も一般的なものは、ノーマ
ルオフ形ＭＥＳＦＥＴをスイッチングＦＥＴとし、ノー
マリオン形ＭＥＳＦＥＴを負荷としてフリップフロップ
を構成する６トランジスタ・セルである。その一例を第
１図に示す。Ｑ1 ，Ｑ2 がノーマリオフ形ＭＥＳＦＥ
Ｔ、Ｑ3 ，Ｑ4 がノーマリオン形ＭＥＳＦＥＴであり、
これらによりフリップフロップが構成されている。この
フリップフロップのノードはノーマリオフ形ＭＥＳＦＥ
Ｔ−Ｑ5 ，Ｑ6 からなるトランスファーゲートを介して
ビット線ＢＬ1 ，ＢＬ2 に接続されている。Ｑ5 ，Ｑ6
のゲートはワード線ＷＬに接続されている。このような
メモリセルをマトリクス配列することにより、スタティ
ックＲＡＭが構成される。
ｉを用いたものにくらべて高速動作が可能であることか
ら注目を集めている。このＭＥＳＦＥＴを用いた集積回
路のひとつの応用分野は高速メモリ装置、特にスタティ
ックＲＡＭである。スタティックＲＡＭのメモリセル構
成法にはいくつかあるが、最も一般的なものは、ノーマ
ルオフ形ＭＥＳＦＥＴをスイッチングＦＥＴとし、ノー
マリオン形ＭＥＳＦＥＴを負荷としてフリップフロップ
を構成する６トランジスタ・セルである。その一例を第
１図に示す。Ｑ1 ，Ｑ2 がノーマリオフ形ＭＥＳＦＥ
Ｔ、Ｑ3 ，Ｑ4 がノーマリオン形ＭＥＳＦＥＴであり、
これらによりフリップフロップが構成されている。この
フリップフロップのノードはノーマリオフ形ＭＥＳＦＥ
Ｔ−Ｑ5 ，Ｑ6 からなるトランスファーゲートを介して
ビット線ＢＬ1 ，ＢＬ2 に接続されている。Ｑ5 ，Ｑ6
のゲートはワード線ＷＬに接続されている。このような
メモリセルをマトリクス配列することにより、スタティ
ックＲＡＭが構成される。
このメモリセルの読みだし、書込みの動作は、ワード線
によりＱ5 ，Ｑ6 をオンにして、ＢＬ1 ，ＢＬ2 を介し
てフリップフロップに信号電圧を与えたり、フリップフ
ロップの信号電圧をとりだしたりすることにより行な
う。
によりＱ5 ，Ｑ6 をオンにして、ＢＬ1 ，ＢＬ2 を介し
てフリップフロップに信号電圧を与えたり、フリップフ
ロップの信号電圧をとりだしたりすることにより行な
う。
このメモリセル構成において、記憶された情報をよみだ
す際の時間（アクセスタイム）は、ビット線ＢＬ1 ，Ｂ
Ｌ2 の容量をＭＥＳＦＥＴ−Ｑ5 ，Ｑ6 を介して充放電
する時間に依存する。従って、トランスファーゲートと
してのＭＥＳＦＥＴ5 ，Ｑ6 の電流駆動能力が大きい程
アクセスタイムは短くなる。ところが、一般にノーマリ
オフ形ＭＥＳＦＥＴは寄生抵抗が大きく、その電流駆動
能力はノーマリオン形のそれに比べて小さい。
す際の時間（アクセスタイム）は、ビット線ＢＬ1 ，Ｂ
Ｌ2 の容量をＭＥＳＦＥＴ−Ｑ5 ，Ｑ6 を介して充放電
する時間に依存する。従って、トランスファーゲートと
してのＭＥＳＦＥＴ5 ，Ｑ6 の電流駆動能力が大きい程
アクセスタイムは短くなる。ところが、一般にノーマリ
オフ形ＭＥＳＦＥＴは寄生抵抗が大きく、その電流駆動
能力はノーマリオン形のそれに比べて小さい。
そこで、第２図に示すように、トランスファーゲートと
してノーマリオン形ＭＥＳＦＥＴ−Ｑ7 ，Ｑ8 を用いる
メモリセル構成が提案されている。この構成では、Ｑ7
，Ｑ8 の電流駆動能力が大きく、かつそれ自信の待つ
容量もノーマリオフ形にくらべて小さいので、アクセス
タイムの高速化が期待される。
してノーマリオン形ＭＥＳＦＥＴ−Ｑ7 ，Ｑ8 を用いる
メモリセル構成が提案されている。この構成では、Ｑ7
，Ｑ8 の電流駆動能力が大きく、かつそれ自信の待つ
容量もノーマリオフ形にくらべて小さいので、アクセス
タイムの高速化が期待される。
しかしながら、この構成でも問題が残る。ノーマリオン
形ＭＥＳＦＥＴＱ7 ，Ｑ8 をオフにするためには、ゲー
ト電位をソース電位に対して負にする必要があるため、
ワード線をセル内のノード電位に対して負にするとがで
きるようなワード線駆動回路を必要するからである。そ
うしないと、メモリセルの情報を保持することができな
い。そこで、通常考えられるのは、第３図に示すような
ＢＥＬ（ＢｕｆｆｅｒｅｄＦＥＴ Ｌｏｇｉｃ）や第４
図に示すＳＤＦＬ（Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ Ｆ
ＥＴ Ｌｏｇｉｃ）のような、正負２種類の電源Ｖｄ
ｄ，Ｖｓｓを用いた回路をワード線駆動回路とすること
である。しかし、２種類の電源を用いることは、システ
ム構成の面からは好ましく、できれば単一電源構成が望
まれる。
形ＭＥＳＦＥＴＱ7 ，Ｑ8 をオフにするためには、ゲー
ト電位をソース電位に対して負にする必要があるため、
ワード線をセル内のノード電位に対して負にするとがで
きるようなワード線駆動回路を必要するからである。そ
うしないと、メモリセルの情報を保持することができな
い。そこで、通常考えられるのは、第３図に示すような
ＢＥＬ（ＢｕｆｆｅｒｅｄＦＥＴ Ｌｏｇｉｃ）や第４
図に示すＳＤＦＬ（Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ Ｆ
ＥＴ Ｌｏｇｉｃ）のような、正負２種類の電源Ｖｄ
ｄ，Ｖｓｓを用いた回路をワード線駆動回路とすること
である。しかし、２種類の電源を用いることは、システ
ム構成の面からは好ましく、できれば単一電源構成が望
まれる。
［発明の目的］ 本発明は、単一電源で駆動することができ、しかも高速
動作が可能なＧａＡｓ−ＭＥＳＦＥＴを用いた半導体メ
モリ装置を提供することを目的とする。
動作が可能なＧａＡｓ−ＭＥＳＦＥＴを用いた半導体メ
モリ装置を提供することを目的とする。
［発明の概要］ 本発明は、ノーマリオン形ＧａＡｓ−ＭＥＳＦＥＴをト
ランスファーゲートとして用いたメモリセルを構成し
て、そのメモリセルのスイッチングＦＥＴの共通ソース
をＧａＡｓショツトキーダイオードを介して接地したこ
とを特徴とする。
ランスファーゲートとして用いたメモリセルを構成し
て、そのメモリセルのスイッチングＦＥＴの共通ソース
をＧａＡｓショツトキーダイオードを介して接地したこ
とを特徴とする。
［発明の効果］ 本発明によれば、メモリセルのノード電位がショトキー
ダイオードによりその電圧降下分だけ高くなるため、ト
ランスファゲートとしてノーマリオン形ＭＥＳＦＥＴを
用いているにも拘らず、ノーマリオフ形ＭＥＳＦＥＴを
スイッチングＦＥＴとしノーマリオン形ＦＥＴを負荷と
する単一電源の通常のＥ／Ｄインバータを用いたワード
線駆動回路を用いる事ができる。また、トランスファー
ゲートとしてノーマリオン形ＭＥＳＦＥＴを用いている
ため高速動作が可能である。
ダイオードによりその電圧降下分だけ高くなるため、ト
ランスファゲートとしてノーマリオン形ＭＥＳＦＥＴを
用いているにも拘らず、ノーマリオフ形ＭＥＳＦＥＴを
スイッチングＦＥＴとしノーマリオン形ＦＥＴを負荷と
する単一電源の通常のＥ／Ｄインバータを用いたワード
線駆動回路を用いる事ができる。また、トランスファー
ゲートとしてノーマリオン形ＭＥＳＦＥＴを用いている
ため高速動作が可能である。
［発明の実施例］ 以下本発明の実施例を説明する。第５図は本発明の実施
例のメモリセルとワード線駆動回路の出力部を示してい
る。メモリセルの構成は基本的に第２図と同じであり、
同一部分には同一符号を付けてある。第２図と異なる点
は、ＭＥＳＦＥＴ−Ｑ1 ，Ｑ2 の共通ソースがＧａＡｓ
ショットキーダイオードＳＤを介して接地されているこ
とである。ワード線駆動回路ＷＤはその出力段が、ノー
マリオフ形ＧａＡｓ−ＭＥＳＦＥＴ−Ｑ9 をスイツチン
グＦＥＴとし、ノーマリオン形ＧａＡｓ−ＭＥＳＦＥＴ
−Ｑ10を負荷とする、単一電源Ｖｄｄにより動作するＥ
／Ｄインバータにより構成されている。
例のメモリセルとワード線駆動回路の出力部を示してい
る。メモリセルの構成は基本的に第２図と同じであり、
同一部分には同一符号を付けてある。第２図と異なる点
は、ＭＥＳＦＥＴ−Ｑ1 ，Ｑ2 の共通ソースがＧａＡｓ
ショットキーダイオードＳＤを介して接地されているこ
とである。ワード線駆動回路ＷＤはその出力段が、ノー
マリオフ形ＧａＡｓ−ＭＥＳＦＥＴ−Ｑ9 をスイツチン
グＦＥＴとし、ノーマリオン形ＧａＡｓ−ＭＥＳＦＥＴ
−Ｑ10を負荷とする、単一電源Ｖｄｄにより動作するＥ
／Ｄインバータにより構成されている。
この実施例においては、メモリセルのＭＥＳＦＥＴ−Ｑ
1 ，Ｑ2 のソース電位はダイオード１個分（約０．７
［Ｖ］）だけ接地電位より上昇している。このため、Ｑ
1 ，Ｑ2 のドレイン，すなわちフリップフロップのノー
ドの電位は０．７〜Ｖｄｄ［Ｖ］の範囲となる。一方、
ワード線駆動回路の出力電位，すなわちワード線ＷＬの
電位は０〜Ｖｄｄ［Ｖ］の範囲で変化する。従って、も
しＭＥＳＦＥＴ−Ｑ9 がオンとなってワード線電位が０
［Ｖ］となった場合を考えると、この電位はメモリセル
のノード電位０．７〜Ｖｄｄ［Ｖ］に対して負になるか
ら、トランスファゲートのＱ7 ，Ｑ8 はオフとなり、こ
れによりメモリセルの情報は保持状態に保たれる。ま
た、ＭＥＳＦＥＴ−Ｑ9 がオフになりワード線電位がＶ
ｄｄ［Ｖ］になると、Ｑ7 ，Ｑ8 がオンとなって、メモ
リセルに書込み，読み出しが可能な状態となる。
1 ，Ｑ2 のソース電位はダイオード１個分（約０．７
［Ｖ］）だけ接地電位より上昇している。このため、Ｑ
1 ，Ｑ2 のドレイン，すなわちフリップフロップのノー
ドの電位は０．７〜Ｖｄｄ［Ｖ］の範囲となる。一方、
ワード線駆動回路の出力電位，すなわちワード線ＷＬの
電位は０〜Ｖｄｄ［Ｖ］の範囲で変化する。従って、も
しＭＥＳＦＥＴ−Ｑ9 がオンとなってワード線電位が０
［Ｖ］となった場合を考えると、この電位はメモリセル
のノード電位０．７〜Ｖｄｄ［Ｖ］に対して負になるか
ら、トランスファゲートのＱ7 ，Ｑ8 はオフとなり、こ
れによりメモリセルの情報は保持状態に保たれる。ま
た、ＭＥＳＦＥＴ−Ｑ9 がオフになりワード線電位がＶ
ｄｄ［Ｖ］になると、Ｑ7 ，Ｑ8 がオンとなって、メモ
リセルに書込み，読み出しが可能な状態となる。
こうしてこの実施例によれば、メモリセルと同じ単一電
源Ｖｄｄを用いたワード線駆動回路ＷＤにより不都合な
くメモリ動作が可能となる。また、トランスファゲート
にはノーマリオン形ＭＥＳＦＥＴを用いているため、高
速動作が可能である。
源Ｖｄｄを用いたワード線駆動回路ＷＤにより不都合な
くメモリ動作が可能となる。また、トランスファゲート
にはノーマリオン形ＭＥＳＦＥＴを用いているため、高
速動作が可能である。
具体的な数値例をせつめいする。第５図において、Ｑ7
，Ｑ8 のゲート幅（Ｗ）とゲート長（Ｌ）の比Ｗ／Ｌ
を５／１、同じくＱ1 ，Ｑ2 のそれを１０／１、Ｑ3 ，
Ｑ4 のそれを４／８とし、ダイオードＳＤの接合面積を
５［μ］×５［μ］として１ＫビットのスタティックＲ
ＡＭを作った。電源電圧Ｖｄｄを２［Ｖ］としたとき、
アクセスタイムは２．３ｎｓｅｃであった。ちなみに、
第１図のメモリセル構成ではおなじ１ｋビットＲＡＭで
アクセスタイムが４．５ｎｓｅｃであり、これに比べて
２倍程度の高速化がはかられたことになる。
，Ｑ8 のゲート幅（Ｗ）とゲート長（Ｌ）の比Ｗ／Ｌ
を５／１、同じくＱ1 ，Ｑ2 のそれを１０／１、Ｑ3 ，
Ｑ4 のそれを４／８とし、ダイオードＳＤの接合面積を
５［μ］×５［μ］として１ＫビットのスタティックＲ
ＡＭを作った。電源電圧Ｖｄｄを２［Ｖ］としたとき、
アクセスタイムは２．３ｎｓｅｃであった。ちなみに、
第１図のメモリセル構成ではおなじ１ｋビットＲＡＭで
アクセスタイムが４．５ｎｓｅｃであり、これに比べて
２倍程度の高速化がはかられたことになる。
なお、以上はひとつのメモリセル部分のみ示したが、メ
モリセルの共通ソース電位を上げるショットキーダイオ
ードＳＤは、第６図に示すように各メモリセル毎に設け
てもよいし、第７図に示すように、複数のメモリセルに
共通に１個設けてもよい。また、電源電圧に応じてショ
ットキーダイオードを複数個直列接続してもよい。
モリセルの共通ソース電位を上げるショットキーダイオ
ードＳＤは、第６図に示すように各メモリセル毎に設け
てもよいし、第７図に示すように、複数のメモリセルに
共通に１個設けてもよい。また、電源電圧に応じてショ
ットキーダイオードを複数個直列接続してもよい。
【図面の簡単な説明】 第１図および第２図はＧａＡｓ−ＭＥＳＦＥＴを用いた
従来のスタティックＲＡＭのメモリセル構成を示す図、
第３図および第４図は第２図のメモリセルを駆動するに
要する２電源回路の例を示す図、第５図は本発明の実施
例の構成を示す図、第６図および第７図はメモリセル配
列とショットキーダイオードの接続状態の例を示す図で
ある。 Ｑ1 ，Ｑ2 ……ノーマリオフ形ＧａＡｓ−ＭＥＳＦＥＴ
（スイッチングＦＥＴ）、Ｑ3 ，Ｑ4 ……ノーマリオン
形ＧａＡｓ−ＭＥＳＦＥＴ（負荷ＦＥＴ）、Ｑ7 ，Ｑ8
……ノーマリオン形ＧａＡｓ−ＭＥＳＦＥＴ（トランス
ファゲート）、ＢＬ1 ，ＢＬ2 ……ビット線、ＷＬ……
ワード線、ＳＤ……ＧａＡｓショットキーダイオード、
ＷＤ……ワード線駆動回路。
従来のスタティックＲＡＭのメモリセル構成を示す図、
第３図および第４図は第２図のメモリセルを駆動するに
要する２電源回路の例を示す図、第５図は本発明の実施
例の構成を示す図、第６図および第７図はメモリセル配
列とショットキーダイオードの接続状態の例を示す図で
ある。 Ｑ1 ，Ｑ2 ……ノーマリオフ形ＧａＡｓ−ＭＥＳＦＥＴ
（スイッチングＦＥＴ）、Ｑ3 ，Ｑ4 ……ノーマリオン
形ＧａＡｓ−ＭＥＳＦＥＴ（負荷ＦＥＴ）、Ｑ7 ，Ｑ8
……ノーマリオン形ＧａＡｓ−ＭＥＳＦＥＴ（トランス
ファゲート）、ＢＬ1 ，ＢＬ2 ……ビット線、ＷＬ……
ワード線、ＳＤ……ＧａＡｓショットキーダイオード、
ＷＤ……ワード線駆動回路。
Claims (4)
- 【請求項１】ノーマリオフ形ＧａＡｓ−ＭＥＳＦＥＴを
スイッチングＦＥＴとしたフリップフロップと、このフ
リップフロップのノードをビット線に接続するノーマリ
オン形ＧａＡｓ−ＭＥＳＦＥＴからなるトランスファゲ
ートとからなるメモリセルをマトリクス配列して構成さ
れる半導体メモリ装置において、前記フリップフロップ
の共通ソースをＧａＡｓショットキーダイオードを介し
て接地したことを特徴とする半導体メモリ装置。 - 【請求項２】前記トランスファゲートのゲートを制御す
るワード線駆動回路は単一電源回路である特許請求の範
囲第１項記載の半導体メモリ装置。 - 【請求項３】前記ショットキーダイオードは各メモリセ
ルごとに設けられている特許請求の範囲第１項記載の半
導体メモリ装置。 - 【請求項４】前記ショットキーダイオードは複数のメモ
リセルに共通に設けられている特許請求の範囲第１項記
載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167843A JPH0646650B2 (ja) | 1983-09-12 | 1983-09-12 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58167843A JPH0646650B2 (ja) | 1983-09-12 | 1983-09-12 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6058664A JPS6058664A (ja) | 1985-04-04 |
| JPH0646650B2 true JPH0646650B2 (ja) | 1994-06-15 |
Family
ID=15857108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58167843A Expired - Lifetime JPH0646650B2 (ja) | 1983-09-12 | 1983-09-12 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646650B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831529B2 (ja) * | 1989-11-20 | 1996-03-27 | 株式会社東芝 | 半導体集積回路装置の論理プログラム方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856288A (ja) * | 1981-09-28 | 1983-04-02 | Toshiba Corp | 半導体集積回路 |
| JPS58148465A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体装置 |
-
1983
- 1983-09-12 JP JP58167843A patent/JPH0646650B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6058664A (ja) | 1985-04-04 |
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