JPS61208693A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS61208693A JPS61208693A JP60048791A JP4879185A JPS61208693A JP S61208693 A JPS61208693 A JP S61208693A JP 60048791 A JP60048791 A JP 60048791A JP 4879185 A JP4879185 A JP 4879185A JP S61208693 A JPS61208693 A JP S61208693A
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- bit line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は半導体メモリ回路、詳しくはＭＥＳＦＥＴを用
いたＳＲＡＭのビット線プルアップ回路に関する。
いたＳＲＡＭのビット線プルアップ回路に関する。
半導体基板にヒ化ガリウム（ＧａＡｓ）を用いた半導体
装置では、ＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ
１−ｃｏｎｄｕｃｔｏｒ ）型のＦＥＴ （電界効果ト
ランジスタ）を作りにくいので、接合型又はショットキ
バリヤ型つまりＭ Ｅ Ｓ （Ｍｅｔａｌ ５ｅｓｉ−
ｃｏｎｄｕｃｔｏｒ）型のＦＥＴを用いる。なおこの接
合型にはＰＮ接合型とへテロ接合型があり、後者の一部
はＨＥＭＴ（Ｈｉ−ｇｈ Ｉ！Ｉｅｃｔｒｏｎ Ｎｏｂ
ｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ ）と呼ばれ、動作
原理が異なるが、こ−ではこれらを単にＭＥＳ ＦＥ
Ｔという。
装置では、ＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ
１−ｃｏｎｄｕｃｔｏｒ ）型のＦＥＴ （電界効果ト
ランジスタ）を作りにくいので、接合型又はショットキ
バリヤ型つまりＭ Ｅ Ｓ （Ｍｅｔａｌ ５ｅｓｉ−
ｃｏｎｄｕｃｔｏｒ）型のＦＥＴを用いる。なおこの接
合型にはＰＮ接合型とへテロ接合型があり、後者の一部
はＨＥＭＴ（Ｈｉ−ｇｈ Ｉ！Ｉｅｃｔｒｏｎ Ｎｏｂ
ｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ ）と呼ばれ、動作
原理が異なるが、こ−ではこれらを単にＭＥＳ ＦＥ
Ｔという。
ＭＥＳ ＦＥＴを用いたＳ ＲＡ Ｍ （Ｓｔａｔｉ
ｃ Ｒａｓ＋−ｄｏｓ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）は第５図の構成を有する。
ｃ Ｒａｓ＋−ｄｏｓ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
）は第５図の構成を有する。
Ｑ＋〜Ｑ４はフリップフロップを構成するＭＥＳＦＥＴ
、Ｑｓ、Ｑａはトランスファゲート用ＭＥＳ ＦＥＴ
であり、これらの６トランジスタで１つのメモリセルＭ
Ｃを構成する。Ｂｌ、Ｂ２は一対のビット線でメモリセ
ルデータの入出力を司どる。Ｗはワード線で、トランス
ファゲートトランジスタＱａ、Ｑａの開閉を行なう。こ
のようなビット線対およびワード線はメモリでは多数あ
り、それらの各交点にメモリセルＭＣが接続される。
、Ｑｓ、Ｑａはトランスファゲート用ＭＥＳ ＦＥＴ
であり、これらの６トランジスタで１つのメモリセルＭ
Ｃを構成する。Ｂｌ、Ｂ２は一対のビット線でメモリセ
ルデータの入出力を司どる。Ｗはワード線で、トランス
ファゲートトランジスタＱａ、Ｑａの開閉を行なう。こ
のようなビット線対およびワード線はメモリでは多数あ
り、それらの各交点にメモリセルＭＣが接続される。
このメモリでワード線Ｗが選択されてＨレベルになりト
ランジスタＱａ、Ｑａをオンにすると、そしてメモリセ
ルＭＣではトランジスタＱ＋がオン、Ｑ２がオフとする
と、トランジスタＱ？、Ｑｌｌにより電源ＶＤＤヘプル
アップされているビット線Ｂ１、Ｂ２のうちＢｌはゲー
） Ｑ ｓ、トランジスタＱ＋を通してグランドへプル
ダウンされるので電位が低下し、Ｂ２はＱａ、Ｑ２を通
してのプルダウンはないので電位は低下せず、こうして
Ｂｌ。
ランジスタＱａ、Ｑａをオンにすると、そしてメモリセ
ルＭＣではトランジスタＱ＋がオン、Ｑ２がオフとする
と、トランジスタＱ？、Ｑｌｌにより電源ＶＤＤヘプル
アップされているビット線Ｂ１、Ｂ２のうちＢｌはゲー
） Ｑ ｓ、トランジスタＱ＋を通してグランドへプル
ダウンされるので電位が低下し、Ｂ２はＱａ、Ｑ２を通
してのプルダウンはないので電位は低下せず、こうして
Ｂｌ。
Ｂ２に電位差がついてセル記憶データの読出しが行なわ
れる。
れる。
このようにＭＥＳ ＦＥＴを用いたＳＲＡＭも、ＭＯ
Ｓ ＦＥＴを用いたＳＲＡＭと同様な動作を行なうが
、ＭＥＳ ＦＥＴはゲートがダイオードであってＭＯ
Ｓ ＦＥＴのように絶縁性ではないという特徴から、
若干の相違はある。例えば上記で、ビット線Ｂ２からＱ
ｌｌ、Ｑ２を通ってグランドへの電流はないが、Ｑｓ、
Ｑ＋のゲートを通ってグランドへの電流はあり、このた
めビット線Ｂ２の電位はＭＥＳ ＦＥＴのゲートのビ
ルトイン電圧（約０．７Ｖ）に制限される。ゲートが絶
縁性であるＭＯＳ ＦＥＴ使用のメモリではこのよう
なことはない。
Ｓ ＦＥＴを用いたＳＲＡＭと同様な動作を行なうが
、ＭＥＳ ＦＥＴはゲートがダイオードであってＭＯ
Ｓ ＦＥＴのように絶縁性ではないという特徴から、
若干の相違はある。例えば上記で、ビット線Ｂ２からＱ
ｌｌ、Ｑ２を通ってグランドへの電流はないが、Ｑｓ、
Ｑ＋のゲートを通ってグランドへの電流はあり、このた
めビット線Ｂ２の電位はＭＥＳ ＦＥＴのゲートのビ
ルトイン電圧（約０．７Ｖ）に制限される。ゲートが絶
縁性であるＭＯＳ ＦＥＴ使用のメモリではこのよう
なことはない。
トランジスタＱ＋がオン、Ｑ２がオフ、とすると、ビッ
ト線Ｂ１からの電流はトランジスタＱｓ＋ＱＩを通して
グランドへ流れ、トランジスタＱ＋のドレイン電圧は０
．１Ｖ程度に低下するので、トランジスタＱ２のゲート
電流は流れない。しかしビット線Ｂ１の電位が高いとト
ランジスタＱａ＋ＱＩ、グランドの経路の電流は大にな
り、トランジスタＱ＋のドレイン電圧が上ってトランジ
スタＱ２のゲート電流が流れ、該トランジスタＱ２をオ
ンにする恐れがある。また前記のトランジスタＱａ、Ｑ
＋のゲート、グランドの経路の電流もビット線Ｂ２の電
位が高いと大になり、トランジスタＱ１のゲートを焼損
する恐れがある。このようにＭＥＳ ＦＥＴではゲー
ト電流が流れるので、ビット線電位は適正値に抑える必
要かあ・す、高過ぎるとゲート焼損、記憶データ破壊な
どの問題がある。
ト線Ｂ１からの電流はトランジスタＱｓ＋ＱＩを通して
グランドへ流れ、トランジスタＱ＋のドレイン電圧は０
．１Ｖ程度に低下するので、トランジスタＱ２のゲート
電流は流れない。しかしビット線Ｂ１の電位が高いとト
ランジスタＱａ＋ＱＩ、グランドの経路の電流は大にな
り、トランジスタＱ＋のドレイン電圧が上ってトランジ
スタＱ２のゲート電流が流れ、該トランジスタＱ２をオ
ンにする恐れがある。また前記のトランジスタＱａ、Ｑ
＋のゲート、グランドの経路の電流もビット線Ｂ２の電
位が高いと大になり、トランジスタＱ１のゲートを焼損
する恐れがある。このようにＭＥＳ ＦＥＴではゲー
ト電流が流れるので、ビット線電位は適正値に抑える必
要かあ・す、高過ぎるとゲート焼損、記憶データ破壊な
どの問題がある。
プルアップ回路としては図示のゲート、ソース短絡のデ
ィプリーシツンＭＥＳ ＦＥＴ Ｑｖ。
ィプリーシツンＭＥＳ ＦＥＴ Ｑｖ。
Ｑａを用いる代りに、ドレイン、ゲート短絡のエンハン
スメントＭＥＳ ＦＥＴを使用するものもある。前者
は定電流型であり、後者は定電圧源型（ダイオードと同
じ特性）である。いずれにしてもビット線電位を正しく
所望値にするのに問題がある。即ち前者では電位が変動
しくビット線電流が少ないとビット線電位は電源ＶＤＤ
まで上る）、後者では一定値以上−の電流を流した状態
で一定の電圧降下を生じるだけであるから、それで所望
ビット線電位が得られるようビット線電源電圧それ自体
を所望値にする、このためセル電源とは異なるビット線
プルアップ電源を使用する、などが必要になる。
スメントＭＥＳ ＦＥＴを使用するものもある。前者
は定電流型であり、後者は定電圧源型（ダイオードと同
じ特性）である。いずれにしてもビット線電位を正しく
所望値にするのに問題がある。即ち前者では電位が変動
しくビット線電流が少ないとビット線電位は電源ＶＤＤ
まで上る）、後者では一定値以上−の電流を流した状態
で一定の電圧降下を生じるだけであるから、それで所望
ビット線電位が得られるようビット線電源電圧それ自体
を所望値にする、このためセル電源とは異なるビット線
プルアップ電源を使用する、などが必要になる。
ＭＥＳ ＦＥＴ使用ＳＲＡＭのビット線電位は上記ゲ
ート電流を阻止する観点から最高でもビルトイン電圧程
度であるのがよく、また読出し書込みを行なう必要から
ビット線をトランジスタでグランドへ接続すればその電
位はＯＶ（グランドレベル）程度に下る必要があり、プ
ルアンプ回路はか＼る機能を備えることが望まれる。本
発明はか−る機能を持つビット線プルアップ回路を提供
しようとするものである。
ート電流を阻止する観点から最高でもビルトイン電圧程
度であるのがよく、また読出し書込みを行なう必要から
ビット線をトランジスタでグランドへ接続すればその電
位はＯＶ（グランドレベル）程度に下る必要があり、プ
ルアンプ回路はか＼る機能を備えることが望まれる。本
発明はか−る機能を持つビット線プルアップ回路を提供
しようとするものである。
本発明は、ＭＥＳ ＦＥＴで構成されるフリップフロ
ップおよび該フリップフロップの一対の入出力端を一対
のビット線へ接続するトランスファゲートからなるメモ
リセルを備える半導体メモリ回路において、該一対のビ
ット線を電源へプルアップする回路を、ゲート、ソース
短絡のディプリーション型ＭＥＳ ＦＥＴと、該ＭＥ
Ｓ ＦＥＴのゲートとグランドとの間に、陽極をゲー
ト側にして接続されるダイオードとで構成したことを特
徴とするものである。
ップおよび該フリップフロップの一対の入出力端を一対
のビット線へ接続するトランスファゲートからなるメモ
リセルを備える半導体メモリ回路において、該一対のビ
ット線を電源へプルアップする回路を、ゲート、ソース
短絡のディプリーション型ＭＥＳ ＦＥＴと、該ＭＥ
Ｓ ＦＥＴのゲートとグランドとの間に、陽極をゲー
ト側にして接続されるダイオードとで構成したことを特
徴とするものである。
本発明では第１図に示すようにゲート、ソース短絡のデ
ィプリーション型ＭＥＳ ＦＥＴ Ｑｔ。
ィプリーション型ＭＥＳ ＦＥＴ Ｑｔ。
Ｑａのゲートを図示極性のダイオードＤＩ、Ｄ２よりグ
ランドへ接続する。このようにすればビット線Ｂｌ、Ｂ
２の電位は該ダイオードの順方向電圧（０，６〜０．７
Ｖ）に制限され、それ以上には上昇しない。またワード
線ＷがＨレベルになってトランジスタＱ５．Ｑ６がオン
になり、メモリセルＭＣが選択されると、このメモリセ
ルではトランジスタＱ１がオン、Ｃ２がオフとすればビ
ット線ＢｌはＱｓ、Ｑ＋の経路でグランドへ落され、ト
ランジスタＱ？の電圧降下でビット線はＯＶ（実際には
ｏ、 ｉ ｖ程度）に下る。ビット線Ｂ２ではＱ ａ
。
ランドへ接続する。このようにすればビット線Ｂｌ、Ｂ
２の電位は該ダイオードの順方向電圧（０，６〜０．７
Ｖ）に制限され、それ以上には上昇しない。またワード
線ＷがＨレベルになってトランジスタＱ５．Ｑ６がオン
になり、メモリセルＭＣが選択されると、このメモリセ
ルではトランジスタＱ１がオン、Ｃ２がオフとすればビ
ット線ＢｌはＱｓ、Ｑ＋の経路でグランドへ落され、ト
ランジスタＱ？の電圧降下でビット線はＯＶ（実際には
ｏ、 ｉ ｖ程度）に下る。ビット線Ｂ２ではＱ ａ
。
Ｃ２によるプルダウンはないから０．６〜０． Ｔ Ｖ
の非選択レベルを保つ。
の非選択レベルを保つ。
第２図はこれをグラフで示す図で、Ｃ１は非選択側ビッ
ト線本例ではＢ２の電位変化を、Ｃ２は選択側ビット線
本例ではＢ１の電位変化を示す。
ト線本例ではＢ２の電位変化を、Ｃ２は選択側ビット線
本例ではＢ１の電位変化を示す。
この図の縦軸はビット線電位を、横軸はワード線電位を
示す。ワード線のドライバもＭＥＳ ＦＥＴで構成さ
れるので選択Ｈレベルはビルトイン電圧程度本例では０
．５ｖであり、非選択Ｌレベルは０〜０． Ｉ Ｖであ
る。こ＼で数値例を挙げると、エンハンスメント（Ｅ）
型ＭＥＳ ＦＥＴ Ｑ＋。
示す。ワード線のドライバもＭＥＳ ＦＥＴで構成さ
れるので選択Ｈレベルはビルトイン電圧程度本例では０
．５ｖであり、非選択Ｌレベルは０〜０． Ｉ Ｖであ
る。こ＼で数値例を挙げると、エンハンスメント（Ｅ）
型ＭＥＳ ＦＥＴ Ｑ＋。
Ｃ２，Ｃ５，ＱＳの閾値電圧ｖｔｈは＋〇、 Ｉ Ｖ
＋ ０゜０５Ｖ、ディプＩＪ−’ｉａ ７ （Ｄ）型Ｍ
ＥＳ ＦＥＴ Ｃ３，Ｃ４１Ｑｔ、Ｑｅのｖｔｈは
−０，５ｖ±０、ＩＶ、電源ＶＤＤの電圧は２ｖである
。ダイオードＤＩ、Ｄ２はトランジスタＱｌ、Ｑ２のゲ
ートに合わせて、該ゲートのダイオードが接合型なら接
合型、ショットキバリヤ型ならショットキバリヤ型にす
るとよい。
＋ ０゜０５Ｖ、ディプＩＪ−’ｉａ ７ （Ｄ）型Ｍ
ＥＳ ＦＥＴ Ｃ３，Ｃ４１Ｑｔ、Ｑｅのｖｔｈは
−０，５ｖ±０、ＩＶ、電源ＶＤＤの電圧は２ｖである
。ダイオードＤＩ、Ｄ２はトランジスタＱｌ、Ｑ２のゲ
ートに合わせて、該ゲートのダイオードが接合型なら接
合型、ショットキバリヤ型ならショットキバリヤ型にす
るとよい。
ＭＥＳ ＦＥＴ使用ＳＲＡＭのセンスアンプは第３図
に示すようにＥ型ＭＥＳ ＦＥＴ Ｃ４ｒ 。
に示すようにＥ型ＭＥＳ ＦＥＴ Ｃ４ｒ 。
Ｑｌ２．ゲートソース短絡のＤ型ＭＥ’Ｓ ＰＥＴＱ
１３、及び抵抗Ｒ１，Ｒ２からなる差動アンプで構成さ
れる。このアンプの正電源ＶＤＤはやはり２Ｖ、そして
負電源Ｖｓｓは−ＩＶである。このセンスアンプを第４
１！＋のようにＥ−Ｄ型インバータ２個で構成すると、
ビット線プルアップ回路のダイオードＤ１．Ｄ２は不要
になる。この第４図でＣ１４，ＱｌＢはＥｆｉｌＭＥＳ
ＦＥＴ、 Ｑｌ、 。
１３、及び抵抗Ｒ１，Ｒ２からなる差動アンプで構成さ
れる。このアンプの正電源ＶＤＤはやはり２Ｖ、そして
負電源Ｖｓｓは−ＩＶである。このセンスアンプを第４
１！＋のようにＥ−Ｄ型インバータ２個で構成すると、
ビット線プルアップ回路のダイオードＤ１．Ｄ２は不要
になる。この第４図でＣ１４，ＱｌＢはＥｆｉｌＭＥＳ
ＦＥＴ、 Ｑｌ、 。
Ｑｌ ７はゲートソース短絡のＤ型ＭＥＳ ＦＥＴで
あり、Ｑｌ ６ 、 Ｑｌ ？とＣ１４，Ｑｌ１５はそ
れぞれ直列に接続されて２つのＥ−Ｄインバータを形成
する。この型のセンスアンプではドライバトランジスタ
Ｑｌ ４ 、 Ｑｌ ５のゲート、ソースがビット線を
グランドへ接続するダイオードになるから、ダイオード
ＤＩ、Ｄ２は不要である。また第３図のように定電流源
トランジスタＱｌ 、３を設ける必要はないので、負電
源Ｖｓｓを設ける必要はなくて、ドライバトランジスタ
Ｑｌ ４ ＊ Ｑｌ ５のソースは単にグランドへ接続
することができる。唯、トランジスタＱｌ ４ 、 Ｑ
ｌ ５のゲートは常時電流を流すから、この通電に耐え
られるように大型にする必要はある。センスアンプはメ
モリセルとは異なり、各ビット線対従つで各コラムに１
つ設けられるだけであるから、サイズを若干大きくして
もそれ程集積度にはひびかない。
あり、Ｑｌ ６ 、 Ｑｌ ？とＣ１４，Ｑｌ１５はそ
れぞれ直列に接続されて２つのＥ−Ｄインバータを形成
する。この型のセンスアンプではドライバトランジスタ
Ｑｌ ４ 、 Ｑｌ ５のゲート、ソースがビット線を
グランドへ接続するダイオードになるから、ダイオード
ＤＩ、Ｄ２は不要である。また第３図のように定電流源
トランジスタＱｌ 、３を設ける必要はないので、負電
源Ｖｓｓを設ける必要はなくて、ドライバトランジスタ
Ｑｌ ４ ＊ Ｑｌ ５のソースは単にグランドへ接続
することができる。唯、トランジスタＱｌ ４ 、 Ｑ
ｌ ５のゲートは常時電流を流すから、この通電に耐え
られるように大型にする必要はある。センスアンプはメ
モリセルとは異なり、各ビット線対従つで各コラムに１
つ設けられるだけであるから、サイズを若干大きくして
もそれ程集積度にはひびかない。
以上説明したように本発明によれば極めて簡単な手段に
よりビット線電位過大によるゲート焼損、記憶データの
破壊などを防止することができる。
よりビット線電位過大によるゲート焼損、記憶データの
破壊などを防止することができる。
またビット線プルアップ電源としてはメモリセル電源と
同じ電源ＶＤＤを使用するので電源種類数の増加を招く
ことがなく、また必要な電圧０．６〜０゜７ｖより充分
高い電圧２． ＯＶを使用し、それをトランジスタＱ？
、ＱｌｌとダイオードＤＩ、Ｄ２でいわば安定化して該
必要電圧を得るようにしているので高安定度が得られ、
甚だ有効である。
同じ電源ＶＤＤを使用するので電源種類数の増加を招く
ことがなく、また必要な電圧０．６〜０゜７ｖより充分
高い電圧２． ＯＶを使用し、それをトランジスタＱ？
、ＱｌｌとダイオードＤＩ、Ｄ２でいわば安定化して該
必要電圧を得るようにしているので高安定度が得られ、
甚だ有効である。
第１図は本発明の詳細な説明する回路図、第２図はビッ
ト線電位の変化を示すグラフ、第３図はセンスアンプの
回路図、第４図は本発明の他の実施例を示す回路図、第
５図は従来例を示す回路図である。 図面でＱ１〜Ｑ４はフリップフロップを構成するＭＥＳ
ＦＥＴ、Ｑｓ、Ｑｅはトランスファゲートを構成す
るＭＥＳ ＦＥＴ５Ｂｌ、Ｂ２は一対のビット線、Ｍ
Ｃはメモリセル、Ｑｖ、Ｑｅはプルアップ回路のＭＥＳ
ＦＥＴ５ＤＩ、Ｄ２は同タイ；ｔ−１’、Ｑｌ ４
＊ Ｑｔ ｓはインバータ型センスアンプのドライ
バを形成するＭＥＳ ＦＥＴである。
ト線電位の変化を示すグラフ、第３図はセンスアンプの
回路図、第４図は本発明の他の実施例を示す回路図、第
５図は従来例を示す回路図である。 図面でＱ１〜Ｑ４はフリップフロップを構成するＭＥＳ
ＦＥＴ、Ｑｓ、Ｑｅはトランスファゲートを構成す
るＭＥＳ ＦＥＴ５Ｂｌ、Ｂ２は一対のビット線、Ｍ
Ｃはメモリセル、Ｑｖ、Ｑｅはプルアップ回路のＭＥＳ
ＦＥＴ５ＤＩ、Ｄ２は同タイ；ｔ−１’、Ｑｌ ４
＊ Ｑｔ ｓはインバータ型センスアンプのドライ
バを形成するＭＥＳ ＦＥＴである。
Claims (2)
- （１）ＭＥＳＦＥＴで構成されるフリップフロップおよ
び該フリップフロップの一対の入出力端を一対のビット
線へ接続するトランスファゲートからなるメモリセルを
備える半導体メモリ回路において、 該一対のビット線を電源へプルアップする回路を、ゲー
ト、ソース短絡のディプリーション型ＭＥＳＦＥＴと、
該ＭＥＳＦＥＴのゲートとグランドとの間に、陽極をゲ
ート側にして接続されるダイオードとで構成したことを
特徴とする半導体メモリ回路。 - （２）ダイオードが、センスアンプを構成する一対のイ
ンバータのドライバを形成するＭＥＳＦＥＴのゲート及
びソースで構成されたことを特徴とする特許請求の範囲
第１項記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048791A JPH0632221B2 (ja) | 1985-03-12 | 1985-03-12 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048791A JPH0632221B2 (ja) | 1985-03-12 | 1985-03-12 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208693A true JPS61208693A (ja) | 1986-09-17 |
| JPH0632221B2 JPH0632221B2 (ja) | 1994-04-27 |
Family
ID=12813056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048791A Expired - Lifetime JPH0632221B2 (ja) | 1985-03-12 | 1985-03-12 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632221B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299981A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | スタテイツクｒａｍ |
| EP0366332A2 (en) * | 1988-10-25 | 1990-05-02 | Texas Instruments Incorporated | Digital memory system |
-
1985
- 1985-03-12 JP JP60048791A patent/JPH0632221B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299981A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Vlsi Eng Corp | スタテイツクｒａｍ |
| EP0366332A2 (en) * | 1988-10-25 | 1990-05-02 | Texas Instruments Incorporated | Digital memory system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0632221B2 (ja) | 1994-04-27 |
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