JPS60170095A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60170095A JPS60170095A JP59025037A JP2503784A JPS60170095A JP S60170095 A JPS60170095 A JP S60170095A JP 59025037 A JP59025037 A JP 59025037A JP 2503784 A JP2503784 A JP 2503784A JP S60170095 A JPS60170095 A JP S60170095A
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- current
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高集積密度の半導体装置に係わる。
半導体装置の高集積化に伴い、消費電力Ｐｄ。
過渡電源電流工τが増大し、今後高集積化を進める上で
の重大な支障になっている。特に工↑の増大が、半導体
装置内部、半導体装置を搭載するヲリ／ト基板、あるい
は、多数の半導体装置から構成される電子機器装置全体
の雑音の増大を招き、重要な問題になる。特にＩｔのピ
ーク電流値Ｉｐの低減を図ることが雑音を低減する上で
重要である。この問題の解決策として電源電圧を下げる
ことが有効であるが、従来との互換性、使い易さなどの
点で、電源電圧は集積度によらず一定に保ちたいという
、ユーザからの要請が強い。、したがって、上記目的の
ために電源電圧を従来より低くすることは得策でない。
の重大な支障になっている。特に工↑の増大が、半導体
装置内部、半導体装置を搭載するヲリ／ト基板、あるい
は、多数の半導体装置から構成される電子機器装置全体
の雑音の増大を招き、重要な問題になる。特にＩｔのピ
ーク電流値Ｉｐの低減を図ることが雑音を低減する上で
重要である。この問題の解決策として電源電圧を下げる
ことが有効であるが、従来との互換性、使い易さなどの
点で、電源電圧は集積度によらず一定に保ちたいという
、ユーザからの要請が強い。、したがって、上記目的の
ために電源電圧を従来より低くすることは得策でない。
そこで、外部から入力する電源電圧は従来と同一に保っ
て、半導体チップ内部に設けた電圧変換回路により、外
部からの電源電圧を一定の電圧に降下させて、チップ全
体あるいはその一部を動作させる方式が考えられる。こ
の方式は、特願昭５６−５７１４３．５６−１６８６９
８．５７−２２００８３などにおいて、耐圧の低い微細
素子を用いた半導体装置を耐圧よシ高い従来と同一の電
源電圧で動作させることを主目的として開示されている
。
て、半導体チップ内部に設けた電圧変換回路により、外
部からの電源電圧を一定の電圧に降下させて、チップ全
体あるいはその一部を動作させる方式が考えられる。こ
の方式は、特願昭５６−５７１４３．５６−１６８６９
８．５７−２２００８３などにおいて、耐圧の低い微細
素子を用いた半導体装置を耐圧よシ高い従来と同一の電
源電圧で動作させることを主目的として開示されている
。
第１図は、上記にて開示された方式の基本概念を示す図
である。同図で１はシリコンなどで構成された半導体チ
ップ、２ａ、２ｂは内部回路であシ、２ａは外部電源電
圧Ｖｍｚｔ、２ｂは電圧変換回路１１によって、ＶＩＸ
Ｔを一定の電圧に降下させたＶＩＮ？で動作する。４，
５はそれぞれ外部、および内部の信号経路を模式的に示
したものである。１１の具体的構成については上記先願
に開示されている。
である。同図で１はシリコンなどで構成された半導体チ
ップ、２ａ、２ｂは内部回路であシ、２ａは外部電源電
圧Ｖｍｚｔ、２ｂは電圧変換回路１１によって、ＶＩＸ
Ｔを一定の電圧に降下させたＶＩＮ？で動作する。４，
５はそれぞれ外部、および内部の信号経路を模式的に示
したものである。１１の具体的構成については上記先願
に開示されている。
第１図（ト）は上記方式の採用によって、過渡電源電流
の低減に与える効果を模式的に示している。
の低減に与える効果を模式的に示している。
同図で破線のｉｗｏ ｌ ＩａＯ＋ ｉｂｏはチップ全
体を外部からの電源電圧Ｖｚｘｒで直接動作させた場合
の全電源電流、２ａに流れる電流、２ｂに流れる電流を
それぞれ示している。ここでは、簡単のため１ａＯ，Ｉ
ｂＯは同時に流れ、その値は等しいと仮定している。ま
た、電流波形も三角形で近似している。ここで、２ｂの
動作電圧をＶｒ＋ｖＴにすると、２ｂに流れる電流は実
線で示すようにｊ ｂ ＝（ＶＩＮＴ／ ＶＩＸＴ ）
１ｂｏ＝αｉｂｏのように小さくなり、全体の電流も
それにつれて小さくなシ、同図の実線ｉ ｚ ＝ ｉ
、、十ｉ ｂのようになる。
体を外部からの電源電圧Ｖｚｘｒで直接動作させた場合
の全電源電流、２ａに流れる電流、２ｂに流れる電流を
それぞれ示している。ここでは、簡単のため１ａＯ，Ｉ
ｂＯは同時に流れ、その値は等しいと仮定している。ま
た、電流波形も三角形で近似している。ここで、２ｂの
動作電圧をＶｒ＋ｖＴにすると、２ｂに流れる電流は実
線で示すようにｊ ｂ ＝（ＶＩＮＴ／ ＶＩＸＴ ）
１ｂｏ＝αｉｂｏのように小さくなり、全体の電流も
それにつれて小さくなシ、同図の実線ｉ ｚ ＝ ｉ
、、十ｉ ｂのようになる。
さて、ここで、’ ａｏ＝ ｉｂ。とすると、第１図囚
の方式の電源電流の低減に与える効果は、１ｚｏ＝効果
は全体で見ると半減してしまう。すなわちα＝０．８と
しても、その効果は全体ではｉ ｘ ＝０．９ ｉ ｖ
６となシ、１０％の寄与しかない。ＶｗＮＴを低くして
、αを小にすると寄与は大きくなるが、２ｂの動作速度
などの性能の点から無制限に小さくすることは不可能で
ある。
の方式の電源電流の低減に与える効果は、１ｚｏ＝効果
は全体で見ると半減してしまう。すなわちα＝０．８と
しても、その効果は全体ではｉ ｘ ＝０．９ ｉ ｖ
６となシ、１０％の寄与しかない。ＶｗＮＴを低くして
、αを小にすると寄与は大きくなるが、２ｂの動作速度
などの性能の点から無制限に小さくすることは不可能で
ある。
したがって、本発明の目的はαすなわちＶ ｔ Ｎ Ｔ
を必要以上に下げることなく、電源の過渡電流を大幅に
低減することにあるが、特にそのピーク電流値を低減す
ることにある。本発明の他の目的は、上記過渡電流の低
減に加えて、微細素子で構成された回路の動作電圧を効
率良く低減し、微細素子を用いても従来と同一の電源電
圧で動作させる手段を提供することにある。
を必要以上に下げることなく、電源の過渡電流を大幅に
低減することにあるが、特にそのピーク電流値を低減す
ることにある。本発明の他の目的は、上記過渡電流の低
減に加えて、微細素子で構成された回路の動作電圧を効
率良く低減し、微細素子を用いても従来と同一の電源電
圧で動作させる手段を提供することにある。
本発明においては上記目的を実現するため、過渡電源電
流を時間軸上で分散を図り、全体を平均化して電流を低
減する。さらに詳しくは、該当する回路の動作に必要な
エネルギーを他の時間帯に予めチップ内に蓄えておき、
この蓄えたエネルギーによって回路を動作させる。これ
によって、電源からエネルギーを供給する際に生じる過
渡電源電流を、回路が動作する時間帯とは別の時間帯に
分散する。ここで上記エネルギーの蓄積手段としては、
チップ内に設けた容量（コンデンサ）を用いる。また、
さらに本発明においては、この容量と別に設けた他の容
量、あるいは該当する回路自体の有する容量との間の電
荷分割によって回路の動作電圧を定めることも可能とす
る。
流を時間軸上で分散を図り、全体を平均化して電流を低
減する。さらに詳しくは、該当する回路の動作に必要な
エネルギーを他の時間帯に予めチップ内に蓄えておき、
この蓄えたエネルギーによって回路を動作させる。これ
によって、電源からエネルギーを供給する際に生じる過
渡電源電流を、回路が動作する時間帯とは別の時間帯に
分散する。ここで上記エネルギーの蓄積手段としては、
チップ内に設けた容量（コンデンサ）を用いる。また、
さらに本発明においては、この容量と別に設けた他の容
量、あるいは該当する回路自体の有する容量との間の電
荷分割によって回路の動作電圧を定めることも可能とす
る。
以下、本発明の詳細を実施例によって説明する。
第２図は本発明の基本概念を示す実施例である。
同図で第１図と番号の等しいものは、同一のものを示す
。同図でＣ１は前に述べたエネルギーを予め蓄える手段
としての容量である。Ｃ２はＣ１との電荷分割によって
Ｖｌ）ＩＴの値を決めるための容量であるが、２ｂ自体
の有する容量を利用する例を示している。同図の破線０
２′のように外部に付加した容量を用いることも勿論可
能である。５ｉｎ８２は動作を制御するためのスイッチ
である。本実施例の動作を同図■の電流波形を参照しな
がら説明する。同図で破線は、第１図■と同様に全体を
Ｖｗｘｒで動作させた場合の電流であシ、またｉ 、Ｑ
＝ ｉｂｏ （！；し、各波形を三角形近似した点も第
１図（Ｂ）と同一である。実線が本実施例における電流
波形を示している。時間帯ｌ１１１で、Ｓｌがオン、Ｓ
２がオフになるとＣ１はＶＩＸＴの電圧に充電され、Ｖ
ｚｘＴからＣ１とＣ２の値によって定まる過渡電流ｉｃ
ｌが流れる。続いて、時間帯Ｔ２においてＳｌがオフ、
Ｓ２がオンになると、ノード１０の電圧はＣ１とＣ２の
電荷分割によって、ＶＩＮ？＝る。次に時間帯Ｔ３で８
１，８２共にオフとなシ、２ａ、２ｂが動作を行なう。
。同図でＣ１は前に述べたエネルギーを予め蓄える手段
としての容量である。Ｃ２はＣ１との電荷分割によって
Ｖｌ）ＩＴの値を決めるための容量であるが、２ｂ自体
の有する容量を利用する例を示している。同図の破線０
２′のように外部に付加した容量を用いることも勿論可
能である。５ｉｎ８２は動作を制御するためのスイッチ
である。本実施例の動作を同図■の電流波形を参照しな
がら説明する。同図で破線は、第１図■と同様に全体を
Ｖｗｘｒで動作させた場合の電流であシ、またｉ 、Ｑ
＝ ｉｂｏ （！；し、各波形を三角形近似した点も第
１図（Ｂ）と同一である。実線が本実施例における電流
波形を示している。時間帯ｌ１１１で、Ｓｌがオン、Ｓ
２がオフになるとＣ１はＶＩＸＴの電圧に充電され、Ｖ
ｚｘＴからＣ１とＣ２の値によって定まる過渡電流ｉｃ
ｌが流れる。続いて、時間帯Ｔ２においてＳｌがオフ、
Ｓ２がオンになると、ノード１０の電圧はＣ１とＣ２の
電荷分割によって、ＶＩＮ？＝る。次に時間帯Ｔ３で８
１，８２共にオフとなシ、２ａ、２ｂが動作を行なう。
しかしながら、２ｂはＣ２に蓄えられた電荷をエネルギ
ー源として動作するため、ＶＢＸＴからは２ａのみに電
流が流れる。したがって、本実施例による過渡電源電流
Ｉｍは同図■の実線のように、ＴＩで流れるｉｅｉと、
Ｔｓで流れるｊａｏの和となｐ１両電流ｆ、２つの時間
帯に分散することが可能になる。すなわち、２ｂの動作
に必要なエネルギーを予めＣ１に蓄えることによシ、流
れる電流′５Ｉ：Ｔ３からＴｔの時間帯に分散した訳で
ある。Ｉｅｌの値はＶｚｘｔからＣＩに電荷を供給する
際の電流であるが、これによって供給されるエネルギー
は２ｂによって消費されるエネルギーに等しい訳である
から、ｉｂｏととなる。したがって、ｉＥＯ値は常にＩ
ａＯ以下の値（１，０＝ｉｂｏとして）となり、■χＸ
Ｔでそのまま動作させる場合に比べ、ｉＥＯ値を容易に
１／２以下にすることが可能である。
ー源として動作するため、ＶＢＸＴからは２ａのみに電
流が流れる。したがって、本実施例による過渡電源電流
Ｉｍは同図■の実線のように、ＴＩで流れるｉｅｉと、
Ｔｓで流れるｊａｏの和となｐ１両電流ｆ、２つの時間
帯に分散することが可能になる。すなわち、２ｂの動作
に必要なエネルギーを予めＣ１に蓄えることによシ、流
れる電流′５Ｉ：Ｔ３からＴｔの時間帯に分散した訳で
ある。Ｉｅｌの値はＶｚｘｔからＣＩに電荷を供給する
際の電流であるが、これによって供給されるエネルギー
は２ｂによって消費されるエネルギーに等しい訳である
から、ｉｂｏととなる。したがって、ｉＥＯ値は常にＩ
ａＯ以下の値（１，０＝ｉｂｏとして）となり、■χＸ
Ｔでそのまま動作させる場合に比べ、ｉＥＯ値を容易に
１／２以下にすることが可能である。
第３図は本発明の詳細な説明する他の実施例であり、第
２図の回路２ｂが容量Ｃ２＋抵抗几り。
２図の回路２ｂが容量Ｃ２＋抵抗几り。
スイッチＳ３で構成された例を示している。なお、ここ
では簡単のため回路２ａは省略しである。また、電源の
入力端子に抵抗ＲＩＮが挿入されている。
では簡単のため回路２ａは省略しである。また、電源の
入力端子に抵抗ＲＩＮが挿入されている。
同図（ト）は動作波形と電流波形を示すもので、各時間
帯Ｔｓ ＋ Ｔ２ ＋ Ｔｓにおけるスイッチの状態と
対応させて示している。
帯Ｔｓ ＋ Ｔ２ ＋ Ｔｓにおけるスイッチの状態と
対応させて示している。
まず、ＴＩにおいてＳｌのみがオンになると、Ｃｔ ｔ
ｄＶｒ＋ｘｒに充電される。このときＣ１の電圧ＶＩ２
は初期値は後で述べるように、Ｖ１２−αＶＫＸＴと表
わされる。次いでＴ２で８２のみがオンになると、Ｃ１
とＣ２の電荷分割を生じるが、Ｃ２の初期値は、Ｖ１０
＝ＯＶでおるから、Ｖ１２ ＝ Ｖｒｏ −の動作電圧
Ｖ！ｓｔとなる訳である。続いてＴｓの時間帯に２ｂが
動作するか、本実施例においてはＳ３がオンにな多動作
する。その結果、Ｃ２の電荷がＲＬを介して放電される
。この時の電流は同図破線で示したｉｉＬとなるが、■
Ｆ＋ｘＴからはこの電流は流れない。
ｄＶｒ＋ｘｒに充電される。このときＣ１の電圧ＶＩ２
は初期値は後で述べるように、Ｖ１２−αＶＫＸＴと表
わされる。次いでＴ２で８２のみがオンになると、Ｃ１
とＣ２の電荷分割を生じるが、Ｃ２の初期値は、Ｖ１０
＝ＯＶでおるから、Ｖ１２ ＝ Ｖｒｏ −の動作電圧
Ｖ！ｓｔとなる訳である。続いてＴｓの時間帯に２ｂが
動作するか、本実施例においてはＳ３がオンにな多動作
する。その結果、Ｃ２の電荷がＲＬを介して放電される
。この時の電流は同図破線で示したｉｉＬとなるが、■
Ｆ＋ｘＴからはこの電流は流れない。
上記の動作において、ＶＦ、ＸＴからエネルギーが供給
されるのは、ＴＩの時間帯であシ、その値は、Ｅ＋ｅｘ
Ｔ＝／″（ｉｅｉ ＨＶＢＸＴ ） ｄ ｔ＝αＣ２Ｖ
ＩＸ？２ となシ、この値は第１図に示しだ従来法によってＶｚｘ
ｒを伺らかの手段でαＶｚｘｔに降下させた電圧によっ
て２ｂを動作させた場合に等しい。すなわち、本発明に
よって余分のエネルギー消費をしていないことがわかる
。
されるのは、ＴＩの時間帯であシ、その値は、Ｅ＋ｅｘ
Ｔ＝／″（ｉｅｉ ＨＶＢＸＴ ） ｄ ｔ＝αＣ２Ｖ
ＩＸ？２ となシ、この値は第１図に示しだ従来法によってＶｚｘ
ｒを伺らかの手段でαＶｚｘｔに降下させた電圧によっ
て２ｂを動作させた場合に等しい。すなわち、本発明に
よって余分のエネルギー消費をしていないことがわかる
。
以上述べたように、本発明によれば余分のエネルギーを
消費することなく、動作に必要なエネルギーを予め別に
時間帯に容量Ｃ１に蓄積して動作させることが可能で、
電源からの過渡電流を回路が本来動作する時間帯と別の
時間帯に移行させることが可能である。また、この時流
れる電流１ａｌの値は、同図（６）に示すように抵抗几
ＩＮで制御することが可能であり、問題となるピーク値
を軽減できる。これによって、第２図で述べたと同様に
Ｖ 虱Ｘ Ｔから供給される全体の過渡電源電流を大幅
に軽減できる。また、回路２ｂをαＶＥＸＴ （αく１
）の電圧で動作させるため、集積回路全体の消費電力を
低減できる。
消費することなく、動作に必要なエネルギーを予め別に
時間帯に容量Ｃ１に蓄積して動作させることが可能で、
電源からの過渡電流を回路が本来動作する時間帯と別の
時間帯に移行させることが可能である。また、この時流
れる電流１ａｌの値は、同図（６）に示すように抵抗几
ＩＮで制御することが可能であり、問題となるピーク値
を軽減できる。これによって、第２図で述べたと同様に
Ｖ 虱Ｘ Ｔから供給される全体の過渡電源電流を大幅
に軽減できる。また、回路２ｂをαＶＥＸＴ （αく１
）の電圧で動作させるため、集積回路全体の消費電力を
低減できる。
以上、第２図、第３図の実施例によって、本発明の基本
概念を説明した。本発明は種々の半導体集積回路におい
て適用可能であるが、以下、ダイナミック形メモリ（以
下ＤＲＡＭと略記する）のデータ線プリチャージ手段と
して本発明を応用した例を具体的実施例によって説明す
る。
概念を説明した。本発明は種々の半導体集積回路におい
て適用可能であるが、以下、ダイナミック形メモリ（以
下ＤＲＡＭと略記する）のデータ線プリチャージ手段と
して本発明を応用した例を具体的実施例によって説明す
る。
第４図は不発ＩｊｌＩをＤ几ＡＭのデータ線プリチャー
ジ手段として適用した実施例である。
ジ手段として適用した実施例である。
同図でＭＣはメモリセルで、ｔ＋’） 、ワード線Ｘ。
〜Ｘ３、データ線Ｙｏ−Ｙｓの交点にマトリクス状に配
置されてメモリセルアレーへ几を構成している。動作の
概要は以下のとおシである。
置されてメモリセルアレーへ几を構成している。動作の
概要は以下のとおシである。
まず読み出し動作は以下のようにして行なわれる。外部
からのアドレス信号Ａ ｏ ＝ Ａ ３が入力されると
、Ｘデコーダ（ＸＤＥＣ）が定まる。この結果、たとえ
ばワード線でちるＸｏ線が選択されると、ドライバＤＲ
Ｙによ、ｊｌ）Ｘｏに選択パルスが出力され、これに接
続されるメモリセルＭＣから各データ線Ｙｏ＝Ｙｓに読
み出し信号があられれる。−万ＹＤＥＣによりＹｏ線が
選択されているとすると、ＹＯに読み出された信号はス
イッチ５Ｗｏｔ”通ってＩ１０線に出力されデータ出力
Ｄｏとなって外部に出力される。書きこみは、書きこみ
制御信号ＷＥによってデータ入力Ｄ１が工１０線、８Ｗ
ｏ 、Ｙｏ線に送られ、選択されているＸｏとの交点に
接続されているメモリセルにデータが書きこまれる。こ
こでクロックφによってタイミング発生回路ＴＭＧＩ、
ＴＭＧ２によって各種内部タイミングが発生し１．各種
回路動作が制御される。また電源電圧ＶｚｘＴ（たとえ
ば５Ｖ）やＶｓｓ（ＯＶ）も各回路に供給されている。
からのアドレス信号Ａ ｏ ＝ Ａ ３が入力されると
、Ｘデコーダ（ＸＤＥＣ）が定まる。この結果、たとえ
ばワード線でちるＸｏ線が選択されると、ドライバＤＲ
Ｙによ、ｊｌ）Ｘｏに選択パルスが出力され、これに接
続されるメモリセルＭＣから各データ線Ｙｏ＝Ｙｓに読
み出し信号があられれる。−万ＹＤＥＣによりＹｏ線が
選択されているとすると、ＹＯに読み出された信号はス
イッチ５Ｗｏｔ”通ってＩ１０線に出力されデータ出力
Ｄｏとなって外部に出力される。書きこみは、書きこみ
制御信号ＷＥによってデータ入力Ｄ１が工１０線、８Ｗ
ｏ 、Ｙｏ線に送られ、選択されているＸｏとの交点に
接続されているメモリセルにデータが書きこまれる。こ
こでクロックφによってタイミング発生回路ＴＭＧＩ、
ＴＭＧ２によって各種内部タイミングが発生し１．各種
回路動作が制御される。また電源電圧ＶｚｘＴ（たとえ
ば５Ｖ）やＶｓｓ（ＯＶ）も各回路に供給されている。
このようなりＲＡＭにおいては、上記の動作を終了する
時点（若しくは開始する時点）で、全回路をリセットし
て待機状態にしておく必要があるが、その時電源ＶＫＸ
Ｔ ＋Ｖｓｓに大きい過渡電源電流を生じる。この電流
は、ＡＲ内のデータ線Ｙ。
時点（若しくは開始する時点）で、全回路をリセットし
て待機状態にしておく必要があるが、その時電源ＶＫＸ
Ｔ ＋Ｖｓｓに大きい過渡電源電流を生じる。この電流
は、ＡＲ内のデータ線Ｙ。
〜Ｙ３を所定の電圧にプリチャージ（予備充電）する際
に、その寄生容量ＣＤに流れる電流と、その他のＴＭＧ
ｌ、ＴＭ０２などのＡ几以外の回路に流れる電流の２つ
の成分に大別できる。本実施例では、ＡＲ内のデータ線
プリチャージ手段として本実施例を適用し、過渡電源電
流の低減を図る。
に、その寄生容量ＣＤに流れる電流と、その他のＴＭＧ
ｌ、ＴＭ０２などのＡ几以外の回路に流れる電流の２つ
の成分に大別できる。本実施例では、ＡＲ内のデータ線
プリチャージ手段として本実施例を適用し、過渡電源電
流の低減を図る。
すなわち、ＡＲを第２図〜第３図の２ｂ回路に、その他
を２ａ回路に対応させる訳である。
を２ａ回路に対応させる訳である。
まず、ＳＷｐ （第２図〜第３図の８ｔに対応）をオン
にしてＣｏｐを充電する。次いでＡＲのプリチャージ時
に、ＳＷｐをオフ、８Ｗｓ（第２図〜第３図の８２に対
応）をオンとし、ＣＩとＣＤの電荷分割により、Ｙｏ〜
Ｙ３のデータ線をプリチャージする。これらのスイッチ
の制御はチップ内に設けた回路の出力信号によシ行なう
が、簡単のため図示していない。このときのプリチャー
ジ電圧ＶＤＰは、ＣｓとＣＤの電荷分割によシ、Ｖｎｐ
＝−タ線のプリチャージによ電流れる電流は、ＣＤＰの
電荷をエネルギー源として使用するため、外部のＶｇｘ
ｒからは供給されない。すなわち、プリチャージ電流を
ＣＤｐの充電電流として他の時間帯に移行させた訳であ
る。
にしてＣｏｐを充電する。次いでＡＲのプリチャージ時
に、ＳＷｐをオフ、８Ｗｓ（第２図〜第３図の８２に対
応）をオンとし、ＣＩとＣＤの電荷分割により、Ｙｏ〜
Ｙ３のデータ線をプリチャージする。これらのスイッチ
の制御はチップ内に設けた回路の出力信号によシ行なう
が、簡単のため図示していない。このときのプリチャー
ジ電圧ＶＤＰは、ＣｓとＣＤの電荷分割によシ、Ｖｎｐ
＝−タ線のプリチャージによ電流れる電流は、ＣＤＰの
電荷をエネルギー源として使用するため、外部のＶｇｘ
ｒからは供給されない。すなわち、プリチャージ電流を
ＣＤｐの充電電流として他の時間帯に移行させた訳であ
る。
以上述べた本実施例によれば、ＡＲのデータ線プリチャ
ージ電流と、その他の回路に流れる電流を時間帯をずら
して重ならないようにすることができ、過渡電源電流の
大幅な低減が可能である。
ージ電流と、その他の回路に流れる電流を時間帯をずら
して重ならないようにすることができ、過渡電源電流の
大幅な低減が可能である。
本実施例において、ＣＤＰの充電動作は、ＡＲの動作と
完全に独立になっているので、任意の時間に行なうこと
が可能であｐ、ＤＲＡＭの過渡電源電流の最も少ない時
間帯や、あるいは、ＤＲＡＭやこれを使用する装置にお
いて、雑音発生の最も問題にならない時間帯に行なうこ
とができる。これによシ、本発明の効果がさらに有効と
なる。
完全に独立になっているので、任意の時間に行なうこと
が可能であｐ、ＤＲＡＭの過渡電源電流の最も少ない時
間帯や、あるいは、ＤＲＡＭやこれを使用する装置にお
いて、雑音発生の最も問題にならない時間帯に行なうこ
とができる。これによシ、本発明の効果がさらに有効と
なる。
第５図は本発明の他の実施例であシ、第４図のＣａｐを
全データ線で共用して動作させる例である。
全データ線で共用して動作させる例である。
動作は第４図と全く同様に行なわれるが、’ＣＩを共用
しているため、プリチャージ電圧ＶｎｐはＶ ｏ ｐ線
の本数である。したがって、ＣＤＰを第４図のそれに比
べｎ倍に設定しておけばよい。
しているため、プリチャージ電圧ＶｎｐはＶ ｏ ｐ線
の本数である。したがって、ＣＤＰを第４図のそれに比
べｎ倍に設定しておけばよい。
本実施例によれば、第４図の実施例において得られる効
果に加えて、Ｙｏ−Ｙｓの全データ線のＶＤＰを、製造
ばらつきなどの影響を受けずに全く同一の値にすること
ができるため、全体の動作の安定化が可能になる。
果に加えて、Ｙｏ−Ｙｓの全データ線のＶＤＰを、製造
ばらつきなどの影響を受けずに全く同一の値にすること
ができるため、全体の動作の安定化が可能になる。
第６図は、第５図においてメモリアレーが複数個に分割
されている場合の実施例であり、ここでは、ＡＲ，ＡＲ
’の２個のメモリアレーに分割された例を示している。
されている場合の実施例であり、ここでは、ＡＲ，ＡＲ
’の２個のメモリアレーに分割された例を示している。
本実施例においても、第５図と同様の効果が得られるが
、特にメモリアレーの分割に関係なく全体のデータ線電
圧を全く同一の値に設定でき、全体の動作の安定化が可
能である。
、特にメモリアレーの分割に関係なく全体のデータ線電
圧を全く同一の値に設定でき、全体の動作の安定化が可
能である。
第７図は本発明のさらに詳細な実施例であシ、第４図の
実施例において、メモリセルとして、容量Ｃｓ、ＭＯＳ
）ランジスタＱＭで構成された、いわゆる１トランジス
タ形のダイナミックメモリセルを用いた例を示している
。なおここでは、メモリアレーＡＲは、データ線ｎ１ワ
ード線ｍのｎ×用のマトリクスとして示している。デー
タ線は常にＤｏ 、 Ｄｏ ”Ｄｎ〜〜Ｄｎのように２
本が対になって構成されておシ、ここでは対となったデ
ータ線が互いに平行に配置された、いわゆる折り返し形
データ線（Ｆｏｌｄｅｄ ］）ａｔａ Ｌｉｎｅ Ａｒ
ｒａｎｇｅ −ｍ６ｆｉｉ ）構成の例を示している。
実施例において、メモリセルとして、容量Ｃｓ、ＭＯＳ
）ランジスタＱＭで構成された、いわゆる１トランジス
タ形のダイナミックメモリセルを用いた例を示している
。なおここでは、メモリアレーＡＲは、データ線ｎ１ワ
ード線ｍのｎ×用のマトリクスとして示している。デー
タ線は常にＤｏ 、 Ｄｏ ”Ｄｎ〜〜Ｄｎのように２
本が対になって構成されておシ、ここでは対となったデ
ータ線が互いに平行に配置された、いわゆる折り返し形
データ線（Ｆｏｌｄｅｄ ］）ａｔａ Ｌｉｎｅ Ａｒ
ｒａｎｇｅ −ｍ６ｆｉｉ ）構成の例を示している。
本構造については、１９８０ ｌ８ＳＣＣＤｉｇ、 ｏ
ｆ ＴｅＣｈ、 Ｐａｐｅｒｓ 。
ｆ ＴｅＣｈ、 Ｐａｐｅｒｓ 。
１）ｐ２２８〜ｐＩ）２２９．などに詳細が述べである
。本実施例においては第４図のＴＭＧＩ、ＴＭ０１など
の回路は簡単のため省略しである。以下、使用するＭＣ
８）ランジスタはすべてｎチャネル形を仮定して本実施
例の動作を説明する。
。本実施例においては第４図のＴＭＧＩ、ＴＭ０１など
の回路は簡単のため省略しである。以下、使用するＭＣ
８）ランジスタはすべてｎチャネル形を仮定して本実施
例の動作を説明する。
まず、同図［Ｆ］）のように、パルスφＰが印加される
と、１００，１００はαＶｚｘｒからＶｚｘｔに充電さ
れる。次いで、例えばワード線Ｘｏが選択されると、こ
れに接続されたメモリセルＭＣからデータ線Ｄ ｏ ”
＝ Ｄ ｎ上に読み出し信号が出力される。
と、１００，１００はαＶｚｘｒからＶｚｘｔに充電さ
れる。次いで、例えばワード線Ｘｏが選択されると、こ
れに接続されたメモリセルＭＣからデータ線Ｄ ｏ ”
＝ Ｄ ｎ上に読み出し信号が出力される。
一方、Ｘｏと同時にダミーワード線Ｄ Ｘ ｔにもパル
ス印加され、ダミーセルＤＭＣから、データ線Ｄ ｏ
−Ｄ Ｉｌ上にＭＯの約１／２の信号が、参照用信号と
して出力される。次に、φムが高電位から低電位になる
と、センスアンプＳＡが作動し、上記参照用信号を基準
にして、ＭＣからの出力信号を弁別し、差動増幅する。
ス印加され、ダミーセルＤＭＣから、データ線Ｄ ｏ
−Ｄ Ｉｌ上にＭＯの約１／２の信号が、参照用信号と
して出力される。次に、φムが高電位から低電位になる
と、センスアンプＳＡが作動し、上記参照用信号を基準
にして、ＭＣからの出力信号を弁別し、差動増幅する。
増幅後の信号は前に述べたと同様にして、外部に出力さ
れる。また、書き込みについても前述と同様に行なわれ
る。その後、φ鮪、φｍｇが印加されると、Ｑａ 、Ｑ
ａ８がオンになＦ）、ＣＤＰとＣｏの電荷分割によって
、データ線のプリチャージが行なわれる。このとき、対
となったデータ線では必ず一方が低電位（〜０■）、他
方は高電位（〜ＶＤＰ）になっているので、プリチャー
ジ後の電圧Ｖ ｎ ｐは Ｖｎｐ ＝ａ Ｖｘｘｔ となる。Ｄｏ、Ｄｏ間の電位関係はＭＣの情報によって
変化するが、常にＱｓｇによって両データ線はショート
されるので、上に述べたＶＤＰＱ値が変化することはな
い。
れる。また、書き込みについても前述と同様に行なわれ
る。その後、φ鮪、φｍｇが印加されると、Ｑａ 、Ｑ
ａ８がオンになＦ）、ＣＤＰとＣｏの電荷分割によって
、データ線のプリチャージが行なわれる。このとき、対
となったデータ線では必ず一方が低電位（〜０■）、他
方は高電位（〜ＶＤＰ）になっているので、プリチャー
ジ後の電圧Ｖ ｎ ｐは Ｖｎｐ ＝ａ Ｖｘｘｔ となる。Ｄｏ、Ｄｏ間の電位関係はＭＣの情報によって
変化するが、常にＱｓｇによって両データ線はショート
されるので、上に述べたＶＤＰＱ値が変化することはな
い。
本実施例によれば、データ線のプリチャージ電流を、Ｃ
ＤＰへのプリチャージ電流Ｉｃｏｐとして、メモリアレ
ーの動作は独立に任意の時間帯に分散することが可能で
あシ、過渡電源電流を大幅に低減できる。なお、同図（
２）において、φＰをφＡのの後は低電位としているが
、これは本質的な意味を持つものでなく、φＰとφＢの
高電位が極カ重ならないように設定しておけば良く、こ
の条件を満たす範囲で任意の波形設定が可能である。
ＤＰへのプリチャージ電流Ｉｃｏｐとして、メモリアレ
ーの動作は独立に任意の時間帯に分散することが可能で
あシ、過渡電源電流を大幅に低減できる。なお、同図（
２）において、φＰをφＡのの後は低電位としているが
、これは本質的な意味を持つものでなく、φＰとφＢの
高電位が極カ重ならないように設定しておけば良く、こ
の条件を満たす範囲で任意の波形設定が可能である。
第８図は、第７図において対となるデータ線間でＣｏ
ｐを共用した例である。一本実施例の動作は第７図と全
く同様である。データ線のプリチャージ電圧は Ｖｏｐ＝αＶ ｚ ｘ ｒ となシ、ｖＤＰがＰｆＴ望の値となるようにｃＤＰにょ
シ制御すれば良い。
ｐを共用した例である。一本実施例の動作は第７図と全
く同様である。データ線のプリチャージ電圧は Ｖｏｐ＝αＶ ｚ ｘ ｒ となシ、ｖＤＰがＰｆＴ望の値となるようにｃＤＰにょ
シ制御すれば良い。
本実施例においても、第７図と同様の効果を得ることが
できる。なお、本実施例においては対となるデータ線間
でＣＤｐを共用しているので、第７図では必要でめった
、Ｍｃの情報にょシデータ線の電圧ＶＤＰが変化するの
を防止するためのトランジスタＱｍｍは省略することも
可能である。
できる。なお、本実施例においては対となるデータ線間
でＣＤｐを共用しているので、第７図では必要でめった
、Ｍｃの情報にょシデータ線の電圧ＶＤＰが変化するの
を防止するためのトランジスタＱｍｍは省略することも
可能である。
第９図は第７図、８８図においてＣｏｐを全データ線で
共用した例であり、第５図で述べた実施例の具体例でも
ある。
共用した例であり、第５図で述べた実施例の具体例でも
ある。
本実施例の動作も第７図、第８図と全く同様に説明でき
る。ＶＤＰの値は Ｖｎｐ、＝ａＶｚｘｑ とな、９、ＣａｐによＦ）ＶｏＰを任意に設定できる。
る。ＶＤＰの値は Ｖｎｐ、＝ａＶｚｘｑ とな、９、ＣａｐによＦ）ＶｏＰを任意に設定できる。
本実施例においては、第７図、第８図の効果に加えて、
Ａ几全体のＶｎｐを一定に設定゛することができ、動作
の安定化を図ることができる。なお、第８図と同様に、
本実施例においてもＱｓａを除去することができる。
Ａ几全体のＶｎｐを一定に設定゛することができ、動作
の安定化を図ることができる。なお、第８図と同様に、
本実施例においてもＱｓａを除去することができる。
以上の実施例においては、回路動作に必要なエネルギー
を予め蓄える手段として、容量を別途付加する例につい
て説明したが、半導体装置内の回路に２いて元々存在す
る容量を利用してエネルギーを予め蓄えておくことも可
能である。
を予め蓄える手段として、容量を別途付加する例につい
て説明したが、半導体装置内の回路に２いて元々存在す
る容量を利用してエネルギーを予め蓄えておくことも可
能である。
第１θ図はその一実施例であシ、ここでは全体が４″：
）のメモリアレーＡＲ０−ＡＲ３に分割されたＤ几ＡＭ
に訃いて、データ線のプリチャージを相互間の電荷分割
によって行なう例を示している。
）のメモリアレーＡＲ０−ＡＲ３に分割されたＤ几ＡＭ
に訃いて、データ線のプリチャージを相互間の電荷分割
によって行なう例を示している。
ここでは簡単のためデータ線はＤとして一本のみ示して
いる。φ０〜φ３は各ＡＲ，の選択信号であシ、信号が
印加されたＡＲのみが動作する。構成になっている。φ
ＰＱ〜φＰ３はφ０〜φ３で選択された以外のメモリア
レーのデータ線をプリチャージするための信号である。
いる。φ０〜φ３は各ＡＲ，の選択信号であシ、信号が
印加されたＡＲのみが動作する。構成になっている。φ
ＰＱ〜φＰ３はφ０〜φ３で選択された以外のメモリア
レーのデータ線をプリチャージするための信号である。
今ＡＲＯが選択された場合を例にとシ動作を説明しよう
。
。
各ＡＲのデータ線はＶｎｐ−αＶｚｘＴにプリチャージ
されている。φＧが印加されるとＡＲＯは所定の動作を
行なう。一方、φＰ１〜φＰ３にも信号が印加され、Ａ
ＲＩ〜ＡＲ３のデータ線はＳ Ｗ ｐ ｌ〜Ｓ Ｗ ｐ
ｓによりＶｇｘｒに充電される。続いてφ０゜φＰＩ
〜φＰ３がオフ（低電圧）になり、φＢが印加されると
５Ｗｓｏ −５Ｗｓｓがオンになり１各メモリアレーの
データ線容量間で電荷分割を生じ、各データ線は所定の
値Ｖ ｎ ｐにプリチャージされる。この場合のＶｎｐ
Ｏ値は Ｖｏｐ＝αＶｚｘｔ ＝ −ＶＩＸＴ となる。
されている。φＧが印加されるとＡＲＯは所定の動作を
行なう。一方、φＰ１〜φＰ３にも信号が印加され、Ａ
ＲＩ〜ＡＲ３のデータ線はＳ Ｗ ｐ ｌ〜Ｓ Ｗ ｐ
ｓによりＶｇｘｒに充電される。続いてφ０゜φＰＩ
〜φＰ３がオフ（低電圧）になり、φＢが印加されると
５Ｗｓｏ −５Ｗｓｓがオンになり１各メモリアレーの
データ線容量間で電荷分割を生じ、各データ線は所定の
値Ｖ ｎ ｐにプリチャージされる。この場合のＶｎｐ
Ｏ値は Ｖｏｐ＝αＶｚｘｔ ＝ −ＶＩＸＴ となる。
以上述べたように、本実施例によれば半導体装置内に元
々存在する容量を利用してエネルギーを予め蓄積してお
くことが可能で、この目的のために余分の容量を付加す
る必要はない。また、本実施例によれば、各メモリアレ
ーは同一の材料、同一のパターンによって形成されるた
め、各データ線容量は、製造条件がたとえ変動したとし
ても、常にほぼ同一の値となるため、ＶＤＰの値は常に
一定に保たれる利点を有する。
々存在する容量を利用してエネルギーを予め蓄積してお
くことが可能で、この目的のために余分の容量を付加す
る必要はない。また、本実施例によれば、各メモリアレ
ーは同一の材料、同一のパターンによって形成されるた
め、各データ線容量は、製造条件がたとえ変動したとし
ても、常にほぼ同一の値となるため、ＶＤＰの値は常に
一定に保たれる利点を有する。
第１１図は第１０図に示した実施例のさらに詳細な実施
例でアシ、第７図〜第９図と同様に、折シ返シ形データ
線構成の１トランジスタ形メモリセルを用いた例を示し
ている。なお、同図では簡単のためメモリセルは図示し
ていない。ｉた、メモリアレーはＡＲ，ＡＲ’の２つに
分割されている。同図でφＡ、φム′によりＡＲ，ＡＲ
’がそれぞれ動作し、φＰ、φＰ′によってＡＢ、Ａ几
′のデータ線がそれぞれプリチャージされる。したがっ
て、φム、φＡ′が第１０図のφ０〜φ３に、φＰ、φ
Ｐ′が、第１θ図のφＰＱ〜φＰ３にそれぞれ対応する
。本実施例においては、ＡＢが動作時にはＡ１（′は休
止状ｕ、ＡＢ、’が動作時にはへ几が休止状態となるが
、休止となるメモリアレーでは、ワード線（簡単のため
図示していない）の・信号は印加されないように構成さ
れる。
例でアシ、第７図〜第９図と同様に、折シ返シ形データ
線構成の１トランジスタ形メモリセルを用いた例を示し
ている。なお、同図では簡単のためメモリセルは図示し
ていない。ｉた、メモリアレーはＡＲ，ＡＲ’の２つに
分割されている。同図でφＡ、φム′によりＡＲ，ＡＲ
’がそれぞれ動作し、φＰ、φＰ′によってＡＢ、Ａ几
′のデータ線がそれぞれプリチャージされる。したがっ
て、φム、φＡ′が第１０図のφ０〜φ３に、φＰ、φ
Ｐ′が、第１θ図のφＰＱ〜φＰ３にそれぞれ対応する
。本実施例においては、ＡＢが動作時にはＡ１（′は休
止状ｕ、ＡＢ、’が動作時にはへ几が休止状態となるが
、休止となるメモリアレーでは、ワード線（簡単のため
図示していない）の・信号は印加されないように構成さ
れる。
以上、同図■を参照しながら動作を説明する。
なお、ここではＡＢが動作、へル′が休止の状態を想定
して説明を行なう。このメモリアレ゛−の選択は、第５
図において説明したアドレス信号によシ行なわれる。
して説明を行なう。このメモリアレ゛−の選択は、第５
図において説明したアドレス信号によシ行なわれる。
まず、φＰ′が印加されるとＡＲ’の各データ線はαＶ
ＩＸＴからＶｇｘｒにプリチャージされる。
ＩＸＴからＶｇｘｒにプリチャージされる。
次いで、ＡｆＬのワード線、φＡが印加されると前に述
べたと同様に、メモリセルの信号が増幅される。続いて
、φＢ、φ８Ｂが印加されると、Ａ几′のデータ線容量
と、へ凡のデータ線容量間の電荷分割によって、各々の
データ線がプリチャージされる。このときＶＤＰの値は
、 ＶＤＰ ＝ ａ Ｖｘｘｒ となる。本実施例において、電源１流はφＰ′によって
ＡＲ’を充電する除にＩｃｎとして流れる。
べたと同様に、メモリセルの信号が増幅される。続いて
、φＢ、φ８Ｂが印加されると、Ａ几′のデータ線容量
と、へ凡のデータ線容量間の電荷分割によって、各々の
データ線がプリチャージされる。このときＶＤＰの値は
、 ＶＤＰ ＝ ａ Ｖｘｘｒ となる。本実施例において、電源１流はφＰ′によって
ＡＲ’を充電する除にＩｃｎとして流れる。
以上述べた実施例によれば、同一の材料、同一のパター
ンで形成されたデータ線間の電荷分割によってＶｏｐが
定まるため、製造ばらつきなどの影響を受けない安定し
た動作を実現できる。過渡電源電流を大幅に低減しえる
点は前に述べた各実施例と同一である。
ンで形成されたデータ線間の電荷分割によってＶｏｐが
定まるため、製造ばらつきなどの影響を受けない安定し
た動作を実現できる。過渡電源電流を大幅に低減しえる
点は前に述べた各実施例と同一である。
第１２図は、第１１図においてデータ線のプリチャージ
を、データ線の高電位補償回路Ａ ＣＲによシ兼ねた例
である。すなわちＡＣ几は本来、例えば１９８１ ｌ５
８ＣＣＪ）ｉｇ、 ｏｆ Ｔｅｃｈ、 ｐａｐｅｒｓ
、 ｐ９−“ ８５に述べられているように、ＳＡ増幅
後高電位側のデータ線電圧を補償しくここではＶｘｘｒ
に高める）、メモリセルへの再書き込み電圧を充分高め
るためのものであるが、ここでは、これを休止状態のメ
モリアレーのプリチャージ手段としても利用する訳であ
る。なお、同図では簡単のため、ＡＲ，Ａ几′のメモリ
アレーで、各一対のデータ線のみしか表示していない。
を、データ線の高電位補償回路Ａ ＣＲによシ兼ねた例
である。すなわちＡＣ几は本来、例えば１９８１ ｌ５
８ＣＣＪ）ｉｇ、 ｏｆ Ｔｅｃｈ、 ｐａｐｅｒｓ
、 ｐ９−“ ８５に述べられているように、ＳＡ増幅
後高電位側のデータ線電圧を補償しくここではＶｘｘｒ
に高める）、メモリセルへの再書き込み電圧を充分高め
るためのものであるが、ここでは、これを休止状態のメ
モリアレーのプリチャージ手段としても利用する訳であ
る。なお、同図では簡単のため、ＡＲ，Ａ几′のメモリ
アレーで、各一対のデータ線のみしか表示していない。
以上、同図（ト）を参照しながら動作を説明する。
前に述べたと同様に、ワード線に信号が印加されてデー
タ線上にメモリセルからの微小信号が現われると、アド
レス信号によって選ばれたメモリアレー、例えばＡＲ，
のφ＾が低電位になるとＳＡにより微小信号を増幅する
。その後、φＡＣ，φＡＣ’が印加されてＡＣ）Ｌが動
作すると、高電位（αＶｙｅ Ｘ？ ）状態にあるデー
タ線、ここでは、へ凡のＤｏ 、ＡＲ’のＤ ｏ ’
＊ Ｄ ｏ ’の電位がＶｚｘｔまで高められる。次い
でφＢ、φｌＩ８が印加されるとり。ｔ Ｄ ＩＩ 、
Ｉ Ｄｏ’ ＩＤ ｏ ’のデータ線容量間で電荷分割
が行なわれ、プリチャージが行なわれる。そのときの電
圧ＹａｐはＶｎｐ ”’ ａ ＶＩＸ？ となる。本実施例においては、過渡電源電流はφムｃ、
φパ′印加時に、Ｄｏ 、 Ｄｏ’ Ｄｏ’のデータ線
容量ＣＤの充電電流としての■ｃＤが流れる。
タ線上にメモリセルからの微小信号が現われると、アド
レス信号によって選ばれたメモリアレー、例えばＡＲ，
のφ＾が低電位になるとＳＡにより微小信号を増幅する
。その後、φＡＣ，φＡＣ’が印加されてＡＣ）Ｌが動
作すると、高電位（αＶｙｅ Ｘ？ ）状態にあるデー
タ線、ここでは、へ凡のＤｏ 、ＡＲ’のＤ ｏ ’
＊ Ｄ ｏ ’の電位がＶｚｘｔまで高められる。次い
でφＢ、φｌＩ８が印加されるとり。ｔ Ｄ ＩＩ 、
Ｉ Ｄｏ’ ＩＤ ｏ ’のデータ線容量間で電荷分割
が行なわれ、プリチャージが行なわれる。そのときの電
圧ＹａｐはＶｎｐ ”’ ａ ＶＩＸ？ となる。本実施例においては、過渡電源電流はφムｃ、
φパ′印加時に、Ｄｏ 、 Ｄｏ’ Ｄｏ’のデータ線
容量ＣＤの充電電流としての■ｃＤが流れる。
以上述べた本実施例によれば、第１１図の効果に加えて
以下の如き効果が得られる。
以下の如き効果が得られる。
すなわち、本実施例においてはＡＣＲの駆動信号をアド
レス信号によって選択する必要がなく、ＡＲ，ＡＲ’で
共通の信号とすることが可能である。なお、同時にＡＣ
Ｔを動作させることにより、Ｉｃｏが大きくなシ過ぎる
場合は、第１１図のφＰ。
レス信号によって選択する必要がなく、ＡＲ，ＡＲ’で
共通の信号とすることが可能である。なお、同時にＡＣ
Ｔを動作させることにより、Ｉｃｏが大きくなシ過ぎる
場合は、第１１図のφＰ。
φＰ′のように、休止状態にあるメモリアレー、ここで
はＡＲ’のφ＾Ｃ′をアドレス信号によって選択して、
同図（２）のφＡｃ″のようにすることによシ、Ｉｃｎ
をＩｃｎ“（ＡＲ） 、 Ｉ ＣＤ“（へ几勺のように
分離することが可能である。また、同図の一点鎖線で示
したφＡＣ″のように、その立ち上シ時間を遅くして、
ＩＣＤ′′′（ＡＲ’）のように低電流化を図ることも
可能である。このようにプリチャージ用の信号の立ち上
９時間を遅くして、低電流化を図る手法は前述した各々
の実施例においても適用可能である。また、本実施例で
は、消費電力、過渡電流を支配するＶＤＰはαＶｇｘｔ
とし、メモリセルＭＣの動作の安定度を支配する再書き
込み電圧（読み出し動作後にＭＣに再度書き込まれる電
圧、すなわち記憶電圧に相当する）はＶ ｚ ｘ ｔと
することができ、低消費電力化、低過渡電流化、高安定
動作化を実現することができる。また、本実施例におい
てはＶｏｐの値は電荷分割を行なうデータ線の組み合せ
によって制御可能である。また、ｖＤｐの微調整が必要
な場合には、同図囚のようにＣａｐ’を設けて、ＱＰ′
でＶｃｃに充電、もしくはＱｏで接地電位に放電してお
くことにより微調整を図ることが可能である。この手法
は第１０図、第１１図においても適用可能である。さら
に本実施例においては、ＡＣ几によって高電位側のデー
タ線をＶｚｘｔにレベル補償する例を示したが、実願昭
５６−３７７０６に開示した方法によシミ源電圧Ｖｚｘ
ｔよシさらに高いレベルに高めることも可能である。
はＡＲ’のφ＾Ｃ′をアドレス信号によって選択して、
同図（２）のφＡｃ″のようにすることによシ、Ｉｃｎ
をＩｃｎ“（ＡＲ） 、 Ｉ ＣＤ“（へ几勺のように
分離することが可能である。また、同図の一点鎖線で示
したφＡＣ″のように、その立ち上シ時間を遅くして、
ＩＣＤ′′′（ＡＲ’）のように低電流化を図ることも
可能である。このようにプリチャージ用の信号の立ち上
９時間を遅くして、低電流化を図る手法は前述した各々
の実施例においても適用可能である。また、本実施例で
は、消費電力、過渡電流を支配するＶＤＰはαＶｇｘｔ
とし、メモリセルＭＣの動作の安定度を支配する再書き
込み電圧（読み出し動作後にＭＣに再度書き込まれる電
圧、すなわち記憶電圧に相当する）はＶ ｚ ｘ ｔと
することができ、低消費電力化、低過渡電流化、高安定
動作化を実現することができる。また、本実施例におい
てはＶｏｐの値は電荷分割を行なうデータ線の組み合せ
によって制御可能である。また、ｖＤｐの微調整が必要
な場合には、同図囚のようにＣａｐ’を設けて、ＱＰ′
でＶｃｃに充電、もしくはＱｏで接地電位に放電してお
くことにより微調整を図ることが可能である。この手法
は第１０図、第１１図においても適用可能である。さら
に本実施例においては、ＡＣ几によって高電位側のデー
タ線をＶｚｘｔにレベル補償する例を示したが、実願昭
５６−３７７０６に開示した方法によシミ源電圧Ｖｚｘ
ｔよシさらに高いレベルに高めることも可能である。
なお、本実施例においてはＶａｔの値は容量に蓄えられ
た電荷によって定まるため、各ノードのリーク電流など
により電荷が消滅し、ｖＤＰが変動する危険性がある。
た電荷によって定まるため、各ノードのリーク電流など
により電荷が消滅し、ｖＤＰが変動する危険性がある。
そのような場合には、同図囚のように、消費電力の点で
問題にならない程度に充分大きい抵抗Ｒａｔ、几１２に
よって１１ぼαＶｔｘｔに等しい電圧を発生し、上記リ
ーク電流の補償を行なえばよい。これは前述した各実施
例においてもそのｔま適用できる。
問題にならない程度に充分大きい抵抗Ｒａｔ、几１２に
よって１１ぼαＶｔｘｔに等しい電圧を発生し、上記リ
ーク電流の補償を行なえばよい。これは前述した各実施
例においてもそのｔま適用できる。
以上、本発明の詳細を各実施例において説明した。得ら
れる効果も各々の実施例において述べたが、本発明の主
目的とする低過渡電流化と、外部電源電圧をα倍（α≦
１）に下げて回路を動作させることによる低消費電力化
の他に各種の効果が得られる。たとえば、各データ線間
を短絡する実施例においては全体の容量を、平滑用容量
として利用し、半導体装置内の低雑音化を図ることも可
能になる。また、上述したように内部で動作電圧を下げ
ることによシ、耐圧の低い微細素子を用いても従来と同
一の高い電源電圧で動作させることも可能になる。
れる効果も各々の実施例において述べたが、本発明の主
目的とする低過渡電流化と、外部電源電圧をα倍（α≦
１）に下げて回路を動作させることによる低消費電力化
の他に各種の効果が得られる。たとえば、各データ線間
を短絡する実施例においては全体の容量を、平滑用容量
として利用し、半導体装置内の低雑音化を図ることも可
能になる。また、上述したように内部で動作電圧を下げ
ることによシ、耐圧の低い微細素子を用いても従来と同
一の高い電源電圧で動作させることも可能になる。
上記の各実施例においては、折シ返し形データ線構成（
ｐｏｌｄｅｄ Ｄａｔａ Ｌｉｎｅ ＡＩＴａｎｇｅｍ
ｅｎｔ ） ノ１トランジスタ形メモリセルを用いたＤ
ＲＡＭの適用を例題として説明したが、上記以外の種々
の場合に適用できる。たとえば、折シ返し形データ線構
成の他に、ＩＥＥ Ｐ几ＱＣ、、Ｖｏｔ、 １３０．
ＰＬ、Ｉ。
ｐｏｌｄｅｄ Ｄａｔａ Ｌｉｎｅ ＡＩＴａｎｇｅｍ
ｅｎｔ ） ノ１トランジスタ形メモリセルを用いたＤ
ＲＡＭの適用を例題として説明したが、上記以外の種々
の場合に適用できる。たとえば、折シ返し形データ線構
成の他に、ＩＥＥ Ｐ几ＱＣ、、Ｖｏｔ、 １３０．
ＰＬ、Ｉ。
Ａ３ 、 Ｊｕｎｅ １９８３． ｐｐ１２７〜１３５
．などに詳しい開放形データ線構成（Ｏｐｅｎ Ｄａｔ
ａ Ｌｉｎｅ Ａｒｒ −ａｆｉｇｅｌｎｅｎｔ ）に
よるＤＲＡＭにもそのまま適用できる。また、特願昭５
６−８１０４２ 、５７−１２５６８７ 。
．などに詳しい開放形データ線構成（Ｏｐｅｎ Ｄａｔ
ａ Ｌｉｎｅ Ａｒｒ −ａｆｉｇｅｌｎｅｎｔ ）に
よるＤＲＡＭにもそのまま適用できる。また、特願昭５
６−８１０４２ 、５７−１２５６８７ 。
５８−４１６２などに開示されているようなデータ線を
多数に分割して高Ｓ／Ｎ化を図るためのメモリアレー構
成にもそのまま本発明を適用できる。
多数に分割して高Ｓ／Ｎ化を図るためのメモリアレー構
成にもそのまま本発明を適用できる。
さらに実施例においてはデータ線のプリチャージ手法と
して適用する例を説明したが、第４図で示したその他の
回路の動作電圧を設定するために用いたシ、あるいは異
なる回路の容量間で電荷分割を行なって電圧を設定する
こともできる。また、実施例においてはＮ−ＭＯＳトラ
ンジスタの使用全前提として説明したが、全信号の電位
関係をそのまま逆転することによ！；ｌ、Ｐ−ＭＯＳ）
ランジスタにおいてもそのｔま適用できる。また、Ｎｔ
Ｐ両形のＭＯＳ）ランジスタを用いるＣ−ＭＯＳ形の半
導体装置、さらにはバイポーラ形トランジスタを組み合
せて使用する半導体装置においても適用できる。
して適用する例を説明したが、第４図で示したその他の
回路の動作電圧を設定するために用いたシ、あるいは異
なる回路の容量間で電荷分割を行なって電圧を設定する
こともできる。また、実施例においてはＮ−ＭＯＳトラ
ンジスタの使用全前提として説明したが、全信号の電位
関係をそのまま逆転することによ！；ｌ、Ｐ−ＭＯＳ）
ランジスタにおいてもそのｔま適用できる。また、Ｎｔ
Ｐ両形のＭＯＳ）ランジスタを用いるＣ−ＭＯＳ形の半
導体装置、さらにはバイポーラ形トランジスタを組み合
せて使用する半導体装置においても適用できる。
以上述べた本発明によれば、低過渡電源電流、低消費電
力の半導体装置を実現できる。
力の半導体装置を実現できる。
第１図は従来例を説明する図、第２図〜第１２第 １
日 （Ｂ） ｇ％間Ｌ （β） □峙Ｐ：Ｉｔ （Ｂ） ｓ、−ＯＮ −ＯＦＦ −０ＦＦ Ｓｚ −ＯＦＦ −ＯＮ −０ＦＦ ｓ３− ＯＦＦ −０ＦＦ−ＯＮ 汁よ・匹二 Ｃ＋十０２ 一時閏 を 第 ４ 目 第 、！５ 目 第 ６ 目 第 ７ 巳 時間を 第 ８ 租 第 ９ 日 Ｒ 第 ７０ 日 ００ 第 ＩＩ 図 （Ａ） ＡＲ’ −一時間ｔ
日 （Ｂ） ｇ％間Ｌ （β） □峙Ｐ：Ｉｔ （Ｂ） ｓ、−ＯＮ −ＯＦＦ −０ＦＦ Ｓｚ −ＯＦＦ −ＯＮ −０ＦＦ ｓ３− ＯＦＦ −０ＦＦ−ＯＮ 汁よ・匹二 Ｃ＋十０２ 一時閏 を 第 ４ 目 第 、！５ 目 第 ６ 目 第 ７ 巳 時間を 第 ８ 租 第 ９ 日 Ｒ 第 ７０ 日 ００ 第 ＩＩ 図 （Ａ） ＡＲ’ −一時間ｔ
Claims (1)
- 第１．第２の容量と、該第１の容量を所定の第１の電圧
に予備充電する手段と、該第１の電圧を該第１．第２の
容量間の電荷分割によυ、第２の電圧に変換する手段を
有し、該第２（７９％圧を基準にして少なくとも一部の
回路が動作することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025037A JPH0743932B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025037A JPH0743932B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170095A true JPS60170095A (ja) | 1985-09-03 |
| JPH0743932B2 JPH0743932B2 (ja) | 1995-05-15 |
Family
ID=12154708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025037A Expired - Lifetime JPH0743932B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743932B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194698A (ja) * | 1985-02-22 | 1986-08-29 | Toshiba Corp | ビット線充電回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56159353U (ja) * | 1980-04-24 | 1981-11-27 | ||
| JPS57172761A (en) * | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5870482A (ja) * | 1981-10-23 | 1983-04-26 | Hitachi Ltd | 半導体集積回路 |
-
1984
- 1984-02-15 JP JP59025037A patent/JPH0743932B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56159353U (ja) * | 1980-04-24 | 1981-11-27 | ||
| JPS57172761A (en) * | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5870482A (ja) * | 1981-10-23 | 1983-04-26 | Hitachi Ltd | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194698A (ja) * | 1985-02-22 | 1986-08-29 | Toshiba Corp | ビット線充電回路 |
| JPH0510759B2 (ja) * | 1985-02-22 | 1993-02-10 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743932B2 (ja) | 1995-05-15 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |