JPH02236895A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高密度の集積回路に関し、とくに、高密度の
半導体メモリに好適な集積回路に関する．〔従来の技術
〕 従来、半導体メモリの高集積化のために、特開昭５１−
１０４２７６では、２種のゲート酸化膜厚と２種のゲー
ト領域表面濃度を組み合せた技術が提示されている。ま
た、特開昭５　０　−１１９５４３には、メモリアレ一
部のＳｉ表面を高濃度にイオン打ちこみすることによっ
て、メモリアレ一部のトランジスタのチャネル長をより
小にしたり、拡散層間隔をより小にして集積度を向上さ
せる技術が提示されている。

〔発明が解決しようとする課題〕

上述の技術によって、トランジスタ等の回路素子の寸法
を小さくした場合、これらの回路素子のＭａ破壊に対す
る耐圧が小さくなってしまう．一方ユーザの使いやすさ
からみれば、外部からの印加電圧（メモリＬＳＩのパッ
ケージの電源ピンに印加される電圧）は、メモリを構成
するトランジスタの寸法いかんによらず一定にしたいと
いう要望がある．したがって外部からの印加電圧を下げ
ることは望ましくない．したがって、上述の従来技術に
よっては、高い外部電圧を用いることのできる高集積度
のメモリを実現することは出来ない。このことはメモリ
に限らず、他の集積回路にもあてはまる。

したがって、本発明の目的は、高い外部電圧を用いるこ
とができ、寸法が小さく、低い動作電圧で動作する回路
素子を内部に有する高集積度の集積回路を提供すること
にある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、これらの回路素
子に与える’ｅｇ電圧又はこれらの回路によって発生さ
れる信号電圧は、回路素子の寸法を小さくしたことに伴
なって小さくすることとしたものである。

すなわち、本発明では，集積回路の次の特徴に注目した
． （１）一般に集積回路の内、外部入力端子に接続された
回路素子の耐圧は高くなければならない．この端子に外
部から高い電圧が供給されても、また、静電力が発生し
ても、この素子が破壊されないようにするためである．
したがって、この外部入力端子に接続された回路素子の
寸法は大きくすることが実際上必要である。

（２）集積回路の内、内部の回路は前述のごとく、寸法
を小さくシ，それにより耐圧が小さくなっても破壊され
ないようにするために、それらへ供給する電源電圧ある
いはそれらにより発生される信号電圧の値をｔＪＸさく
することが望ましい．これらの点を考慮し、本発明では
、大きな振幅の信号に応答する第１の回路内の回路素子
は，耐圧が大きくなるように大きな寸法にて形成すると
ともに、この回路の出力信号に応答する第２の回路の回
路素子は、高集積化するために小さい寸法にて形成する
。更に、高い、第１の電源電圧が入力され，第２の回路
にこの第１の電源電圧より低い第２の電源電圧を供給す
るための、寸法の大きな回路素子からなる電源回路を設
け、第１の回路を第１の電源電圧が入力され、第２の電
源電圧に対応した大きさの電圧を有する内部信号を発生
するように構成する。第２の回路は、第２の電源電圧が
入力され，この内部信号により起動され、第２の電源電
圧に対応した大きさの電圧を有する信号を出力するよう
に構成される． ？作用〕 上述のように構成した結果、第１、第２の回路は，耐圧
に関しての問題は解決でき，さらに、第２の回路は、小
さい寸法の回路素子で形成されるために，また，集積回
路全体の中では、第２の回路が占める面積が大きいため
、集積回路全体としてみたときに高集積化が図れる。

〔実施例〕

以下，実施例に従かい本発明を説明する。

第１図は、本方式の概念を示すためのＰ型基板１０から
なるダイナミックメモリ用のメモリチップの断面図であ
る。Ｎ型のモストランジスタ（ＭＯＳＴ）Ｑｐのゲート
酸化膜ｔＯウ２はＭＯＳＴ，Ｑ．のゲート酸化膜ｊｏｘ
■より厚くされ、ＭＯＳＴ，Ｑ？のドレインＤｐには、
高いドレイン電圧、たとえば外部電圧Ｖｃｃ（たとえば
５ｖ）が供給され、ＭＯＳＴ，Ｑ．のドレインＤ．には
、この電圧Ｖｃｃが入力される内部電源電圧発生回路３
０（これは実際には、基板１０内に形成されている）に
より、Ｖｃｃより低い電圧Ｖｏｐ（たとえば３．５Ｖ）
が供給されている。

外部電圧Ｖｃｃは、基板電圧発生回路２０に入力され、
ここで基板１０のバイアス電圧たとえば−３Ｖを発生す
る．なお、回路２０は、基板１０の外部に記載されてい
るが，実際には基板１０の内部に設けられている．通常
メモリの集積度は、メモリアレーとそれを駆動する、あ
るいはそれから出力される微少信号を増幅するセンスア
ンプ（図示せず）などの、メモリアレーに直接接続され
ている周辺回路（直接周辺回路）からなる第１の回路部
４０の集積度で決まる。したがってこの部分のＭＯＳＴ
，Ｑ．の寸法は小さくしたい．この寸法はＭＯＳＴ，Ｑ
．の耐圧、あるいはホットエレクトロン、基板電流など
の関係から、一般に動作電圧を低くすることによって小
にすることは可能である．ここでは、ＭＯＳＴ，Ｑ．の
ゲート酸化膜ｔ　ｏｘｌを薄くし、ドレイン電圧Ｖｃｃ
より低い電圧Ｖｏｐとし、チャネル長を短か＜　Ｌ，Ｍ
ＯＳＴ．Ｑ．の寸法を小さくすることを実現している．
勿論、ゲートＧ．の電圧の最大値も一般的にはＶｏｐに
する必要がある。一方，その他の制御回路、つまり直接
周辺回路を制御する回路（間接周辺回路）からなる第２
の回路部５０は，チップ全体に占めるその面積は約１０
％であるから、特に寸法の小さなＭＯＳＴを使う必要も
ない．むしろこの間接周辺回路は外部の入力端子が接続
されるから，静電破壊耐圧などが十分高くなければなら
ない。このためには一般にここのＭＯＳＴ　　Ｑｐのゲ
ート酸化膜ｊ　ＯＸ２を厚くし、それに伴ない寸法（た
とえばチャネル長）の大きなＭＯＳＴ　　Ｑｐを使う必
要がある。ここでは、このゲート酸化膜ｊ　Ｏ）ｐをゲ
ート酸化膜ｔ　ＯＸ１より厚くし、チャネル長を長くし
たことに伴ない．Ｑｐのドレイン電圧を、Ｑ．のドレイ
ン電圧Ｖｏｐより高いＶｃｃとする．勿論ゲートＧｐの
電圧の最大値は一般的にはＶｃｃとする．なお、Ｑｐ，
Ｑ−のソースＳｐ，．５−はいずれもアース電位に保持
される．第１図のように、高集積度に影響するメモリア
レーと直接周辺回路からなる第１の回路部４０のＭＯＳ
Ｔ　　Ｑ．の寸法は小さくし、間隔周辺回路からなる第
２の回路部５０のＭＯＳＴ　　Ｑｐの寸法はより大きく
するわけである．またこうすることによって、チップ外
部からの電源電圧（Ｖｃｃ：たとえば５Ｖ）を動作電圧
とすることによって，ＭＯＳＴ，Ｑｐは動作可能となる
．またＱ３は．Ｖｃｃをチップ内で電圧変換して、より
低い動作電圧（Ｖｏｐ：たとえば３．５Ｖ）で動作可能
となる．一般に動作電圧を低くするほど，それに応じて
Ｖｉｈも低くするのが高速という点で望ましい．この点
，ＭＯＳＴの一般的特性からゲート酸化膜ｔ。Ｘが小に
なればＶｔｂも低くなるので，メモリの動作速度に大き
な部分を占める第１の回路部の動作速度を高速化できる
．したがって本方式は高速化という点でも都合がよい．
尚、用途に応じてイオン打込み技術によってＶｕｈを適
宜調整できることは明らかである．本方式は，１トラン
ジスタ型メモリセルからなる実際のダイナミックＮ−Ｍ
ＯＳメモリに適用する場合，いくつかの考慮を払うこと
によって，より有効に使える．この一例を第２図に示す
．これは折り返し型のデータ線を有するメモリである．
？のメモリは、外部電源電圧Ｖｃｃ（５Ｖ）を入力され
て、約−３ｖの基板バイアス発生回路２０と、外部電源
電圧Ｖｃｃが入力されて、３．５ｖの内部電源電圧ｖｏ
ｐおよび約３Ｂの直流電圧Ｖ′を発生する内部電源発生
回路３０と，外部電源電圧Ｖｃｃと，外部アドレスＡｉ
＝Ａｊ，Ａｉ’〜Ａｊ′外部制御信号が入力され，内部
アドレス信号ａｔ〜ａａ，　ａｔ’〜ａ一　，内部制御
パルスφ。，φ■，φ，，φＸ，φツを出力する間接周
辺回路と，電圧Ｖｏｐ，Ｖ’　ｇアドレス信号ａ　１　
”’　ａ　Ｊ　，　ａ　ｔ　’　〜ａＪ　　，制御パル
スφ。，φ■，φ，により制御される、メモリアレーＭ
Ａと直接周辺回路４０とからなる．直接周辺回路には，
ＸデコーダＸＤ，ＹデコーダＹＤ，プリチャージ回路Ｐ
Ｃ，センスアンプＳＡとが含まれている．なお，第２図
において、回路５０Ａは，間接周辺回路５０の内，ワー
ド線駆動パルスを発生する部分を別に取り出して示した
ものである．この回路５０Ａ内において、パルスφ′、
，φ′翼は、間接周辺回路５０内にて発生される回路で
ある。

ここで、間接周辺回路５０に入力される外部アドレス信
号、外部制御信号はいずれも、外部電源電圧Ｖｃｃとア
ース電位との間で変化する信号である。この回路５０か
ら出力されるパルスの内、φ１　，　ａ　＋　”　ａ　
Ｊ　，　ａ　ｔ　’　〜ａ　Ｊ　’はいずれも内部電源
電圧Ｖｏｐとアース電位間で変化するパルスであり、バ
ルスφ。は、プリチャージ用トランジスタＱｐ＋　ＱＰ
，　ＱＤＰ，　ＱＹＯ？　ＱＸＯ，　Ｌ／きい値をＶｔ
ｈとすると、Ｖｏｐ＋Ｖｔｈより大きいレベルを取るパ
ルスであり、パルスφ，は、トランジスタＱ＾，Ｑ＾の
しきい値だけＶｏｐより低いレベルを取るパルスである
．また、パルスφ８，φ，は約１　．　５　Ｖｏｐのレ
ベルを取るパルスである。

本回路の動作は以下の通りである。

メモリアレーＭＡ内の選択されたメモリセルＭＣから記
憶情報に応じてデータ線Ｄに現われる読み出し信号電圧
は、ダミーセルＤＣからデータ，ＩＤに現われる参照電
圧を用いてセンスアンプＳＡにより情報“１′″　　“
０”と判定されるわけだが、その過程は下記となる．す
なわち、各データ線対Ｄ，Ｄは、ブリチャージ信号φ。

によってＶｏｐ　（＜Ｖｃｃ）にプリチャージされた後
、φ。はオフとなり、Ｄ，ＤはＶｏｐに保持される。こ
のプリチャージ信号φ。の振幅は，データ線プリチャー
ジ回路ｐｃ中ノＭ　Ｏ　Ｓ　Ｔ　　Ｑ　ｐ　，　Ｑ　ｐ
　（７）　Ｖ　ｔ　ｈ　ノばらつきの影響を受けて，Ｄ
，Ｄのプリチャージレベルが不平衡になる（これは読み
出し時に等価的雑音となる）のを防ぐためにＶｏｐより
も十分大きい（＞Ｖｏｐ＋　Ｖｔｈ）振幅であればよい
。次にＱＣＬによりプリチャージ時に○Ｖにクリャされ
た選択ワード線Ｗ上のメモリセルＭＣを読み出すために
、ワード起動パルスφウ′（振幅は外部電源電圧Ｖ　ｃ
　ｃ　）がワード電圧発生回路ＷＧに印加される。この
時デコーダＸＤはすでにアドレスａ　Ｉ”’　ａ　Ｊに
よって選択されているから、ワードドライバＭＯＳＴＱ
ｘｓのゲートは高レベルに保持されている、すなわちＱ
ｘｓはオンになっている。ワード電圧発生回路ＷＧは，
パルスφ８　を受けて，振幅Ｖｏｐのパルスφ８を出力
するもので、その出力φＸは、Ｗ′からそのままＷに伝
わる．この場合、目的に応じて、例えばＭＣからＤへの
読み出し電圧を大にするためにＷへの印加電圧を大゛に
するために、ブートストラップ容量Ｃａを介してφ、（
振幅Ｖｏｐ）を印加することも行われる．昇圧回路ＶＵ
は、パルスφ、　（振幅Ｖ　ｃ　ｃ　）を受けてパルス
φ、を出力するものである。この場合の昇圧電圧は．Ｃ
ａとＷ′とＷの和の寄生容量とφ、の振幅で決まるが、
Ｑ．５Ｖｏｐ程度は可能である。したがってＷには１．
５Ｖｏｐ程度の振幅のパルスが生ずる。同時に第２図で
は省略したが、ほぼ同種の回路によってダミーワード線
ＤＷにも１　．　５　Ｖｏｐのパルス電圧が生ずる。こ
れらによって、記憶容量Ｃｓに保持されていた情報に応
じた記憶電圧は，Ｃｓとデータ線容量との関係で決まる
微小電圧となってＤに現われる． 一方、Ｄには記憶情報に対応してＤに呪われた信号電圧
の中間レベル（参照電圧）が、常に現われ、これらが，
センスアンプＳＡで増幅されるわけである。尚増幅は、
プリチャージに、データ線Ｄ，Ｄからプリチャージされ
てＶｏｐ　　Ｖｔｈ（ここでＶｉｈはＱ＾，Ｑ＾のＶい
）になっているφ，をＯｖにすることによって行われる
。このようにして増幅されたＤ，Ｄの差動信号は、所定
のＹデコーダＹＤがアドレス８１′〜ａＪ′　によって
選択され（したがってＱＹＳのゲート電圧が高レベル）
，φｙ（振幅は〜１　．　５　Ｖｏｐ）が印加されるこ
とによって、各データ対線に共通な信号線Ｉ／Ｏ，Ｉ／
Ｏに出力されてデータ出力となる。

さて通常のメモリでは，前述したように、Ｖｃｃを５ｖ
に維持したままで、高集積化していく、つまりＭＣを小
にしていくと、当然耐圧が問題となってくるわけだが、
本発明のように，集積度に直接的に関係するメモリセル
ＭＣ、ダミーセルＤＣと，ＭＣとほぼ同じピッチでレイ
アウトされる直接周辺回路ならびにＭＯＳＴ　（例えば
．ＳＡ，ＰＣ，ＸＤ，ＹＤ，Ｑｘｓｔ　Ｑｖｓｔ　Ｑｏ
＋　Ｑｏｔ　ＤＣ＋ＱＣＬ）の動作電圧を下げれば、こ
れらは耐圧の問題がなくなるために，小さい寸法の素子
（ＭＯＳＴ，コンデンサ、抵抗）を用いて小さな面積に
レイアウトできることになる。また一方、間接周辺回路
の面積は、全体のチップ面積からみて、占める割合は小
さいから、高い動作電圧でも安定に動作するようにより
大きい寸法の素子を用いることができる。すなわち外部
からみて高電圧で動作する高集積メモリが可能となる。

次に寸法を小にするための具体例を以下に列挙する。

■　酸化膜を選択的にうずくする；一般にＭＯＳＴのゲ
ート酸化膜厚が小になるほど小さいチャネル長しでも正
常なトランジスタ特性を示す。

したがってチャネル長を小にして，小さな面積でレイア
ウトするには、ゲート酸化膜を小にする必要がある．し
かし前述したように、耐圧（ドレイン・ソース間）が低
下する．したがって本発明のように、それぞれのチャネ
ル長Ｌに応じて動作電圧を使いわけることが重要である
．またＭＯＳＬＳＩでは、このうすい酸化膜をコンデン
サとして用いることがよく行われる（第２図のＣａ，Ｃ
ｓなど）．この場合にも，うすいゲート酸化膜を用いれ
ば小さい面積で大きな値のコンデンサも作れるので，こ
のようなコンデンサを低電圧動作する個所に使うことが
できる。したがってうすい酸化膜がメモリアレーや直接
周辺回路部で用いられるということは高集積化にとって
本質的に重要である。

■　ゲート酸化膜の小なるＭＯＳＴのＬとＶｔｈをより
小にする； うすい酸化膜が選択的に使えることにより、ＭＯＳＴの
一般的な特性から明らかなように，ＬやＶ　ｔ　ｈが小
にできる。だから、この可能性を積極的に用いることに
よって，速度を低下させずに高集積化が可能である．な
ぜなら、うすい酸化膜の領域は動作電圧が低いわけで、
このままでは低速動作しかしないことになるが、幸いな
ことにこの領域ではＬやＶｔｈを小にできる．このＬや
Ｖｔｈを積極的に小にすることは、高速動作をさせるこ
とにつながるからである． ■　低電圧で動作させる領域では素子分離はより容易に
できる。したがってこの分だけ素子分離幅は小にできる
．つまり高集積化が可能である。

？るいは，素子分離特性に寄与する層間膜厚をうずくで
きる。したがってこの分だけ平坦化され，配線（例えば
ＡＱ）の断線が少なくなり高歩留りになる． すなわち、第６図に示すように、２個のＭＯＳＴ　　Ｑ
．ｌ，Ｑ．ｉの上部を例えばＡＱ配線ＷＡが走っていて
，それに高電圧が印加されているとする。また一方のＭ
ＯＳＴのドレインＤＩＩｌに高電圧が、他のＭＯＳＴの
ソースＳ。に低電圧が印加されているとする＋＋Ｑｌ１
■とＱ．２を電気的に分離できる素子分離幅Ｌｐは、Ｗ
Ａに印加される電圧Ｖｏｐ、膜間膜厚ｔｏｐに依存し，
一般にはＶｏｐが小なるほど、ｔｏｐ大なるほど、Ｌｐ
は小にできる．したがってｔｏｐ一定のもとで本発明を
採用すればＶｏｐは小であるから．Ｌｐは小にでき、高
集積化できる。またＬｐ一定のもとではｔｏｐを小にで
きるから，段差の少ない断面にできる．したがってＡＱ
の断線は少なくでき、高歩留りとなる．■　上記方式の
利点をさらに強調するために、メモリアレーならびに直
接周辺回路の主要部の拡散層の深さＸＪを間接周辺回路
部のそれよりも小にする．すなわちＸＪが小なる方が、
小さい寸法のＭＯＳＴが使えるからである． 尚，あきらかなように、動作状態を考慮することにより
、場合によっては、直接周辺回路内の素子寸法も選択的
に大きくして使うことも考えられる．たとえばＱｃ＋，
などはそのドレイン・ソース間に１．５Ｖｏｐの高電圧
が加わるから、大きな寸法のＭＯＳＴを使うなどの工夫
も必要である．また、センスアンブＳＡでは、Ｑ＾，Ｑ
＾を余り小さくしすぎると製造バラツキにより、これら
のしきい値が一致しないことがあり，メモリセル続出し
ノイズとなるので，Ｑ＾，Ｑ＾の寸法は選択的に大きく
することが必要である． なお、第２図のメモリにおける具体的寸法例は第７図の
とおりである．これらの各種寸法の組み合せは，用途に
応じて選ぶことは可能である．たとえば、ｘａやｔｏｐ
は本図のように２種にした方が本発明の利点が最大限活
かせるが、製造のしやすから，１種にすることも可能で
ある．また第３図は、第２図のワード電圧発生回路ＷＧ
と電圧昇圧回路ＶＵの回路構成を示す。ＷＧとＶＵはい
ずれもテプレッション型のＮチャンネルＭＯＳＴ　（Ｖ
ｉｈ＝−３．５Ｖ）ＱＤＮと、このＭＯＳＴのソース電
圧を’ｓｇ電圧とする、従来のパルス発生回路ＰＧとか
らなる。入力パルス電圧φ８　，φ１′の振幅はＶ　ｃ
　ｃであるが、デプレッションＭＯＳＴ，ＱＤＮによっ
てａ点の電圧が−３．５Ｖに保持される。ワード電圧発
生回路ＷＧ内のパルス発生回路ＰＧは、入力パルスφＸ
の立上がりに応答して、電圧Ｖｏｐ　（＝　３　，　５
　Ｖ）のパルスφＸを出力する．さらに、その後電圧昇
圧回路ＶＵ内のパルス発生回路ＰＧは，入カパルスφ．
　（振＠ｖｃｃ）の立上がりに応答して電圧Ｖｏｐのパ
ルスφ、を出力する，この結果、線Ｗ′はキャパシタン
スＣａの作用により昇圧されて〜１．５Ｖｏｐとなる。

（第４図）回路ＰＧの出力電圧は、Ｖｃｃを変化（たと
えば５→８ｖ）にしても，ＭＯＳＴ　　ＱＤＮのＶｔｈ
によって一義的に決まる（第５図）から、ほぼ一定であ
る．このことは、Ｖｃｃを過大にしても、メモリアレー
ＭＡや直接周辺に多用されている微細ＭＯＳＴを破壊か
ら守ることを意味する。

なお、第３図に示した回路ＷＧ，ＶＵのごとく、Ｄ型Ｎ
ＭＯＳとパルス発生回路を用いて、外部電圧Ｖ　ｃ　ｃ
に等しい振幅を有する入力パルスに応答してこれより小
さい電圧Ｖｏｐに等しい振幅を発生する方法はこれらの
回路ＷＧ，ＶＵに限られず、間接周辺回路６０にも用い
られる。

第３図に示した、トランジスタＱＤＮはＶ　ｃ　ｃ　Ｋ
ｌ源を受けてＶｏｐ電圧を出力しているので、内部電源
電圧発生回路３０もこのトランジスタを用いて横成でき
る．つまり，Ｖｏｐを発生する部分には第３図のように
ドレイン，ゲートにそれぞれＶｃｃ，アース電位が印加
されるＶｉｈ＝　　３．５Ｖのデプレッション型トラン
ジスタを用いれば、そのソースから電源電圧Ｖｏｐを得
ることができ、さらに、Ｖ′を発生する部分には同じ構
成のトランジスタのソースに、エンハンス型のトランジ
スタのドレインとゲートを接続し、このトランジスタの
しき？値を０．５Ｖにすれば，このトランジスタのソー
スから、電源電圧Ｖ′を得ることができる．次に低電圧
に変換された電源電圧の印加方式について具体例を述べ
る。

第８図は、チップ内の間接周辺回路のすべて（ＰＧＩ，
ＰＧ２など）に、共通の電圧コンバータ３０からの電圧
Ｖｏｐを供給する方式である．これらＰＧからの出力パ
ルスが第２図のφ、φＸ　，φ３　１　ａ　ｔ　”　ａ
　Ｊ　，　ａ　ｔ　’〜ａ　，　／などになる。

この場合３０が電流供給能力が十分あれば，間接周辺回
路を構成する各パルス発生回路がそれぞれの負荷容量Ｃ
■，Ｃ，，Ｃ３を暇動したとしても、Ｖｏｐの電源変動
は特に問題はない。しかし３ｏの電流供給能力が小さけ
れば、各パルス発生回路ＰＧが動作する毎にＶｏｐは変
動し、この変動は電源線容量Ｃｏｐが大きければ長時間
持続する。すなわち、複数のＰＧは相互にＶｏｐの変動
という形で干渉しあい、各ＰＧからは理想的なパルス波
形が得られなくなる。この欠点を解決したのが第９図で
ある。各ＰＧ毎に電圧コンバータをつけるので？記欠点
はなくなる。実は、第３図がその具体的実施例だったわ
けである。

第１０図は，低電圧の出力パルスを必要とするＰＧとそ
うでないＰＧを混在して使う場合の印加方式である。た
とえば、ＰＧ１あるいはＰＧ４の出力パルスは、前述し
たように、低電圧パルスを必要とする直接周辺回路ある
いはメモリアレーに印加される． 第１１図は、第８図の欠点であるＶｏｐを介する相互干
渉を少くする他の一実施例である。間接周辺回路を構成
する各ＰＧを分類すると、ある特定の複数のＰＧがある
時間帯にのみ動作し、他の複数のＰＧは異なった時間帯
にのみ動作するというように、動作する時間帯に応じて
複数のＰＧ群に分類できる。たとえば、アドレスマルチ
プレクス方式のダイナミックメモリなどのように、２個
の外部印加クロツク（φ■，φ２）のそれぞれに対応し
て動作する２個のＰＧ群がチップ内部に存在するわけで
、この場合、電圧コンバータは、φ１，φ２毎に用いれ
ば、Ｖｏｐを介して、φ１とφ２に関係するＰＧ間の干
渉はなくなる．あるいは、第１２図のように、入力信号
φがＯＮの場合に動作するＰＧ（ＰＧＩ，ＰＧ２，ＰＧ
３，・・・）とＯＦＦの場合に動作するＰＧ　（ＰＧＩ
’　，ＰＧ２’ＰＧ３’　，・・・）とに分けて、すな
わちφの論理状態に対応して動作する２種のＰＧ群に分
けて、それぞれに電圧コンバータ３０を接続する方法も
考えられる。ここでダイナミックメモリの例をとると，
φがＯＮの場合は，メモリ動作をさせる時間帯に、また
ＯＦＦの場合はブリチャージ動作をさせる時間帯に対応
する． 次に電圧コンバータ自身の回路方式について第３図以外
の実施例を述べる．説明を簡単にするため通常用いられ
るダイナミック型パルス発生回路を用いて説明する．こ
のパルス回路ＰＧの動作の詳細は、昭和５４年度電子通
信学会半導体・材料部門全国大会Ｎα６９に記されてい
る．その概略を第１３図で説明する．すなわち，入力φ
甑が印加されると、Ｑｏのゲート電圧は高電位から低電
位に放電されて、ＱｏはＯＦＦになり、同時にＱＬのゲ
ート電圧は低電位から高電位（ブートストラップ容量を
用いてＶｃｃ以上の高電位に充電される）になる結果．
ＱＬはＯＮになり、出力φ。は低電位（Ｏｖ）から高電
位（　Ｖ　ｅ　ｃ　）になる．このような回路形式で，
低電圧の出力パルスを得るには，第３図のような実施例
があげられる．しかし場合によっては、第１４図のよう
に外部からの供給電源であるＶｃｃと等しい振幅のパル
スφ五が入力した場合，各ＰＧの出力φｏ１〜φ０，の
振幅もＶｃｃであるが、ある特定の出力（たとえばφ０
ユ　，φ０．′）だけは余分に，より低電圧振幅（Ｖｏ
ｐ）のパルスも出力して，この低電圧パルスを直接周辺
回路やメモリアレーに印加したい場合もあり得る．この
場合の電圧コンバータの実施例を第１５．１６に示した
． 第１５図は、第１３図の出力段にφ。′用のインバータ
ＱＬ’　とＱｏ’　を並列に付加した例である．ＱＤＮ
は第３図と同じデブレッションＭＯＳＴである．また１
６図は、ＱｏとＱＬに直列に第３図と同じデプレッショ
ンＭＯＳＴ　　ＱＤＮを付加し、その両端から出力をと
り出した例である．明らかにφ。はＶｃｅまでの振幅が
得られ、デブレッションＭＯＳＴのしきい値電圧で規制
されてＶｏｐの振幅になったφ。′が、φ。と同時刻に
得られる．また第１７図は、第１６図のφ。　を，第３
図に示すように昇圧した例である． 以上のように低いレベルをとるパルス発生回路を述べて
きたが、このままでは高信頼性の集積回路は得られない
．すなわち，通常の集積回路では最終製造工程の後に、
エージング試験と称して，通常動作で用いられる電源電
圧よりも十分高い電圧を故意にチップ内の各トランジス
タに印加することによって、ゲート酸化膜不良などでも
ともと故障のおこりそうなトランジスタを初期に見つけ
ることによって、信頼性を保証している．しかし本例で
述べたように、定電圧化してしまうと、外部ｓｍｉｔ圧
を高くしても、各トランジスタには十分高い電圧が印加
されないため，十分なエージング試験は不可能である．
そこでエージング試験の場合のみ、たとえばデブレツシ
３ンＭＯＳＴのゲート電圧をア〒ス電位よりも高くする
ことが考えられる．こうすることにより、デプレッショ
ンＭＯＳＴのよく知られた性質から明らかなように、ゲ
ート電圧を高くした分だけ出力電圧は高くなるわけであ
る．エージング時に印加する手段としては第１８図に示
すように、スイ・ツチＳＷによってデプレッションＭＯ
ＳＴ　　ＱＤＮのゲート電圧を，通常の動作時にはアー
ス電位に，またエージング時には適当な電圧ｖ［！にす
ればよい．第１９図はその具体的実施例である．すなわ
ち、チップ内の複数のＱＤＮのゲートは、チップ内の抵
抗Ｒによって，チップ内でアースに接続される．一方ゲ
ートはボンディングパッドＰＤを介してパッケージのピ
ンＰＮに接続される．通常の動作時に、このビンをオー
ブンにしておけば、各ＱＤＮのゲートはアース電位にな
る．またエージング時にこのピンに電位を印加すれば．
ＱＤＮのソースには，電圧を印加した分だけ高い電圧が
得られるわけである．第２０図は、上記のようにエージ
ング用のビンをわざわざ設けずに、チップに加わる外部
クロックの位相関係をエージング時のみ調整し、同じ効
果を得るための実施例である。たとえばダイナミックＲ
ＡＭでは，よく知られているように、２種の外部クロッ
クＲ　Ａ　Ｓ　（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂ
ｅ）とＣＡ　Ｓ　（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓ
ｔｒｏｂｅ）の適当なタイミング関係で動作する．通常
，ＲＡＳが高レベルでＣＡＳが低レベルの組み合わせで
は用いないので，逆にこの組み合せをエージング時に用
いればよい．すなわち第２０図のような論理をとること
により，上記組み合せの場合のみＱＤＮのゲートがアー
ス電位よりも高い電位をとることができる．なお以上の
実施例は、説明の都合上、デプレッションＭＯＳＴの実
施例であったが、明らかにエンハンスＭＯＳＴでも可能
である．ただし、デプレッションＭＯＳＴの例と同じ効
果を得るには，そのゲートに一定の定電圧を印加する必
要がある。

たとえば、エンハンスＭＯＳＴのソースに定電圧Ｖｏｐ
を得るには、このエンハンスＭＯＳＴのゲートに定電圧
Ｖｏｐ＋Ｖｔｈ　（Ｖｉｈ　：　Ｚ：／ハ’，／スＭＯ
　ＳＴのしきい電圧）を印加する必要がある．外部電源
電圧の変動によらず、Ｖｏｐ＋Ｖｔｈをチップ上で一定
にすることは一般に可能であるから、上記のエンハンス
ＭＯＳＴを使うことができるわけである。

以上から高集積で高信頼度のメモリが可能となる。尚本
方式はダイナミックＭＯＳメモリ以外にも、たとえばス
タティックＭＯＳメモリやパイポーラモメリその他のメ
モリあるいは、上記の概念が適用できる集積論理回路に
も適用できることは明らかである。

〔発明の効果〕 本発明によれば、高集積な半導体集積回路を得ることが
できる。また，本発明によれば、高速に動作することが
可能な半導体集積回路を得ることができる。さらに、本
発明によれば，外部電源電圧を降下させた場合のエージ
ング試験の問題も解決することができる。

【図面の簡単な説明】

第１図から第２０図は、本発明の実施例を示す図である
． 符号の説明 １０・・・基板、 ２０・・・基板電圧発生回路、 ３０・・・内部電源電圧発生回路、 ４０・・・第１の回路部、 ５０・・・第２の回路部。 竿 ｆ 図 寮 ｔ 目 宥ｔ　ノθ　目 茅 ／１ 図 第 と 図 茅 図 第 ｌ３ 図 茅 ｌダ 図 峯 ｌ９ 図 第 ／１ 図

Claims (1)

1. 【特許請求の範囲】 １、複数の半導体装置を単一のチップ上に設けてなる半
   導体集積回路において、 上記単一のチップ上に設けられた一群の半導体装置に外
   部から供給される電源電圧より低い電圧を供給する電圧
   供給手段を有し、かつ 上記電圧供給手段は外部からのエージングを知らせる信
   号に応答してその出力特性をエージングに適した特性に
   変更することを特徴とする半導体集積回路。 ２、特許請求の範囲第１項記載の半導体集積回路におい
   て、 上記外部からのエージングを知らせる信号はパッケージ
   のピンから入力されることを特徴とする半導体集積回路
   。 ３、特許請求の範囲第１項又は第２項記載の半導体集積
   回路において、 上記外部からのエージングを知らせる信号は外部クロッ
   クの位相関係を調整することであることを特徴とする半
   導体集積回路。 ４、特許請求の範囲第３項に記載の半導体集積回路にお
   いて、 上記外部クロックの位相関係の調整は通常動作時には用
   いない位相関係とすることであることを特徴とする半導
   体集積回路。 ５、特許請求の範囲第３項又は第４項に記載の半導体集
   積回路において、 上記外部クロックの位相関係の調整は、ＲＡＳを高レベ
   ルと、ＣＡＳを低レベルとすることであることを特徴と
   する半導体集積回路。