JPH052881A

JPH052881A - 大規模集積回路

Info

Publication number: JPH052881A
Application number: JP3241342A
Authority: JP
Inventors: Kiyoo Ito; 清男伊藤; Ryoichi Hori; 陵一堀
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-09-20
Filing date: 1991-09-20
Publication date: 1993-01-08

Abstract

(57)【要約】【目的】本発明は半導体集積回路に関し、内部降圧手段
を有する集積回路を提供することにある。【構成】チップ内に内部降圧手段を有し、その出力であ
る低電圧電源をチップ上の適当な回路に供給する。【効果】寸法の小さい素子、すなわち耐圧の小さい素子
で回路を構成することができる。そのため、集積回路の
高速化及び高集積化が図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高密度の集積回路、と
くに、高密度の半導体メモリに好適な集積回路に関す
る。

【０００２】

【従来の技術】従来、半導体メモリの高集積化のため
に、特開昭５１−１０４２７６では、２種のゲート酸化
膜厚と２種のゲート領域表面濃度を組み合せた技術が提
示されている。また、特開昭５０−１１９５４３には、
メモリアレー部のＳｉ表面を高濃度にイオン打ちこみす
ることによって、メモリアレー部のトランジスタのチャ
ネル長をより小にしたり、拡散層間隔をより小にして集
積度を向上させる技術が提示されている。しかし、この
ような技術によって、トランジスタ等の回路素子の寸法
を小さくした場合、これらの回路素子の絶縁破壊に対す
る耐圧が小さくならざるをえない。したがって、これら
の回路素子に与える電源電圧又はこれらの回路によって
発生される信号電圧は、回路素子の寸法を小さくしたこ
とに伴なって小さくする必要がある。

【０００３】

【発明が解決しようとする課題】一方ユーザの使いやす
さからみれば、外部からの印加電圧（メモリＬＳＩのパ
ッケージの電源ピンに印加される電圧）は、メモリを構
成するトランジスタの寸法いかんによらず一定にしたい
という要望がある。したがって外部からの印加電圧を下
げることは望ましくない。したがって、上述の従来技術
によっては、高い外部電圧を用いることのできる高集積
度のメモリを実現することは出来ない。このことはメモ
リに限らず、他の集積回路にもあてはまる。

【０００４】したがって、本発明の目的は、高い外部電
圧を用いることができ、寸法が小さく、低い動作電圧で
動作する回路素子を内部に有する高集積度の集積回路を
提供することにある。

【０００５】

【課題を解決するための手段】このため、本発明では、
集積回路の次の特徴に注目した。

【０００６】（１）一般に集積回路の内、外部入力端子
に接続された回路素子の耐圧は高くなければならない。
この端子に外部から高い電圧が供給されても、また、静
電力が発生しても、この素子が破壊されないようにする
ためである。したがって、この外部入力端子に接続され
た回路素子の寸法は大きくすることが実際上必要であ
る。

【０００７】（２）集積回路の内、内部の回路は前述の
ごとく、寸法を小さくし、それにより耐圧が小さくなっ
ても破壊されないようにするために、それらへ供給する
電源電圧あるいはそれらにより発生される信号電圧の値
を小さくすることが望ましい。これらの点を考慮し、本
発明では、大きな振巾の信号に応答する第１の回路内の
回路素子は、耐圧が大きくなるように大きな寸法にて形
成するとともに、この回路の出力信号に応答する第２の
回路の回路素子は、高集積化するために小さい寸法にて
形成する。更に、高い、第１の電源電圧が入力され、第
２の回路にこの第１の電源電圧より低い第２の電源電圧
を供給するための、寸法の大きな回路素子からなる電源
回路を設け、第１の回路を第１の電源電圧が入力され、
第２の電源電圧に対応した大きさの電圧を有する内部信
号を発生するように構成する。第２の回路は、第２の電
源電圧が入力され、この内部信号により起動され、第２
の電源電圧に対応した大きさの電圧を有する信号を出力
するように構成される。

【０００８】

【作用】この結果、第１、第２の回路は、耐圧に関して
問題はなくでき、さらに、第２の回路は、小さい寸法の
回路素子で形成されるために、また、集積回路全体の中
では、第２の回路が占める面積が大きいため、集積回路
全体としてみたときに高集積化が図れる。

【０００９】

【実施例】以下、実施例に従がい本発明を説明する。

【００１０】図１は、本方式の概念を示すためのＰ型基
板１０からなるダイナミックメモリ用のメモリチップの
断面図である。Ｎ型のモストランジスタ（ＭＯＳＴ）Ｑ
_pのゲート酸化膜ｔ_ox2はＭＯＳＴ、Ｑ_mのゲート酸化膜
ｔ_ox1より厚くされ、ＭＯＳＴ、Ｑ_pのドレインＤ_pに
は、高いドレイン電圧、たとえば外部電圧Ｖ_cc（たとえ
ば５ｖ）が供給され、ＭＯＳＴ、Ｑ_mのドレインＤ_mに
は、この電圧Ｖ_ccが入力される内部電源電圧発生回路３
０（これは実際には、基板１０内に形成されている）に
より、Ｖ_ccより低い電圧Ｖ_DP（たとえば３.５Ｖ）が供
給されている。

【００１１】外部電圧Ｖ_ccは、基板電圧発生回路２０に
入力され、ここで基板１０のバイアス電圧たとえば−３
Ｖを発生する。なお、回路２０は、基板１０の外部に記
載されているが、実際には基板１０の内部に設けられて
いる。通常メモリの集積度は、メモリアレーとそれを駆
動する、あるいはそれから出力される微少信号を増巾す
るセンスアンプ（図示せず）などの、メモリアレーに直
接接続されている周辺回路（直接周辺回路）からなる第
１の回路部４０の集積度で決まる。したがってこの部分
のＭＯＳＴ、Ｑ_mの寸法は小さくしたい。この寸法はＭ
ＯＳＴ、Ｑ_mの耐圧、あるいはホットエレクトロン、基
板電流などの関係から、一般に動作電圧を低くすること
によって小にすることは可能である。ここでは、ＭＯＳ
Ｔ、Ｑ_mのゲート酸化膜ｔ_ox1を薄くし、ドレイン電圧は
Ｖ_ccより低い電圧Ｖ_DPとし、チャネル長を短かくしＭＯ
ＳＴ、Ｑ_mの寸法を小さくすることを実現している。勿
論、ゲートＧ_mの電圧の最大値も一般的にはＶ_DPにする
必要がある。一方、その他の制御回路、つまり直接周辺
回路を制御する回路（間接周辺回路）からなる第２の回
路部５０は、チップ全体に占めるその面積は約１０％で
あるから、特に寸法の小さなＭＯＳＴを使う必要もな
い。むしろこの間接周辺回路は外部の入力端子が接続さ
れるから、静電破壊耐圧などが十分高くなければならな
い。このためには一般にここのＭＯＳＴＱ_pのゲート酸
化膜ｔ_ox2を厚くし、それに伴ない寸法（たとえばチャ
ネル長）の大きなＭＯＳＴＱ_pを使う必要がある。ここ
では、このゲート酸化膜ｔ_ox2をゲート酸化膜ｔ_ox1より
厚くし、チャネル長を長くしたことに伴ない、Ｑ_pのド
レイン電圧を、Ｑ_mのドレイン電圧Ｖ_DPより高いＶ_ccと
する。勿論ゲートＧ_pの電圧の最大値は一般的にはＶ_cc
とする。なお、Ｑ_p、Ｑ_mのソースＳ_p、Ｓ_mはいずれもア
ース電位に保持される。図１のように、高集積度に影響
するメモリアレーと直接周辺回路からなる第１の回路部
４０のＭＯＳＴＱ_mの寸法は小さくし、間接周辺回路か
らなる第２の回路部５０のＭＯＳＴＱ_pの寸法はより大
きくするわけである。またこうすることによって、チッ
プ外部からの電源電圧（Ｖ_cc：たとえば５Ｖ）を動作電
圧とすることよって、ＭＯＳＴ、Ｑ_pは動作可能とな
る。またＱ_mは、Ｖ_ccをチップ内で電圧変換して、より
低い動作電圧（Ｖ_DP：たとえば３.５Ｖ）で動作可能と
なる。一般に動作電圧を低くするほど、それに応じてＶ
_thも低くするのが高速という点で望ましい。この点、Ｍ
ＯＳＴの一般的特性からゲート酸化膜ｔ_oxが小になれば
Ｖ_thも低くなるので、メモリの動作速度に大きな部分を
占める第１の回路部の動作速度を高速化できる。

【００１２】したがって本方式は高速化という点でも都
合がよい。尚、用途に応じてイオン打込み技術によって
Ｖ_thを適宜調整できることは明らかである。

【００１３】本方式を、１トランジスタ型メモリセルか
らなる実際のダイナミックＮ−ＭＯＳメモリに適用する
場合、いくつかの考慮を払うことによって、より有効に
使える。この一例を図２に示す。これは折り返し型のデ
ータ線を有するメモリである。このメモリは、外部電源
電圧Ｖ_cc（５Ｖ）を入力されて、約−３Ｖの基板バイア
ス発生回路２０と、外部電源電圧Ｖ_ccが入力されて、
３.５Ｖの内部電源電圧Ｖ_DPおよび約３Ｖの直流電圧
Ｖ′を発生する内部電源発生回路３０と、外部電源電圧
Ｖ_ccと、外部アドレスＡｉ〜Ａｊ，Ａｉ′〜Ａｊ′、外
部制御信号が入力され、内部アドレス信号ａ_i〜ａ_j、ａ
_i′〜ａ_j′、内部制御パルスφ₀，φ₁，φ₃，φ_x，φ_y
を出力する間接周辺回路と、電圧Ｖ_DP、Ｖ′、アドレス
信号ａ_i〜ａ_j、ａ_i′〜ａ_j′、制御パルスφ₀，φ₁，φ
₃により制御される、メモリ孔ＭＡと直接周辺回路４０
とからなる。直接周辺回路には、ＸデコーダＸＤ、Ｙデ
コーダＹＤ、プリチャージ回路ＰＣ、センスアップＳＡ
とが含まれている。なお、図２において、回路５０Ａ
は、間接周辺回路５０の内、ワード線駆動パルスを発生
する部分を別に取り出して示したものである。この回路
５０Ａ内において、パルスφ₁′，φ_x′は、間接周辺回
路５０内にて発生される回路である。

【００１４】ここで、間接周辺回路５０に入力される外
部アドレス信号、外部制御信号はいずれも、外部電源電
圧Ｖ_ccとアース電位との間で変化する信号である。この
回路５０から出力されるパルスの内、φ₁，ａ_i〜ａ_j，
ａ_i′〜ａ_j′はいずれも内部電源電圧Ｖ_DPとアース電位
間で変化するパルスであり、パルスφ₀は、プリチャー
ジ用トランジスタＱ_p，Ｑ_p￣，Ｑ_DP，Ｑ_YO，Ｑ_XO，のし
きい値をＶ_thとすると、Ｖ_DP＋Ｖ_thより大きいレベルを
取るパルスであり、パルスφ₃は、トランジスタＱ_A，Ｑ
_A￣のしきい値だけＶ_DPより低いレベルを取るパルスで
ある。また、パルスφ_x，φ_yは約１.５Ｖ_DPのレベルを
取るパルスである。

【００１５】本回路の動作は以下の通りである。

【００１６】メモリアレーＭＡ内の選択されたメモリセ
ルＭＣから記憶情報に応じてデータ線Ｄ￣に現われる読
み出し信号電圧は、ダミーセルＤＣからデータ線Ｄに現
われる参照電圧を用いてセンスアンプＳＡにより情報
“１”，“０”と判定されるわけだが、その過程は下記
となる。すなわち、各データ線対Ｄ，Ｄ￣は、プリチャ
ージ信号φ₀によってＶ_DP（＜Ｖ_cc）にプリチャージさ
れた後、φ₀はオフとなり、Ｄ，Ｄ￣はＶ_DPに保持され
る。このプリチャージ信号φ_cの振幅は、データ線プリ
チャージ回路ＰＣ中のＭＯＳＴＱ_p，Ｑ_p￣のＶ_thのば
らつきの影響を受けて、Ｄ，Ｄ￣のプリチャージレベル
が不平衡になる（これは読み出し時に等価的雑音とな
る）のを防ぐためにＶ_DPよりも十分大きい（＞Ｖ_DP＋Ｖ
_th）振幅であればよい。次にＱ_CLによりプリチャージ時
にＯＶにクリヤされた選択ワード線Ｗ上のメモリセルＭ
Ｃを読み出すために、ワード起動パルスφ_x′（振巾は
外部電源電圧Ｖ_cc）がワード電圧発生回路ＷＧに印加さ
れる。この時デコーダＸＤはすでにアドレスａ_i〜ａ_jに
よって選択されているから、ワードドライバＭＯＳＴ
Ｑ_XSのゲートは高レベルに保持されている、すなわちＱ
_XSはオンになっている。ワード電圧発生回路ＷＧは、パ
ルスφ_x′を受けて、振巾Ｖ_DPのパルスφ_xを出力するも
ので、その出力φ_xは、Ｗ′からそのままＷに伝わる。
この場合、目的に応じて、例えばＭＣからＤ￣への読み
出し電圧を大にするためにＷへの印加電圧を大にするた
めに、ブートラストラップ容量Ｃ_Bを介してφ₁（振巾Ｖ
_DP）を印加することも行われる。昇圧回路ＶＵは、パル
スφ₁′（振巾Ｖ_cc）を受けてパルスφ₁を出力するもの
である。この場合の昇圧電圧は、Ｃ_BとＷ′とＷの和の
寄生容量とφ₁の振幅で決まるが、０.５Ｖ_DP程度は可能
である。したがってＷには１.５Ｖ_DP程度の振幅のパル
スが生じる。同時に図２では省略したが、ほぼ同種の回
路によってダミーワード線ＤＷにも１.５Ｖ_DPのパルス
電圧が生ずる。これらによって、記憶容量Ｃ_sに保持さ
れていた情報に応じた記憶電圧は、Ｃ_sとデータ線容量
との関係で決まる微少電圧となってＤ￣に現われる。

【００１７】一方、Ｄには記憶情報に対応してＤ￣に現
われた信号電圧の中間レベル（参照電圧）が、常に現わ
れ、これらが、センスアンプＳＡで増幅されるわけであ
る。尚増幅は、プリチャージに、データ線Ｄ，Ｄ￣から
プリチャージされてＶ_DP−Ｖ_th（ここでＶ_thはＱ_A，Ｑ_A
￣のＶ_th）になっているφ₃をＯＶにすることによって
行われる。このようにして増幅されたＤ，Ｄ￣の差動信
号は、所定のＹデコーダＹＤがアドレスａ_i′〜ａ_j′に
よって選択され（したがってＱ_YSのゲート電圧が高レベ
ル）、φ_y（振幅は〜１.５Ｖ_DP）が印加されることによ
って、各データ対線に共通なＩ／Ｏ，Ｉ／Ｏ￣￣￣に出
力されてデータ出力となる。

【００１８】さて通常のメモリでは、前述したように、
Ｖ_ccを５Ｖに維持したままで、高集積化していく、つま
りＭＣを小にしていくと、当然耐圧が問題となってくる
わけだが、本発明のように、集積度に直接的に関係する
メモリセルＭＣ、ダミーセルＤＣと、ＭＣとほぼ同じピ
ッチでレイアウトされる直接周辺回路ならびにＭＯＳＴ
（例えば、ＳＡ，ＰＣ，ＸＤ，ＹＤ，Ｑ_XS，Ｑ_YS，
Ｑ_D，Ｑ_D￣，ＤＣ，Ｑ_CL）の動作電圧を下げれば、これ
らの耐圧の問題がなくなるために、小さい寸法の素子
（ＭＯＳＴ，コンデンサ，抵抗）を用いて小さな面積に
レイアウトできることになる。また一方、間接周辺回路
の面積は、全体のチップ面積からみて、占める割合は小
さいから、高い動作電圧でも安定に動作するようにより
大きい寸法の素子を用いることができる。すなわち外部
からみて高電圧で動作する高集積メモリが可能となる。

【００１９】次に寸法を小にするための具体例を以下に
列挙する。

【００２０】酸化膜を選択的にうすくする；一般に
ＭＯＳＴのゲート酸化膜厚が小になるほど小さいチャネ
ル長Ｌでも正常なトランジスタ特性を示す。したがって
チャネル長を小にして、小さな面積でレイアウトするに
は、ゲート酸化膜を小にする必要がある。しかし前述し
たように、耐圧（ドレイン・ソース間）が低下する。し
たがって本発明のように、Ｌに応じて動作電圧を使いわ
けることが重要である。またＭＯＳＬＳＩでは、この
うすい酸化膜をコンデンサとして用いることがよく行わ
れる（図２のＣ_B，Ｃ_Sなど）。この場合にも、うすいゲ
ート酸化膜を用いれば小さい面積で大きな値のコンデン
サも作れるので、このようなコンデンサを低電圧動作す
る個所に使うことができる。したがってうすい酸化膜が
メモリアレや直接周辺回路部で用いられるということは
高集積化にとって本質的に重要である。

【００２１】ゲート酸化膜の小なるＭＯＳＴのＬと
Ｖ_thをより小にする；うすい酸化膜が選択的に使えるこ
とにより、ＭＯＳＴの一般的な特性から明らかなよう
に、ＬやＶ_thが小にできる。だから、この可能性を積極
的に用いることによって、速度を低下させずに高集積化
が可能である。なぜなら、うすい酸化膜の領域は動作電
圧が低いわけで、このままでは低速動作しかしないこと
になるが、幸いなことにこの領域ではＬやＶ_thを小にで
きる。このＬやＶ_thを積極的に小にすることは、高速動
作をさせることにつながるからである。

【００２２】低電圧で動作させる領域では素子分離
はより容易にできる。したがってこの分だけ素子分離幅
は小にできる。つまり高集積化が可能である。あるい
は、素子分離特性に寄与する層間膜厚をうすくできる。
したがってこの分だけ平坦化され、配線（例えばＡｌ）
の断線が少なくなり高歩留りになる。

【００２３】すなわち、図６に示すように、２個のＭＯ
ＳＴＱ_m1，Ｑ_m2の上部を例えばＡｌ配線ＷＡが走って
いて、それに高電圧が印加されているとする。また一方
のＭＯＳＴのドレインＤ_m1に高電圧が、他のＭＯＳＴの
ソースＳ_m2に低電圧が印加されているとする。Ｑ_m1とＱ
_m2を電気的に分離できる素子分離幅Ｌ_pは、ＷＡに印加
される電圧Ｖ_DP，膜間膜厚ｔ_DPに依存し、一般にはＶ_DP
が小になるほど、ｔ_OP大なるほど、Ｌ_Pは小にできる。
したがってｔ_OP一定のもとで本発明を採用すればＶ_DPは
小であるから、Ｌ_Pは小にでき、高集積化できる。また
Ｌ_P一定のもとではｔ_OPを小にできるから、段差の少な
い断面にできる。したがってＡｌの断線は少なくでき、
高歩留りとなる。

【００２４】上記方式の利点をさらに調するため
に、メモリアレーならびに直接周辺回路の主要部の拡散
層の深さｘ_jを間接周辺回路部のそれよりも小にする。
すなわちｘ_jが小なる方が、小さい寸法のＭＯＳＴが使
えるからである。

【００２５】尚、あきらかなように、動作状態を考慮す
ることにより、場合によっては、直接周辺回路内の素子
寸法も選択的に大きくして使うことも考えられる。たと
えばＱ_CLなどはそのドレイン・ソース間に１.５Ｖ_DPの
高電圧が加わるから、大きな寸法のＭＯＳＴを使うなど
の工夫も必要である。

【００２６】また、センスアンプＳＡでは、Ｑ_A，Ｑ_A￣
を余り小さくしすぎると製造バラツキにより、これらの
しきい値が一致しないことがあり、メモリセル読出しノ
イズとなるので、Ｑ_A，Ｑ_A￣の寸法は選択的に大きくす
ることが必要である。

【００２７】なお、図２のメモリにおける具体的寸法例
は図７のとおりである。これらの各種寸法の組み合せ
は、用途に応じて選ぶことは可能である。

【００２８】たとえば、ｘ_jやｔ_OPは本図のように２種
にした方が本発明の利点が最大限活かせるが、製造のし
やすさから、１種にすることも可能である。

【００２９】また図３は、図２のワード電圧発生回路Ｗ
Ｇと電圧昇圧回路ＶＵの回路構成を示す。ＷＧとＶＵは
いずれもデプレッション型のＮチャンネルＭＯＳＴ（Ｖ
_th＝−３.５Ｖ）Ｑ_DNと、このＭＯＳＴのソース電圧を
電源電圧とする、従来のパルス発生回路ＰＧとからな
る。入力パルス電圧φ_x′，φ₁′の振巾はＶ_ccである
が、デプレッションＭＯＳＴ、Ｑ_DNによってａ点の電圧
が−３.５Ｖに保持される。ワード電圧発生回路ＷＧ内
のパルス発生回路ＰＧは、入力パルスφ_x′の立上がり
に応答して、電圧Ｖ_DP（＝３.５Ｖ）のパルスφ_xを出力
する。さらに、その後電圧昇圧回路ＶＵ内のパルス発生
回路ＰＧは、入力パルスφ′（振巾Ｖ_cc）の立上がりに
応答して電圧Ｖ_DPのパルスφ₁を出力する。この結果、
線Ｗ′はキャパシタンスＣ_Bの作用により昇圧されて〜
１.５Ｖ_DPとなる。（図４）回路ＰＧの出力電圧は、Ｖ
_ccを変化（たとえば５→８Ｖ）にしても、ＭＯＳＴＱ
_DNのＶ_thによって一義的に決まる（図５）から、ほぼ一
定である。すなわち、図５に示すように外部電圧Ｖ_ccが
変化するときに、外部電圧Ｖ_ccが所定の電圧以下のとき
と所定の電圧以上のとき、すなわちしきい値電圧Ｖ_th以
下のときとしきい値電圧Ｖ_th以上のときとでは外部電圧
Ｖ_ccの変化に対する内部電源電圧Ｖ_DPの変化の仕方が違
うことを利用しているのである。このことは、Ｖ_ccを過
大にしても、メモリアレーＭＡや直接周辺に多用されて
いる微細ＭＯＳＴを破壊から守ることを意味する。

【００３０】なお、図３に示した回路ＷＧ，ＶＵのごと
く、Ｄ型ＮＭＯＳとパルス発生回路を用いて、外部電圧
Ｖ_ccに等しい振巾を有する入力パルスに応答してこれよ
り小さい電圧Ｖ_DPに等しい振巾を発生する方法はこれら
の回路ＷＧ，ＶＵに限られず、間接周辺回路６０にも用
いられる。

【００３１】図３に示した、トランジスタＱ_DNはＶ_cc電
源を受けてＶ_DP電圧を出力しているので、内部電源電圧
発生回路３０もこのトランジスタを用いて構成できる。
つまり、Ｖ_DPを発生する部分には図３のようにドレイ
ン、ゲートにそれぞれＶ_cc、アース電位が印加されるＶ
_th＝−３.５Ｖのデプレッション型トランジスタを用い
れば、そのソースから電源電圧Ｖ_DPを得ることができ、
さらに、Ｖ′を発生する部分には同じ構成のトランジス
タのソースに、エンハンス型のトランジスタのドレイン
とゲートを接続し、このトランジスタのしきい値を０.
５Ｖにすれば、このトランジスタのソースから、電源電
圧Ｖ′を得ることができる。

【００３２】次に低電圧に変換された電源電圧の印加方
式について具体例を述べる。

【００３３】図８は、チップ内の間接周辺回路のすべて
（ＰＧ１，ＰＧ２など）に、共通の電圧コンバータ３０
から電圧Ｖ_DPを供給する方式である。これらＰＧからの
出力パルスが図２のφ₁′，φ_x′，φ₃，ａ_i〜ａ_j，
ａ_i′〜ａ_j′などになる。この場合３０が電流供給能力
が十分あれば、間接周辺回路を構成する各パルス発生回
路がそれぞれの負荷容量Ｃ₁，Ｃ₂，Ｃ₃を駆動したとし
ても、Ｖ_DPの電源変動は特に問題はない。しかし３０の
電流供給能力が小さければ、各パルス発生回路ＰＧが動
作する毎にＶ_DPは変動し、この変動は電源線容量Ｃ_DPが
大きければ長時間持続する。すなわち、複数のＰＧは相
互にＶ_DPの変動という形で干渉しあい、各ＰＧからは理
想的なパルス波形が得られなくなる。この欠点を解決し
たのが図９である。各ＰＧ毎に電圧コンバータをつける
ので上記欠点はなくなる。実は、図３がその具体的実施
例だったわけである。

【００３４】図１０は、低電圧の出力パルスを必要とす
るＰＧとそうでないＰＧを混在して使う場合の印加方式
である。たとえば、ＰＧ１あるいはＰＧ４の出力パルス
は、前述したように、低電圧パルスを必要とする直接周
辺回路あるいはメモリアレーに印加される。

【００３５】図１１は、図８の欠点であるＶ_DPを介する
相互干渉を少くする他の一実施例である。間接周辺回路
を構成する各ＰＧを分類すると、ある特定の複数のＰＧ
がある時間帯にのみ動作し、他の複数のＰＧは異なった
時間帯にのみ動作するというように、動作する時間帯に
応じて複数のＰＧ群に分類できる。たとえば、アドレス
マルチプレクス方式のダイナミックメモリなどのよう
に、２個の外部印加クロック（φ₁，φ₂）のそれぞれに
対応して動作する２個のＰＧ群がチップ内部に存在する
わけで、この場合、電圧コンバータは、φ₁，φ₂毎に用
いれば、Ｖ_DPを介して、φ₁とφ₂に関係するＰＧ間の干
渉はなくなる。あるいは、図１２のように、入力信号φ
がＯＮの場合に動作するＰＧ（ＰＧ１，ＰＧ２，ＰＧ
３，…）とＯＦＦの場合に動作するＰＧ（ＰＧ１′，Ｐ
Ｇ２′，ＰＧ３′，…）とに分けて、すなわちφの論理
状態に対応して動作する２種のＰＧ群に分けて、それぞ
れに電圧コンバータ３０を接続する方法も考えられる。
ここでダイナミックメモリの例をとると、φがＯＮの場
合は、メモリ動作をさせる時間帯に、またＯＦＦの場合
はプリチャージ動作をさせる時間帯に対応する。

【００３６】次に電圧コンバータ自身の回路方式につい
て図３以外の実施例を述べる。説明を簡単にするため通
常用いられるダイナミック型パルス発生回路を用いて説
明する。このパルス回路ＰＧの動作の詳細は、昭和５４
年度電子通信学会半導体・材料部門全国大会No.６９に
記されている。その概略を図１３で説明する。すなわ
ち、入力φ₁が印加されると、Ｑ_Dのゲート電圧は高電位
から低電位に放電されて、Ｑ_DはＯＦＦになり、同時に
Ｑ_Lのゲート電圧は低電位から高電位（ブートストラッ
プ容量を用いてＶ_cc以上の高電位に充電される）になる
結果、Ｑ_LはＯＮになり、出力φ₀は低電位（ＯＶ）から
高電位（Ｖ_cc）になる。このような回路形式で、低電圧
の出力パルスを得るには、図３のような実施例があげら
れる。しかし場合によっては、図１４のように外部から
の供給電源であるＶ_ccと等しい振幅のパルスφ_iが入力
した場合、各ＰＧの出力φ₀₁〜φ₀₄の振幅もＶ_ccである
が、ある特定の出力（たとえばφ₀₁′，φ₀₄′）だけは
余分に、より低電圧振幅（Ｖ_DP）のパルスも出力して、
この低電圧パルスを直接周辺回路やメモリアレーに印加
したい場合もあり得る。この場合の電圧コンバータの実
施例を第１５，１６に示した。

【００３７】図１５は、図１３の出力段にφ₀′用のイ
ンバータＱ_L′とＱ_D′を並列に付加した例である。Ｑ_DN
は図３と同じデプレッションＭＯＳＴである。また図１
６は、Ｑ_DとＱ_Lに直列に図３と同じデプレッションＭＯ
ＳＴＱ_DNを付加し、その両端から出力をとり出した例で
ある。明らかにφ₀はＶ_ccまでの振幅が得られ、デプレ
ソションＭＯＳＴのしきい値電圧で規制されてＶ_DPの振
幅になったφ₀′が、φ₀と同時刻に得られる。

【００３８】また図１７は、図１６のφ₀′を図３に示
すように昇圧した例である。

【００３９】以上のように低いレベルをとるパルス発生
回路を述べてきたが、このままでは高信頼性の集積回路
は得られない。すなわち、通常の集積回路では最終製造
工程の後に、エージング試験と称して、通常動作で用い
られる電源電圧よりも十分高い電圧を故意にチップ内の
各トランジスタに印加することによって、ゲート酸化膜
不良などでもともと故障のおこりそうなトランジスタを
初期に見つけることによって、信頼性を保証している。
しかし本例で述べたように、定電圧化してしまうと、外
部電源電圧を高くしても、各トランジスタには十分高い
電圧が印加されないため、十分なエージング試験は不可
能である。そこでエージング試験の場合のみ、たとえば
デプレッションＭＯＳＴのゲート電圧をアース電位より
も高くすることが考えられる。こうすることにより、デ
プレッションＭＯＳＴのよく知られた性質から明らかな
ように、ゲート電圧を高くした分だけ出力電圧は高くな
るわけである。エージング時に印加する手段としては図
１８に示すように、スイッチＳＷによってデプレッショ
ンＭＯＳＴＱ_DNのゲート電圧を、通常の動作時にはア
ース電位に、またエージング時には適当な電圧Ｖ_Eにす
ればよい。図１９はその具体的実施例である。すなわ
ち、チップ内の複数のＱ_DNのゲートは、チップ内の抵抗
Ｒによって、チップ内でアースに接続される。一方ゲー
トはボンディングパッドＰＤを介してパッケージのピン
ＰＮに接続される。通常の動作時に、このピンをオープ
ンにしておけば、各Ｑ_DNのゲートはアース電位になる。
またエージング時にこのピンに電圧を印加すれば、Ｑ_DN
のソースには、電圧を印加した分だけ高い電圧が得られ
るわけである。

【００４０】図２０は、上記のようにエージング用のピ
ンをわざわざ設けずに、チップに加わる外部クロックの
位相関係をエージング時のみ調整し、同じ効果を得るた
めの実施例である。たとえばダイナミックＲＡＭでは、
よく知られているように、２種の外部クロックＲＡＳ
（Row Address Strobe）とＣＡＳ（Column Address Str
obe）の適当なタイミング関係で動作する。通常、ＲＡ
Ｓが高レベルでＣＡＳが低レベルの組み合わせでは用い
ないので、逆にこの組み合せをエージング時に用いれば
よい。すなわち図２０のような論理をとることにより、
上記組み合せの場合のみＱ_DNのゲートがアース電位より
も高い電位をとることができる。

【００４１】なお以上の実施例は、説明の都合上、デプ
レッションＭＯＳＴの実施例であったが、明らかにエン
ハンスＭＯＳＴでも可能である。ただし、デプレッショ
ンＭＯＳＴの例と同じ効果を得るには、そのゲートに一
定の定電圧を印加する必要がある。たとえば、エンハン
スＭＯＳＴのソースに定電圧Ｖ_DPを得るには、このエン
ハンスＭＯＳＴのゲートに定電圧Ｖ_DP＋Ｖ_th（Ｖ_th：エ
ンハンスＭＯＳＴのしきい電圧）を印加する必要があ
る。外部電源電圧の変動によらず、Ｖ_DP＋Ｖ_thをチップ
上で一定にすることは一般に可能であるから、上記のエ
ンハンスＭＯＳＴを使うことができるわけである。

【００４２】

【発明の効果】以上から高集積で高信頼度のメモリが可
能となる。尚本方式はダイナミックＭＯＳメモリ以外に
も、たとえばスタティックＭＯＳメモリやバイポーラメ
モリその他のメモリあるいは、上記の概念が適用できる
集積論理回路にも適用できることは明らかである。

【図面の簡単な説明】

【図１】本発明をＤＲＡＭに適用した例のチップ断面図
である。

【図２】本発明をＤＲＡＭに適用した例の回路図であ
る。

【図３】図２におけるワード電圧発生回路と電圧昇圧回
路の実施例である。

【図４】図３の動作を説明するための図である。

【図５】内部電源発生回路の入力と出力の関係を示した
図である。

【図６】素子構成を説明するための図である。

【図７】素子の具体的寸法例である。

【図８】電圧コンバータの供給方式の一実施例である。

【図９】電圧コンバータの供給方式の一実施例である。

【図１０】電圧コンバータの供給方式の一実施例であ
る。

【図１１】電圧コンバータの供給方式の一実施例であ
る。

【図１２】電圧コンバータの供給方式の一実施例であ
る。

【図１３】ダイナミック型パルス発生回路を示す図であ
る。

【図１４】本発明のパルス発生回路の一実施例を示す図
である。

【図１５】図１４における電圧コンバータの一実施例を
示す図である。

【図１６】図１４における電圧コンバータの一実施例を
示す図である。

【図１７】図１６を図３のに適用した例である。

【図１８】エージング時の電圧印加方法を示す図であ
る。

【図１９】エージング時の電圧印加方法を示す一実施例
である。

【図２０】エージング時の電圧印加方法を示す一実施例
である。

【符号の説明】

Ｖ_DP…内部電源電圧、Ｑ…トランジスタ、ＭＣ…メモリ
セル、ＳＡ…センスアンプ、ＰＣ…プリチャージ回路。

Claims

【特許請求の範囲】

【請求項１】外部電源電圧と、外部信号群と、チップと
から構成されるメモリにおいて、上記チップは、電圧降
下手段と、第１の回路群と、第２の回路群とを有し、上
記チップには、上記外部電源電圧が供給され、上記電圧
降下手段は、上記外部電源電圧以下の内部電圧を発生さ
せる機能を有し、上記外部電源電圧の変動に対する上記
内部電圧の変動率は、所定の電圧になったときに変化
し、上記電圧降下手段は、上記第１の回路群に接続さ
れ、上記第１の回路群は、複数のデータ線と、複数のワ
ード線と、該複数のデータ線と該複数のワード線の所望
の交点に配置されたメモリ素子とを含み、上記外部信号
群は、上記第２の回路群に入力され、上記データ線の信
号電圧は、上記内部電圧を基準として発生され、上記外
部信号群の信号電圧が上記内部電圧より大きい電圧であ
ることを許容することを特徴とするメモリ。
【請求項２】請求項１記載のメモリにおいて、上記外部
電源電圧が上記所定の電圧以下のときは、上記内部電圧
の上記外部電圧に対する変化率は上記外部電源電圧の変
化率とほぼ等しいことを特徴とするメモリ。
【請求項３】請求項１又は請求項２の何れかに記載の半
導体集積回路において、上記外部電源電圧が上記所定の
電圧以上のときは、上記内部電圧の上記外部電圧に対す
る変化率は上記所定の電圧以下のときの変化率より小さ
いことを特徴とする半導体集積回路。
【請求項４】請求項１乃至請求項３の何れかに記載のメ
モリにおいて、上記外部電源電圧が上記所定の電圧以上
のときは、上記内部電圧の上記外部電圧に対する変化率
はほぼゼロであることを特徴とするメモリ。
【請求項５】請求項１乃至請求項４の何れかに記載のメ
モリにおいて、上記第１の回路群は、上記データ線を駆
動する第１の回路を含み、該第１の回路は、上記内部電
圧を基準として発生される電圧が供給されることを特徴
とするメモリ。
【請求項６】請求項５に記載のメモリにおいて、上記第
１の回路は、上記メモリ素子からの信号を増幅するセン
スアンプであることを特徴とするメモリ。
【請求項７】請求項６に記載のメモリにおいて、上記電
圧降下手段は、上記センスアンプの電源端子に接続され
ることを特徴とするメモリ。
【請求項８】請求項１乃至請求項７の何れかに記載のメ
モリにおいて、上記第１の回路群は、上記データ線をプ
リチャージする第２の回路を含み、該第２の回路は、上
記内部電圧を基準として発生される電圧が供給されるこ
とを特徴とするメモリ。
【請求項９】請求項１乃至請求項８の何れかに記載のメ
モリにおいて、上記第１の回路群は、上記メモリセルを
選択するための第３の回路を含み、該第３の回路は、上
記内部電圧を基準として発生される電圧が供給されるこ
とを特徴とするメモリ。
【請求項１０】請求項１乃至請求項９の何れかに記載の
メモリにおいて、上記データ線に現れる電圧の大きい方
の電圧は、上記内部電圧を基準にして発生されることを
特徴とするメモリ。
【請求項１１】請求項１乃至請求項１０の何れかに記載
のメモリにおいて、上記第２の回路群は、上記ワード線
に電圧を供給する第４の回路を含み、上記ワード線に現
れる電圧の大きい方の電圧は、上記内部電圧を基準にし
て発生されることを特徴とするメモリ。
【請求項１２】請求項１乃至請求項１１の何れかに記載
のメモリにおいて、上記データ線に現れる電圧の大きい
方の電圧は、上記ワード線に現れる電圧の大きい方の電
圧よりも小さいことを特徴とするメモリ。
【請求項１３】請求項１乃至請求項１２の何れかに記載
のメモリにおいて、上記第２の回路群は、上記外部信号
群を内部信号群に変換する第５の回路を含み、上記内部
信号群の信号電圧は、上記内部電圧を基準にして発生さ
れることを特徴とするメモリ。
【請求項１４】請求項１３に記載のメモリにおいて、上
記第５の回路は、上記外部電源電圧が供給されることを
特徴とするメモリ。
【請求項１５】請求項１乃至請求項１４の何れかに記載
のメモリにおいて、上記メモリ素子は、ダイナミックＲ
ＡＭの素子であることを特徴とするメモリ。
【請求項１６】請求項１乃至請求項１５の何れかに記載
のメモリにおいて、上記チップの基板電圧は、外部電源
電圧を基準にして発生されることを特徴とするメモリ。
【請求項１７】請求項１乃至請求項１６の何れかに記載
のメモリにおいて、上記外部信号群は、アドレス信号を
含むことを特徴とするメモリ。
【請求項１８】請求項１乃至請求項１７の何れかに記載
のメモリにおいて、上記外部信号群は、制御信号を含む
ことを特徴とするメモリ。