CN102651232B - 半导体存储装置 - Google Patents

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Abstract

本发明提供一种半导体存储装置，包括：存储器单元阵列，所述存储器单元阵列包括多个芯片；控制电路，所述控制电路被配置为控制存储器单元阵列的内部操作；电源电路，所述电源电路被配置为向控制电路供电；以及模式设置电路，所述模式设置电路被配置为响应于时钟使能信号而基于模式寄存器组命令和经由数据输入/输出焊盘接收的数据来输出用于供电控制的标志信号。

Description

半导体存储装置
相关申请的交叉引用
本申请要求2011年2月28日向韩国知识产权局提交的韩国专利申请No.10-2010-0018197的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各实施例涉及半导体集成电路。更具体而言，某些实施例涉及一种半导体存储装置。
背景技术
为了使半导体存储装置的容量最大化，在半导体存储装置的一个模块中设置多个芯片。
图1是常见的半导体存储装置的配置图。
如图1所示，半导体存储装置包括控制器12和存储区14。存储区14可以包括层叠在其内的多个芯片。存储区14还可以包括一个或更多个冗余芯片，以应对在特定的芯片中发生失效，以便替换失效的芯片。
控制器12为存储区14提供时钟使能信号CKE、时钟信号CLK、命令CMD和地址ADD，并经由DQ引脚传送/接收数据。
例如，当芯片1中发生失效时，控制器12可以实质上防止访问芯片1，并可以在必需要访问芯片1时容许访问冗余芯片中的一个。
然而，尽管由于访问路径已转至冗余芯片故在进一步的操作中不需要芯片1，但控制12仍继续向失效芯片以及处于正常操作的芯片供电。也就是，由于不必要的供电，因此半导体存储装置的总功耗增加。
半导体存储装置的存储区可以如图2所示来配置。
图2是说明包括多个存储列(rank)的存储区的图。
图2所示的存储区16包括多个存储列，每个存储列包括层叠在其内的多个芯片。由于每个存储列还包括一个或更多个冗余芯片，故可以利用冗余芯片来修复失效芯片。
包括这种存储区16的存储装置可以执行关于所述多个存储列的交织(interleave)操作，由此实现高速操作。
在这种存储装置中，可以由芯片选择信号CS选中一个存储列，并且可以基于芯片地址信号选中要访问的芯片。此时，控制器仍继续向未选中的芯片供电，导致半导体存储装置的功耗增加。
发明内容
因此，需要一种改进的半导体存储装置，其能够有效地降低功耗。
为了实现上述优点并根据本发明的目的，如本文所实施并广义描述的，本发明的一个示例性方面可以提供一种半导体存储装置，包括：存储器单元阵列，所述存储器单元阵列包括多个芯片；控制电路，所述控制电路被配置为控制存储器单元阵列的内部操作；电源电路，所述电源电路被配置为向控制电路供电；以及模式设置电路，所述模式设置电路被配置为响应于时钟使能信号而基于模式寄存器组命令(mode register set command)和经由数据输入/输出焊盘接收的数据来输出用于供电控制的标志信号。
在本发明的另一个示例性方面中，一种半导体存储装置可以包括：存储器单元阵列，所述存储器单元阵列包括多个芯片；控制电路，所述控制电路被配置为控制存储器单元阵列的内部操作；电源电路，所述电源电路被配置为向控制电路供电；以及模式设置电路，所述模式设置电路被配置为响应于时钟使能信号而基于模式寄存器组命令和经由数据输入/输出焊盘接收的与失效芯片有关的信息来输出第一标志信号，并基于模式寄存器组命令以及经由数据输入/输出焊盘接收的与以字节为单位的操作模式有关的信息来输出第二标志信号。
本发明的其它的目的和优点的一部分将在以下的描述中阐明，一部分将从描述中显然地得出，或者可以通过对本发明的实践而习得。借助于所附权利要求中特别指出的要素和组合可以了解并获得本发明的目的和优点。
应当理解的是，前述的概括性的描述以及以下的详细描述都是示例性并仅用于解释说明的，并非是对权利要求所限定的本发明的限制。
附图说明
包含在本说明书中并构成说明书一部分的附图示出与本发明一致的各个实施例，并且与说明书一起用于解释本发明的原理。
图1是常见的半导体存储装置的配置图。
图2是说明包括多个存储列的存储区的图。
图3是说明根据本发明的一个示例性实施例的模式设置电路的图。
图4是说明根据本发明的一个示例性实施例的模式设置过程的时序图。
图5是说明图3所示的模式设置电路的一个例子的图。
图6是根据本发明的一个示例性实施例的半导体存储装置的配置图。
具体实施方式
现在将具体参考符合本公开的示例性实施方式，附图中图示了本公开的例子。只要可能，将在全部附图中使用相同的附图标记来表示相同或相似的部分。
图3是说明根据本发明的一个示例性实施例的模式设置电路的图。
根据本实施例的模式设置电路110被配置为响应于时钟使能信号CKE、模式寄存器设置(MRS)命令和DQ信号来输出第一标志信号MPD0_F和第二标志信号MPD1_F。
MRS信号可以从状态机120提供。状态机120被配置为响应于时钟使能信号CKE、时钟信号CLK、芯片选择信号CS、地址信号ADD和命令CMD来确定存储装置的状态。具体地，状态机120可以被配置为基于所接收到的芯片选择信号CS和命令CMD(例如，RAS、CAS、WE等)的逻辑电平来产生用于激活存储器单元的字线的激活命令、用于输入/输出存储器单元的数据的读取/写入命令等。另外，状态机120被配置为将地址信号ADD和命令CMD译码，并输出MRS命令。
模式设置电路110被配置为从状态机120接收MRS命令、时钟使能信号CKE和DQ信号。根据本示例性实施例，DQ信号可以包括与失效芯片有关的信号，或与以字节为单位的操作模式有关的信息。
当从状态机120输入MRS命令并且输入与失效芯片有关的信息作为DQ信号时，模式设置电路110输出第一标志信号MPD0_F以允许切断针对失效芯片的全部供电。另外，第一标志信号MPD0_F被提供至失效芯片的外围电路、核心电路和电源电路，以允许将失效芯片的操作所必需的内部供电切断。就此而言，关闭针对失效芯片的供电的模式可以被称作最大功率下降模式。
另外，当从状态机120输入MRS命令并且输入与以字节为单位的操作模式有关的信息作为DQ信号时，模式设置电路110输出用于将存储区的内部操作禁止的第二标志信号MPD1_F。第二标志信号MPD1_F被提供至存储区的外围电路和核心电路，以允许切断内部供电。在这种情况下，可以不向电源电路提供第二标志信号MPD1_F。因此，当半导体存储装置离开以字节为单位的操作模式时，由于仅向外围电路或核心电路供电，因此可以高速地稳定电力。
模式设置电路110可以如图3所示来配置。然而，本发明并不局限于此。例如，状态机120可以被配置为内部地输出第一标志信号MPD0_F和第二标志信号MPD1_F。此外，模式寄存器组译码器可以被配置为产生第一标志信号MPD0_F和第二标志信号MPD1_F。
图4是说明根据本发明的示例性实施例的模式设置过程的时序图。
当芯片选择信号CSB被激活为低电平并且时钟使能信号CKE被激活为高电平时，状态机120将地址信号ADD和命令CMD译码以产生MRS命令。
当经由DQ焊盘输入与失效芯片有关的信息时，模式设置电路110将MRS命令与DQ信号进行逻辑组合并与时钟使能信号CKE的去激活定时同步地激活第一标志信号MPD0_F。这样，即使时钟使能信号CKE再次被激活，模式设置电路110也允许将第一标志信号MPD0_F实质地保持在激活状态，由此实质地防止向失效芯片供电。
另外，当经由DQ焊盘输入与以字节为单位的操作模式有关的信息时，模式设置电路110将MRS命令与DQ信号进行逻辑组合并与时钟使能信号CKE的去激活定时同步地激活第二标志信号MPD1_F。然后，当输入有效命令诸如写入命令或读取命令时，模式设置电路110将第二标志信号MPD1_F去激活。
用于实质上防止对关于存储芯片的控制电路和电源电路的所有供电以及当再次供电时用于稳定电力所需的时间至少要数百μs。然而，当仅阻止用于控制电路的电力而对电源电路的供电实质上保持在如本发明所述的以字节为单位的操作模式时，由于仅花费数百μs用于稳定电力，因此可以实现存储装置的高速操作。
图5是说明图3所示的模式设置电路的一个例子的图。
如图5所示，模式设置电路110包括第一比较单元112和第二比较单元114。
第一比较单元112被配置为响应于时钟使能信号CKE、MRS命令和DQ信号来输出第一标志信号MPD0_F。具体而言，第一比较单元112可以包括与非门，所述与非门在时钟使能信号CKE被激活时将MRS命令与DQ信号进行组合以将第一标志信号MPD0_F激活，并允许即使时钟使能信号CKE从高态激活到低态也将第一标志信号MPD0_F实质上保持在激活状态，如图4的时序图所示。
第二比较单元114被配置为响应于时钟使能信号CKE、MRS命令和DQ信号来输出第二标志信号MPD1_F。第二比较单元114可以包括或非门，所述或非门在时钟使能信号CKE被激活时将MRS命令与DQ信号进行组合以将第二标志信号MPD1_F激活，并在时钟使能信号CKE从高态激活至低态时将第二标志信号MPD1_F去激活，如图4的时序图所示。
图6是根据本发明的一个示例性实施例的半导体存储装置的配置图。
根据本实施例的半导体存储装置200包括：存储器单元阵列210；控制电路220，用于控制存储单元阵列210的内部操作；电源电路230，用于为控制电路220的操作提供所需的电力；以及模式设置电路110，用于确定是否向控制电路220和电源电路230供电。
存储器单元阵列210可以包括如图1和图2所示的多个芯片和多个存储列。
控制电路220包括基于行的控制电路、基于列的控制电路、数据控制电路和同步电路，控制电路220控制如激活、预充电或刷新的操作，并且在提供与用于这些操作的外部时钟同步的内部时钟时控制写入和读取操作。
电源电路230包括核心电压发生电路、泵浦电压发生电路和衬底偏置电压发生电路，并且电源电路230基于存储器单元阵列210的操作模式为控制电路220提供合适的电压。
模式设置电路110可以如图3和图5来配置。当用冗余芯片来替换组成存储器单元阵列210的多个芯片中的失效芯片时，模式设置电路110接收与失效芯片有关的信息作为DQ信号，并响应于时钟使能信号CKE和MRS命令而产生第一标志信号MPD0_F。第一标志信号MPD0_F被提供至控制电路220和电源电路230，以实质上防止向与未使用的失效芯片的操作相关的控制电路220和电源电路230供电。
另外，当在以字节为单位的操作模式中使用存储器单元阵列210时，模式设置电路110接收与以字节为单位的操作模式有关的信息作为DQ信号，并响应于时钟使能信号CKE和MRS命令来产生第二标志信号MPD1_F。第二标志信号MPD1_F可以被提供至控制单元220。在这种情况下，实质地保持对电源电路230的供电，仅阻止对控制电路220的供电。因此，当存储器单元阵列离开以字节为单位的操作模式时，由于仅执行对控制电路220的供电，因此可以减少用于稳定电力所需的时间。
结果是，在根据本实施例的半导体存储器装置中，阻止了对失效芯片的所有供电，使得可以将功耗最小化。此外，可以基于半导体存储装置的操作模式而选择性地向控制电路供电。因此，可以实质上防止向不需要的电路供电，并且高速地稳定电力，带来半导体存储装置的操作速度的改进。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的半导体存储装置不应当限于描述的实施例。确切地说，本文所述的半导体存储装置应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (11)

1.一种半导体存储装置，包括：
存储器单元阵列，所述存储器单元阵列包括多个芯片；
控制电路，所述控制电路被配置为控制所述存储器单元阵列的内部操作；
电源电路，所述电源电路被配置为向所述控制电路供电；以及
模式设置电路，所述模式设置电路被配置为响应于时钟使能信号而基于模式寄存器组命令和经由数据输入/输出焊盘接收的数据来输出用于供电控制的标志信号，
其中，所述控制电路和所述电源电路被配置为通过根据所述标志信号而选择性地提供电源来导通或切断。
2.如权利要求1所述的半导体存储装置，其中，所述模式设置电路被配置为经由所述数据输入/输出焊盘接收与失效芯片有关的信息，并输出第一标志信号。
3.如权利要求2所述的半导体存储装置，其中，在所述时钟使能信号被激活时，所述第一标志信号响应于所述模式寄存器组命令和所述与失效芯片有关的信息而与所述时钟使能信号的去激活定时同步地被激活，并且无论所述时钟使能信号的电平如何也保持所述第一标志信号的激活状态。
4.如权利要求2所述的半导体存储装置，其中，所述模式设置电路被配置为经由所述输入/输出焊盘接收与以字节为单位的操作模式有关的信息，并输出第二标志信号。
5.如权利要求4所述的半导体存储装置，其中，所述第二标志信号被提供给所述控制电路。
6.如权利要求4所述的半导体存储装置，其中，在所述时钟使能信号被激活时，所述第二标志信号响应于所述模式寄存器组命令和所述与以字节为单位的操作模式有关的信息而与所述时钟使能信号的去激活定时同步地被激活，并且所述第一标志信号在所述时钟使能信号被激活时被去激活。
7.一种半导体存储装置包括：
存储器单元阵列，所述存储器单元阵列包括多个芯片；
控制电路，所述控制电路被配置为控制所述存储器单元阵列的内部操作；
电源电路，所述电源电路被配置为向所述控制电路供电；以及
模式设置电路，所述模式设置电路被配置为响应于时钟使能信号而基于模式寄存器组命令和经由数据输入/输出焊盘接收的与失效芯片有关的信息输出第一标志信号，并基于模式寄存器组命令和经由数据输入/输出焊盘接收的与以字节为单位的操作模式有关的信息输出第二标志信号。
8.如权利要求7所述的半导体存储装置，其中，所述第一标志信号被提供给所述控制电路和所述电源电路。
9.如权利要求7所述的半导体存储装置，其中，在所述时钟使能信号被激活时，所述第一标志信号响应于所述模式寄存器组命令和所述与失效芯片有关的信息而与所述时钟使能信号的去激活定时同步地被激活，并且无论所述时钟使能信号的电平如何也保持所述第一标志信号的激活状态。
10.如权利要求7所述的半导体存储装置，其中，所述第二标志信号被提供给所述控制电路。
11.如权利要求7所述的半导体存储装置，其中，在所述时钟使能信号被激活时，所述第二标志信号响应于所述模式寄存器组命令和所述与以字节为单位的操作模式有关的信息而与所述时钟使能信号的去激活定时同步地被激活，并且所述第一标志信号在所述时钟使能信号被激活时被去激活。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102083374B1 (ko) 2013-06-17 2020-04-14 에스케이하이닉스 주식회사 반도체 장치 및 그의 제어 방법
KR20160112439A (ko) * 2015-03-19 2016-09-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 동작 방법
KR102518987B1 (ko) * 2018-03-12 2023-04-07 에스케이하이닉스 주식회사 반도체 장치, 커맨드 트레이닝 시스템 및 방법
KR102483476B1 (ko) 2018-04-03 2023-01-03 에스케이하이닉스 주식회사 데이터 입/출력 핀 단위로의 리페어를 지원하는 반도체 메모리 장치 및 그 반도체 메모리 장치의 리페어 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088290A (en) * 1997-08-13 2000-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device having a power-down mode
US6711075B2 (en) * 2000-07-19 2004-03-23 Renesas Technology Corporation Semiconductor wafer, semiconductor chip, and manufacturing method of semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100284296B1 (ko) * 1999-04-13 2001-03-02 김영환 내부전원 발생회로
JP3859912B2 (ja) * 1999-09-08 2006-12-20 株式会社東芝 不揮発性半導体記憶装置
KR100372250B1 (ko) * 1999-11-02 2003-02-19 삼성전자주식회사 반도체 메모리 장치
JP2005332446A (ja) * 2004-05-18 2005-12-02 Fujitsu Ltd 半導体メモリ
JP4861022B2 (ja) * 2006-02-28 2012-01-25 富士通セミコンダクター株式会社 半導体装置の試験用回路および試験方法、半導体ウエハ、並びに半導体チップの製造方法
JP4967532B2 (ja) * 2006-08-25 2012-07-04 富士通セミコンダクター株式会社 半導体集積回路および半導体集積回路のテスト方法
KR101588000B1 (ko) * 2009-08-18 2016-01-25 삼성디스플레이 주식회사 표시 장치 구동 방법 및 이를 이용한 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6088290A (en) * 1997-08-13 2000-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device having a power-down mode
US6711075B2 (en) * 2000-07-19 2004-03-23 Renesas Technology Corporation Semiconductor wafer, semiconductor chip, and manufacturing method of semiconductor device

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Publication number Publication date
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