CN110718251A - 半导体装置 - Google Patents

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Abstract

实施方式提供能够降低制造成本的半导体装置。半导体装置包括第1芯片及第2芯片，第1芯片具有第1基板、第1元件层、设置于第1元件层的焊垫、贯穿第1基板及第1元件层且与焊垫连接的通孔，第2芯片具有第2基板、第2元件层、设置于第2元件层的焊垫、贯穿第2基板与第2元件层且与焊垫连接的通孔，第1芯片的通孔包含第1通孔，第1芯片的焊垫包含与第1通孔连接的第1焊垫，第2芯片的通孔包含第2通孔，第2芯片的焊垫包含与第2通孔连接的第2焊垫及第3焊垫，包含设置于第2元件层中且将第2焊垫与第3焊垫连接的第1配线，第1芯片与第2芯片将第1元件层的上表面及第2元件层的上表面重叠，第1焊垫及第3焊垫经由第1导电体而连接。

Description

半导体装置
[相关申请]
本申请享有以日本专利申请2018-132427号(申请日：2018年7月12日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体装置。
背景技术
作为半导体装置的NAND(与非)型闪速存储器已为人所知。
发明内容
实施方式提供一种能够降低制造成本的半导体装置。
实施方式的半导体装置包括第1芯片及第2芯片，
所述第1芯片具有：
第1基板；
第1元件层，设置于所述第1基板的上表面；
多个焊垫，以从所述第1元件层的上表面露出的方式设置；及
多个通孔，以贯穿所述第1基板与所述第1元件层的方式设置，各自从所述第1基板的下表面露出，并且与所述多个焊垫中的对应的一个直接连接；
所述第2芯片具有：
第2基板；
第2元件层，设置于所述第2基板的上表面；
多个焊垫，以从所述第2元件层的上表面露出的方式设置；及
多个通孔，以贯穿所述第2基板与所述第2元件层的方式设置，各自从所述第2基板的下表面露出，并且与所述多个焊垫中的对应的一个直接连接；
所述第1芯片的所述多个通孔包含第1通孔，
所述第1芯片的所述多个焊垫包含与所述第1通孔直接连接的第1焊垫，
所述第2芯片的所述多个通孔包含第2通孔，
所述第2芯片的所述多个焊垫包含与所述第2通孔直接连接的第2焊垫及第3焊垫，
包含设置于所述第2元件层中且将所述第2焊垫与所述第3焊垫连接的第1配线，
所述第1芯片与所述第2芯片以所述第1元件层的所述上表面及所述第2元件层的所述上表面相向的方式重叠，
所述第1焊垫及所述第3焊垫经由第1导电体而连接。
附图说明
图1是用于说明第1实施方式的存储器系统的构成的框图。
图2是用于说明第1实施方式的半导体装置的构成的框图。
图3是用于说明第1实施方式的半导体装置的核心芯片的信号路径的电路图。
图4是表示第1实施方式的半导体装置的核心芯片组的构成的一例的框图。
图5是用于说明第1实施方式的半导体装置的子芯片的布局图案的俯视图。
图6是用于说明第1实施方式的半导体装置的子芯片的配线图案的一例的剖视图。
图7是用于说明第1实施方式的半导体装置的子芯片的布局图案的俯视图。
图8是用于说明第1实施方式的半导体装置的子芯片的配线图案的一例的剖视图。
图9是用于说明第1实施方式的半导体装置的子芯片的积层的情况下的布局图案的俯视图。
图10是用于说明第1实施方式的半导体装置的核心芯片组的积层结构的剖视图。
图11是用于说明比较例的半导体装置的核心芯片组的积层结构的剖视图。
图12是用于说明的半导体装置的核心芯片组的积层结构的剖视图。
图13是用于说明的半导体装置的核心芯片组的积层结构的剖视图。
图14是用于说明第1实施方式的变化例1的半导体装置的子芯片的配线图案的一例的剖视图。
图15是用于说明第1实施方式的变化例1的半导体装置的子芯片的配线图案的一例的剖视图。
图16是用于说明第1实施方式的变化例1的半导体装置的核心芯片组的积层结构的剖视图。
图17是用于说明第1实施方式的变化例2的半导体装置的子芯片的配线图案的一例的剖视图。
图18是用于说明第1实施方式的变化例2的半导体装置的子芯片的配线图案的一例的剖视图。
图19是用于说明第1实施方式的变化例2的半导体装置的核心芯片组的积层结构的剖视图。
图20是用于说明第2实施方式的半导体装置的核心芯片的信号路径的电路图。
图21是用于说明第2实施方式的半导体装置的子芯片的配线图案的一例的剖视图。
图22是用于说明第2实施方式的半导体装置的子芯片的配线图案的一例的俯视图。
图23是用于说明第2实施方式的半导体装置的子芯片的配线图案的一例的剖视图。
图24是用于说明第2实施方式的半导体装置的子芯片的配线图案的一例的俯视图。
图25是用于说明第2实施方式的半导体装置的核心芯片组的积层结构的剖视图。
图26是表示第2实施方式的半导体装置的积层2个子芯片的情况下的各子芯片的焊垫的关系的图。
图27是用于说明第2实施方式的半导体装置的核心芯片组的积层结构中的信号或电源的流动的剖视图。
图28是用于说明第2实施方式的变化例的半导体装置的核心芯片的信号路径的电路图。
图29是用于说明第2实施方式的变化例的半导体装置的子芯片的配线图案的一例的剖视图。
图30是用于说明第2实施方式的变化例的半导体装置的子芯片的配线图案的一例的俯视图。
图31是用于说明第2实施方式的变化例的半导体装置的子芯片的配线图案的一例的剖视图。
图32是用于说明第2实施方式的变化例的半导体装置的子芯片的配线图案的一例的俯视图。
图33是用于说明第2实施方式的变化例的半导体装置的核心芯片组的积层结构的剖视图。
图34是表示第2实施方式的变化例的半导体装置的积层2个子芯片的情况下的各子芯片的焊垫的关系的图。
图35是用于说明第2实施方式的变化例的半导体装置的核心芯片组的积层结构中的信号或电源的流动的剖视图。
图36是用于说明第3实施方式的半导体装置的核心芯片的信号路径的电路图。
图37是用于说明第3实施方式的半导体装置的子芯片的配线图案的一例的剖视图。
图38是用于说明第3实施方式的半导体装置的子芯片的配线图案的一例的俯视图。
图39是用于说明第3实施方式的半导体装置的子芯片的配线图案的一例的剖视图。
图40是用于说明第3实施方式的半导体装置的子芯片的配线图案的一例的俯视图。
图41是用于说明第3实施方式的半导体装置的核心芯片组的积层结构的剖视图。
图42是表示第3实施方式的半导体装置的积层2个子芯片的情况下的各子芯片的焊垫的关系的图。
图43是用于说明第3实施方式的半导体装置的核心芯片组的积层结构中的信号或电源的流动的剖视图。
图44是用于说明第3实施方式的变化例的半导体装置的子芯片的配线图案的一例的剖视图。
图45是用于说明第3实施方式的变化例的半导体装置的子芯片的配线图案的一例的俯视图。
图46是用于说明第3实施方式的变化例的半导体装置的子芯片的配线图案的一例的剖视图。
图47是用于说明第3实施方式的变化例的半导体装置的子芯片的配线图案的一例的俯视图。
图48是用于说明第3实施方式的变化例的半导体装置的核心芯片组的积层结构的剖视图。
图49是表示第3实施方式的变化例的半导体装置的积层2个子芯片的情况下的各子芯片的焊垫的关系的图。
图50是用于说明第3实施方式的变化例的半导体装置的核心芯片组的积层结构中的信号或电源的流动的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，以下的说明中，对具有相同功能及构成的构成要素附上共同的参照符号。而且，在对具有共同的参照符号的多个构成要素进行区分的情况下，对该共同的参照符号附下标来加以区分。另外，在不需要对多个构成要素进行特别区分的情况下，对该多个构成要素仅附共同的参照符号而不附下标。
＜1＞第1实施方式
对第1实施方式的半导体装置进行说明。
＜1－1＞构成
首先，对第1实施方式的半导体装置的构成进行说明。
＜1－1－1＞存储器系统的整体构成
使用图1对第1实施方式的存储器系统的构成例进行说明。图1是表示第1实施方式的存储器系统的构成的一例的框图。存储器系统1例如设置于外部的未图式的基板系统上。存储器系统1利用从该基板系统供给的电源电压及接地电压GND而动作，且与外部的未图式的主机设备通信。存储器系统1保存来自主机设备(未图示)的数据并将数据读出到主机设备。
如图1所示，存储器系统1具备控制器2及半导体存储装置(半导体装置或NAND型闪速存储器)3。控制器2从主机设备接收命令，基于所接收到的命令来控制半导体存储装置3。具体来说，控制器2将从主机设备指示写入的数据写入到半导体存储装置3，并将从主机设备指示读出的数据从半导体存储装置3读出且发送到主机设备。控制器2利用NAND总线连接于半导体存储装置3。半导体存储装置3具备多个存储单元，非易失性地存储数据。
NAND总线进行依据NAND接口的信号/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB、DQS、/DQS、及I/O＜7：0＞的发送接收。信号/CE是用于启动半导体存储装置3的信号。信号CLE及ALE向半导体存储装置3通知与信号CLE及ALE并行地在半导体存储装置3中流动的信号I/O＜7：0＞分别是指令CMD及地址ADD。信号/WE指示将与信号/WE并行地在半导体存储装置3中流动的信号I/O＜7：0＞提取到半导体存储装置3。信号/RE及RE指示向半导体存储装置3输出信号I/O＜7：0＞。信号/WP指示半导体存储装置3禁止数据写入及删除。信号/RB表示半导体存储装置3是就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)。信号I/O＜7：0＞是例如8比特的信号。信号DQS、/DQS是成为半导体存储装置3的信号I/O＜7：0＞的输入输出的时机的指标的基准信号。信号I/O＜7：0＞是在半导体存储装置3与控制器2之间发送接收的数据的实体，包含指令CMD、地址ADD、数据DAT、以及状态STS。数据DAT包含写入数据及读出数据。
＜1－1－2＞控制器的构成
对第1实施方式的存储器系统的控制器进行说明。如图1所示，控制器2具备处理器(CPU：Central Processing Unit)5、内置存储器(RAM：Random Access Memory)6、NAND接口电路7、缓冲存储器8、及主机接口电路9。
处理器5对控制器2整体的动作进行控制。处理器5例如响应从主机设备接收到的数据的写入命令，对半导体存储装置3发行基于NAND接口的写入命令。该动作在读出及删除的情况下也相同。
内置存储器6例如是DRAM(Dynamic RAM，动态随机存取存储器)等半导体存储器，被用作处理器5的作业区域。内置存储器6保存用于管理半导体存储装置3的固件及各种管理表等。
NAND接口电路7经由NAND总线而与半导体存储装置3连接，负责与半导体存储装置3的通信。NAND接口电路7根据处理器5的指示将指令CMD、地址ADD、及写入数据发送到半导体存储装置3。而且，NAND接口电路7从半导体存储装置3接收读出数据。
缓冲存储器8暂时地保存控制器2从半导体存储装置3及主机设备接收到的数据等。
主机接口电路9与主机设备连接，负责与主机设备的通信。主机接口电路9例如将从主机设备接收到的命令及数据分别传输到处理器5及缓冲存储器8。
＜1－1－3＞半导体装置的构成
接下来，使用图2对第1实施方式的半导体装置的构成例进行说明。图2是表示第1实施方式的半导体装置的构成的一例的框图。
半导体存储装置3例如具备根据从基板系统供给的电源电压及接地电压GND进行动作的接口芯片10及核心芯片组11。核心芯片组11例如具备多个核心芯片CC(本实施方式中CC0、CC1、CC2及CC3这4个)。核心芯片CC的数量不限于4个，任意的数量均能够适用。此处，“核心芯片CC”是可与接口芯片10一起作为一个NAND闪速存储器发挥功能的半导体集成电路(芯片)的构成单位。
接口芯片10具有在控制器2与核心芯片组11之间，使信号/CE、CLE、ALE、/WE、/RE、RE、/WP、/RB、DQS、/DQS、及I/O＜7：0＞接口连接的功能。接口芯片10例如将信号I/O＜7：0＞内的指令CMD、地址ADD与信号DQS及/DQS一起传输到核心芯片组11。而且，例如，接口芯片10与核心芯片组11之间发送接收信号I/O＜7：0＞内的写入数据及读出数据以及DQS及/DQS。
各核心芯片CC具备存储单元阵列12、数据传输电路13、芯片控制逻辑电路14、周边控制电路15、电源电路16、核心驱动电路17、行解码器18、及感测放大器19。以下的说明中，将包含存储单元阵列12、数据传输电路13、芯片控制逻辑电路14、周边控制电路15、电源电路16、核心驱动电路17、行解码器18、及感测放大器19的设置于各核心芯片内的各种电路统称为“内部电路”。
存储单元阵列12具备多个平面(此处例如为平面0、平面1、平面2及平面3这4个)。平面包含与字线及位线相关联的多个非易失性存储单元晶体管(未图示)。各平面中，例如在一个写入动作或读出动作中，能够同时执行写入动作及读出动作。另外，存储单元阵列12内的平面数不限于4个，例如能够适用1、2、8等数目。
数据传输电路13将指令CMD、地址ADD传输到周边控制电路15。而且，数据传输电路13与感测放大器19之间发送接收写入数据及读出数据。
芯片控制逻辑电路14经由接口芯片10接收与信号/CE、CLE、ALE、/WE、/RE、RE、及/WP相当的信号。而且，芯片控制逻辑电路14经由接口芯片10，将信号/RB传输到控制器2并将核心芯片的状态通知到外部。
周边控制电路15接收指令CMD，按照基于所接收到的指令CMD的顺序来控制核心芯片的整体。
电源电路16基于来自周边控制电路15的指示，产生数据的写入、读出及删除等动作所需的电压。电源电路16将所产生的电压供给到行解码器18及感测放大器19。
行解码器18从周边控制电路15接收地址ADD中的行地址，并基于该行地址选择各平面的部分。然后，经由行解码器18对所选择的各平面的部分传输来自电源电路16的电压。
感测放大器19在数据的读出时，感测从存储单元晶体管读出到位线的读出数据，并将所感测到的读出数据传输到数据传输电路13。感测放大器19在数据的写入时，将经由位线写入的写入数据传输到存储单元晶体管。而且，感测放大器19从周边控制电路15接收地址ADD中的列地址，并输出基于该列地址的列的数据。
另外，图2的例子中示出了接口芯片10及核心芯片组11作为不同的芯片设置的构成，但不限于此。例如，核心芯片组11也可包含具有与接口芯片10相同的功能的电路。该情况下，核心芯片组11可不经由接口芯片10而与控制器2进行各种信号的通信。
＜1－1－4＞核心芯片组
接下来，对第1实施方式的半导体装置的核心芯片组进行说明。
＜1－1－4－1＞核心芯片的信号路径
核心芯片组经由各核心芯片内的信号路径电连接。
因此，使用图3对第1实施方式的半导体装置的核心芯片的信号路径进行说明。图3是用于说明第1实施方式的半导体装置的核心芯片的信号路径的电路图。
如图3所示，第1实施方式的半导体装置的核心芯片中设置着3种信号路径(SL1～SL3)。
信号路径SL1具备：端子Ta1，端子Tb1，以及将端子Ta1及Tb1连接的设置于核心芯片CC的内部的配线层(也记载为配线、金属配线层、金属配线、金属层、金属)。该信号路径SL1被用于电源电压及接地电压GND的供给。
信号路径SL2具备：端子Ta2，端子Tb2，在核心芯片CC的内部将端子Ta2及Tb2连接的配线层，以及设置于端子Ta2及Tb2之间的配线层上且具有与端子Ta2连接的输入端及与端子Tb2连接的输出端的反相器(逻辑元件或逻辑元件层)INVA。
信号路径SL3具备：端子Ta3，端子Tb3，在核心芯片CC的内部将端子Ta3及Tb3连接的配线层，以及设置于端子Ta3及Tb3之间的配线层上且具有与端子Ta3连接的输出端及与端子Tb2连接的输入端的反相器(逻辑元件或逻辑元件层)INVB。
＜1－1－4－2＞核心芯片组的构成
使用图4对第1实施方式的半导体装置的核心芯片组的构成例进行说明。图4是表示第1实施方式的半导体装置的核心芯片组的构成的一例的框图。
如图4所示，核心芯片组11的核心芯片CC(CC0、CC1、…)的各个包含多个子芯片SC。例如，核心芯片CC包含子芯片SC0及SC1。另外，核心芯片CC的数量能够应用任意的自然数。
此处，“子芯片SC”是设置于一个半导体基板上的半导体集成电路，且是构成核心芯片CC的功能的部分的半导体集成电路。
＜1－1－4－3＞子芯片的构成
接下来，对第1实施方式的半导体装置的子芯片的构成进行说明。
子芯片的电路构成例如包含设置于半导体基板及该半导体基板上的元件层的半导体集成电路。半导体集成电路例如通过内部电路的配置(也称作“布局图案”)及将该内部电路间连接的配线层的配置(也称作“配线图案”)而具体地设计。更具体来说，例如，布局图案决定核心芯片内的存储单元阵列12、数据传输电路13、芯片控制逻辑电路14、周边控制电路15、电源电路16、核心驱动电路17、行解码器18、感测放大器19、信号路径的半导体基板上的配置。而且，例如，配线图案决定根据布局图案配置的内部电路的输入输出关系。包含布局图案及配线图案的子芯片SC的设计整体的信息也称作“芯片设计”。另外，以下的说明中，将布局图案及配线图案例如设为如下来进行说明，即，切割步骤中从晶圆切出的芯片中的与一个半导体基板上相当的范围是一个图案的单位。
另外，以下的说明中，将半导体基板中的设置着内部电路的面定义为“上表面”，将上表面的相反的面定义为“下表面”。另一方面，将半导体基板上的构成内部电路的各层中的半导体基板侧的面定义为“下表面”，将下表面的相反的面定义为“上表面”。而且，将子芯片中的半导体基板侧的面定义为“下表面”，将内部电路侧的面定义为“上表面”。而且，将与半导体基板的上表面及下表面平行的面设为xy平面，将与xy平面垂直的方向设为z轴方向。另外，x轴方向与y轴方向在xy平面内相互正交。
＜1－1－4－3－1＞子芯片SC0的布局
首先，对构成核心芯片的2个子芯片中的子芯片SC0的布局进行说明。图5是用于说明第1实施方式的半导体装置的子芯片的布局图案的俯视图。
如图5所示，子芯片SC0的布局图案是核心芯片CC的布局图案的一部分，设置于xy平面上具有沿着x轴方向的2边及沿着y轴方向的2边的矩形状的区域。
平面0、平面1分别设置于该矩形状的区域的2角(图5中的左上角及左下角)。行解码器18及感测放大器19分割地配置于与平面0、平面1对应的部分。以下的说明中，分别与平面0、平面1对应的行解码器18的部分及感测放大器19的部分分别称为行解码器18－0、18－1及感测放大器19－0、19－1。行解码器18－0、18－1的沿着y轴方向的边的一边分别例如与平面0、平面1的沿着y轴方向的边相接。行解码器18－0及18－1的沿着y轴方向的边的另一边且感测放大器19－0、19－1分别例如与平面0、平面1的沿着x轴方向的边相接。
在由感测放大器19－0、19－1在y轴方向上夹着的区域配置着数据传输电路13、芯片控制逻辑电路14、周边控制电路15、电源电路16及核心驱动电路17。另外，以下的说明中，数据传输电路13、芯片控制逻辑电路14、周边控制电路15、电源电路16及核心驱动电路17称为针对存储单元阵列12、行解码器18及感测放大器19的“周边电路”。
核心驱动电路17分割地配置于与平面0对应的部分及与平面1对应的部分。以下的说明中，与平面0对应的核心驱动电路17的部分及与平面1对应的核心驱动电路17的部分被分别称作核心驱动电路17UL及17DL。核心驱动电路17UL及17DL例如与数据传输电路13的沿着x轴方向的边相接。
与子芯片SC0对应的数据传输电路13称为数据传输电路13L。数据传输电路13L设置于由核心驱动电路17UL及17DL在y轴方向上夹着的区域。
与子芯片SC0对应的周边控制电路15称为周边控制电路15L。周边控制电路15L设置于与数据传输电路13L以及核心驱动电路17UL及17DL相邻的区域。
与子芯片SC0对应的芯片控制逻辑电路14称为芯片控制逻辑电路14L。芯片控制逻辑电路14L设置于与周边控制电路15L相邻的区域。
与子芯片SC0对应的电源电路16称为电源电路16L。电源电路16L设置于与芯片控制逻辑电路14L相邻的区域。
如以上那样配置的子芯片SC0的布局图案例如与图5所示的符号Pb1相对应。该符号被用于表示布局图案等的方向的情况。例如，在图示左右旋转了180度的布局图案的情况下，符号也左右旋转180度而图示。
＜1－1－4－3－2＞子芯片SC0的剖面
使用图6对第1实施方式的半导体装置的子芯片的配线图案的一例进行说明。图6是用于说明第1实施方式的半导体装置的子芯片的配线图案的一例的剖视图。图6中，作为一例，示出构成信号路径SL1～SL3的一部分的配线图案。
如图6所示，在半导体基板20的上表面设置着元件层21。另外，图6中，为了简化而省略了关于信号路径以外的内部电路的记载。
图6中示出多个信号路径22(22－1、22－2、22－3、22－4、及22－5)。
在半导体基板20及元件层21设置着作为TSV(Through silicon via，硅穿孔)发挥功能的多个通孔23(23－1、23－2、23－3、23－4、及23－5)。在半导体基板20的下表面中的通孔23－1～23－5露出的部分分别设置着作为端子Ta1～Ta3发挥功能的多个凸块(也记载为端子或芯片底部)24(24－1、24－2、24－3、24－4、及24－5)。在元件层21的上表面设置着多个焊垫(也记载为端子、最上配线、最上配线层、最上金属配线层、最上金属配线、最上金属层、最上金属等)25(25－1、25－2、25－3、25－4、25－5、25－6、25－7、及25－8)。焊垫25的上表面露出在元件层21的上表面。元件层21内设置着作为反相器INVA发挥功能的逻辑元件层(逻辑元件)26及作为反相器INVB发挥功能的逻辑元件层27以及配线层28～31。
另外，设置在子芯片的下表面的凸块与设置在子芯片的上表面且和其他子芯片接合(接着)的焊垫并非经由比焊垫靠下层的配线层，而是利用通孔连接。“接合(接着)”是指直接连接。
而且，基本上，因利用通孔而连接于子芯片的下表面与上表面的配线层，所以设置于子芯片的下表面的凸块与比设置于子芯片的上表面的焊垫靠下层的配线层不直接连接。
信号路径22－1具备：凸块24－1(Ta2)，连接于凸块24－1的通孔23－1，及连接于通孔23－1的焊垫25－1。焊垫25－1中，与连接于通孔23－1的区域对向且露出在元件层21的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫25－1中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层21的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
另外，将经由微凸块(端子)等而将芯片的焊垫连接于其他芯片的焊垫的情况记载为“直接连接”。而且，此处“其他芯片”是指子芯片SC1。
信号路径22－2具备：凸块24－2(Ta2)，连接于凸块24－2的通孔23－2，连接于通孔23－2的焊垫25－2，逻辑元件层26，将焊垫25－2及逻辑元件层26的输入端连接的配线层28，焊垫25－3，以及将焊垫25－3及逻辑元件层26的输出端连接的配线层29。焊垫25－2不与其他芯片直接连接。也就是，焊垫25－2不具有其他芯片连接区域。焊垫25－3具有与其他芯片直接连接的其他芯片连接区域。
信号路径22－3具备：凸块24－3(Ta1)，连接于凸块24－3的通孔23－3，及连接于通孔23－3的焊垫25－4。焊垫25－4具有与其他芯片直接连接的其他芯片连接区域。
信号路径22－4具备：凸块24－4(Ta3)，连接于凸块24－4的通孔23－4，连接于通孔23－4的焊垫25－7，焊垫25－6，逻辑元件层27，将焊垫25－7及逻辑元件层27的输出端且将焊垫25－5及逻辑元件层27的输出端连接的配线层30，以及将焊垫25－6及逻辑元件层27的输入端连接的配线层31。焊垫25－5、25－6具有与其他芯片直接连接的其他芯片连接区域。焊垫25－7不与其他芯片直接连接。也就是，焊垫25－7不具有其他芯片连接区域。而且，焊垫25－5是用于供信号流向内部电路的焊垫。
信号路径22－5具备：凸块24－5(Ta3)，连接于凸块24－5的通孔23－5，及连接于通孔23－5的焊垫25－8。焊垫25－8中，与连接于通孔23－5的区域对向且露出在元件层21的上表面的区域成为不与其他芯片直接连接的区域(其他芯片连接区域)。而且，焊垫25－8中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层21的上表面的区域成为用于与其他芯片直接连接的区域。
如以上那样配置的子芯片SC0的配线图案例如与图6所示的符号P1相对应。该符号被用于表示配线图案等的方向的情况。例如，在将配线图案上下颠倒地图示的情况下，符号也上下颠倒地图示。
另外，此处虽未图示，但各焊垫25或配线层28～31可连接于内部电路。
＜1－1－4－3－3＞子芯片SC1的布局
接下来，使用图7对构成核心芯片的2个子芯片中的子芯片SC1的布局进行说明。图7是用于说明第1实施方式的半导体装置的子芯片的布局图案的俯视图。
如图7所示，子芯片SC1的布局图案是核心芯片CC的布局图案的一部分，设置于xy平面上具有沿着x轴方向的2边及沿着y轴方向的2边的矩形状的区域。
平面2、平面3分别设置于该矩形状的区域的2角(图7中的右上角及右下角)。行解码器18及感测放大器19分割地配置于与平面2、平面3对应的部分。以下的说明中，分别与平面2、平面3对应的行解码器18的部分及感测放大器19的部分分别称为行解码器18－2、18－3及感测放大器19－2、19－3。行解码器18－2、18－3的沿着y轴方向的边的一边分别例如与平面2、平面3的沿着y轴方向的边相接。行解码器18－2及18－3的沿着y轴方向的边的另一边且感测放大器19－2、19－3分别例如与平面2、平面3的沿着x轴方向的边相接。
在由感测放大器19－2、19－3在y轴方向上夹持的区域配置着数据传输电路13、芯片控制逻辑电路14、周边控制电路15、电源电路16及核心驱动电路17。另外，以下的说明中，数据传输电路13、芯片控制逻辑电路14、周边控制电路15、电源电路16及核心驱动电路17称为针对存储单元阵列12、行解码器18及感测放大器19的“周边电路”。
核心驱动电路17分割地配置于与平面2对应的部分及与平面3对应的部分。以下的说明中，与平面2对应的核心驱动电路17的部分及与平面3对应的核心驱动电路17的部分分别称作核心驱动电路17UR及17DR。核心驱动电路17UR及17DR例如与数据传输电路13的沿着x轴方向的边相接。
与子芯片SC1对应的数据传输电路13称为数据传输电路13R。数据传输电路13R设置于由核心驱动电路17UR及17DR在y轴方向上夹着的区域。
与子芯片SC1对应的周边控制电路15称为周边控制电路15R。周边控制电路15R设置于与数据传输电路13R以及核心驱动电路17UR及17DR相邻的区域。
与子芯片SC1对应的芯片控制逻辑电路14称为芯片控制逻辑电路14R。芯片控制逻辑电路14R设置于与周边控制电路15R相邻的区域。
与子芯片SC1对应的电源电路16称为电源电路16R。电源电路16R设置于与芯片控制逻辑电路14R相邻的区域。
如以上那样配置的子芯片SC1的布局图案例如与图7所示的符号Pb2相对应。
另外，子芯片SC1的布局图案成为使子芯片SC0的布局图案左右旋转180度而成的图案。也就是，子芯片SC0的布局图案与子芯片SC1的布局图案设计成为关于彼此的上表面彼此相向的面为镜像对称。这样是为了如后述那样使子芯片SC0的上表面与子芯片SC1的上表面贴合。
＜1－1－4－3－4＞子芯片SC1的剖面
使用图8对第1实施方式的半导体装置的子芯片的配线图案的一例进行说明。图8是用于说明第1实施方式的半导体装置的子芯片的配线图案的一例的剖视图。图8中，作为一例，示出构成信号路径SL1～SL3的一部分的配线图案。
如图8所示，在半导体基板20的上表面设置着元件层21。另外，图8中，为了简化而省略了关于信号路径以外的内部电路的记载。
图8中示出多个信号路径22(22－6、22－7、22－8、22－9、及22－10)。
在半导体基板20及元件层21设置着作为TSV发挥功能的多个通孔23(23－6、23－7、23－8、23－9、及23－10)。在半导体基板20的下表面中的通孔23－6～23－10露出的部分分别设置着作为端子Tb1～Tb3发挥功能的多个凸块24(24－6、24－7、24－8、24－9、及24－10)。在元件层21的上表面设置着多个焊垫25(25－9、25－10、25－11、25－12、25－13、25－14、25－15、及25－16)。焊垫25的上表面露出在元件层21的上表面。元件层21内设置着作为反相器INVB发挥功能的逻辑元件层32及作为反相器INVA发挥功能的逻辑元件层33、以及配线层34～37。
信号路径22－6具备：凸块24－6(Tb3)，连接于凸块24－6的通孔23－6，连接于通孔23－6的焊垫25－9，逻辑元件层32，将焊垫25－9及逻辑元件层32的输入端连接的配线层34，焊垫25－10，以及将焊垫25－10及逻辑元件层32的输出端连接的配线层35。焊垫25－9不与其他芯片直接连接。也就是，焊垫25－9不具有其他芯片连接区域。焊垫25－10具有与其他芯片直接连接的其他芯片连接区域。另外，此处“其他芯片”是指子芯片SC0。
信号路径22－7具备：凸块24－7(Tb3)，连接于凸块24－7的通孔23－7，连接于通孔23－7的焊垫25－11，及焊垫25－12。焊垫25－11中，与连接于通孔23－7的区域对向且露出在元件层21的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫25－11中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层21的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。焊垫25－12与其他芯片直接连接。而且，焊垫25－12是用于供信号流向内部电路的焊垫。
信号路径22－8具备：凸块24－8(Tb1)，连接于凸块24－8的通孔23－8，及连接于通孔23－8的焊垫25－13。焊垫25－13具有与其他芯片直接连接的其他芯片连接区域。
信号路径22－9具备：凸块24－9(Tb2)，连接于凸块24－9的通孔23－9，及连接于通孔23－9的焊垫25－14。焊垫25－14中，与连接于通孔23－9的区域对向且露出在元件层21的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫25－14中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层21的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径22－10具备：凸块24－10(Tb2)，连接于凸块24－10的通孔23－10，连接于通孔23－10的焊垫25－15，逻辑元件层33，将焊垫25－15及逻辑元件层33的输出端连接的配线层36，焊垫25－16，以及将焊垫25－16及逻辑元件层33的输入端连接的配线层37。焊垫25－15不与其他芯片直接连接。也就是，焊垫25－15不具有其他芯片连接区域。焊垫25－16具有与其他芯片直接连接的其他芯片连接区域。
子芯片SC0的通孔与子芯片SC1的通孔设计成相对于彼此的下表面彼此相向的面为镜像对称。
如以上那样配置的子芯片SC1的配线图案例如与图8所示的符号P2相对应。
另外，此处虽未图示，但各焊垫25或配线层34～37可连接于内部电路。
＜1－1－4－4＞积层结构
接下来，使用图9及图10对第1实施方式的半导体装置的核心芯片组的积层结构进行说明。图9是表示积层子芯片SC0与子芯片SC1的情况下的子芯片SC0的xy平面与子芯片SC1的xy平面的图。如后述那样，子芯片SC0及子芯片SC1通过将上表面彼此重合而积层。因此，图9中，将图7中表示的子芯片SC1的布局图案以左右旋转180度的状态表示。图10是用于说明第1实施方式的半导体装置的核心芯片组的积层结构的剖视图。图10表示将图6及图8中示出的子芯片SC0及SC1依次积层的结构。积层是指在z轴方向上堆积。
如图9所示，子芯片SC0与子芯片SC1以各构成重叠的方式积层。具体来说，数据传输电路13R在z轴方向上位于数据传输电路13L的上方。而且，核心驱动电路17UR在z轴方向上位于核心驱动电路17UL的上方。而且，核心驱动电路17DR在z轴方向上位于核心驱动电路17DL的上方。而且，周边控制电路15R在z轴方向上位于周边控制电路15L的上方。而且，芯片控制逻辑电路14R在z轴方向上位于芯片控制逻辑电路14L的上方。而且，电源电路16R在z轴方向上位于电源电路16L的上方。
更具体来说，如图10所示，子芯片SC0的上表面与子芯片SC1的上表面贴合。子芯片SC0的具有其他芯片连接区域的焊垫25的位置分别与子芯片SC1的具有其他芯片连接区域的焊垫25的位置对准。以下将对详细情况进行说明。
而且，子芯片SC0的下表面与子芯片SC1的下表面贴合。子芯片SC0的凸块24的位置与子芯片SC1的凸块24的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC0的凸块24－1～24－5的位置分别与子芯片SC1的凸块24－10～24－6的位置对准。
通过如以上那样构成，子芯片SC0的信号路径22－1及子芯片SC1的信号路径22－10利用设置于焊垫25－1与焊垫25－16之间的微凸块MB1－1而电连接，成为能够与各自的内部电路通信的信号路径SL2。
此处，通孔23－1及23－10的位置相向。然而，在直接连接于通孔23－1的焊垫25－1及直接连接于通孔23－10的焊垫25－15之间设置着绝缘体(未图示)，焊垫25－1及25－15不直接连接。这样，2个子芯片中存在不直接连接焊垫彼此的区域，该焊垫直接连接到彼此的上表面相向的TSV。而且，一子芯片SC1的焊垫25－15经由子芯片SC1内的其他配线层36、37，连接于设置在子芯片SC1的上表面的其他焊垫25－16。而且，一子芯片SC1的其他焊垫25－16经由微凸块MB1－1而连接于另一子芯片SC0的焊垫25－1。也就是，2个子芯片中，直接连接到彼此的上表面相向的TSV的2个焊垫电连接。而且，一子芯片SC1的焊垫25－15与其他焊垫25－16之间也可设置逻辑元件层33。也就是，2个子芯片中，能够向直接连接到彼此的上表面相向的TSV的2个焊垫之间电性插入逻辑元件层。
这样，子芯片SC0的信号路径22－1及子芯片SC1的信号路径22－10中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径22－1及子芯片SC1的信号路径22－10构成的信号路径SL2中，在子芯片SC1设置着逻辑元件层。
而且，子芯片SC0的信号路径22－2及子芯片SC1的信号路径22－9利用设置于焊垫25－3与焊垫25－14之间的微凸块MB1－2而电连接，成为能够与各自的内部电路通信的信号路径SL2。
此处，通孔23－2及23－9的XY平面上的位置一致。然而，在直接连接于通孔23－2的焊垫25－2及直接连接于通孔23－9的焊垫25－14之间设置着绝缘体，焊垫25－2及25－14不直接连接。这样，2个子芯片中存在不直接连接焊垫彼此的区域，该焊垫直接连接到彼此的上表面相向的TSV。而且，一子芯片SC0的焊垫25－2经由子芯片SC0内的其他配线层28、29，连接于设置在子芯片SC0的上表面的其他焊垫25－3。而且，一子芯片SC0的其他焊垫25－3经由微凸块MB1－2而连接于另一子芯片SC1的焊垫25－14。也就是，2个子芯片中，直接连接到彼此的上表面相向的TSV的2个焊垫电连接。而且，也可在一子芯片SC0的焊垫25－2与其他焊垫25－3之间设置逻辑元件层26。也就是，2个子芯片中，能够向直接连接到彼此的上表面相向的TSV的2个焊垫之间电性插入逻辑元件层。
这样，子芯片SC0的信号路径22－2及子芯片SC1的信号路径22－9中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径22－2及子芯片SC1的信号路径22－9构成的信号路径SL2中，在子芯片SC0设置着逻辑元件层。
如以上那样，在由2个子芯片构成的信号路径SL2中，逻辑元件层设置于至少一个子芯片内即可。
进而，子芯片SC0的信号路径22－3及子芯片SC1的信号路径22－8利用设置于焊垫25－4与焊垫25－13之间的微凸块MB1－3而电连接，成为能够与各自的内部电路通信的信号路径SL1。该信号路径SL1并非经由比焊垫靠下层的配线层，而是利用通孔将焊垫与凸块直接连接。该信号路径SL1例如是与电源电压及接地电压GND相关的信号路径。
而且，子芯片SC0的信号路径22－4及子芯片SC1的信号路径22－7利用设置于焊垫25－5与焊垫25－12之间的微凸块MB1－4及设置于焊垫25－6与焊垫25－11之间的微凸块MB1－5而电连接，成为能够与各自的内部电路通信的信号路径SL3。
此处，通孔23－4及23－7的XY平面上的位置一致。然而，在直接连接于通孔23－4的焊垫25－7及直接连接于通孔23－7的焊垫25－11之间设置着绝缘体，焊垫25－7及25－11不直接连接。这样，2个子芯片中存在不直接连接焊垫彼此的区域，该焊垫直接连接到彼此的上表面相向的TSV。而且，一子芯片SC0的焊垫25－7经由子芯片SC0内的其他配线层30或31而连接于设置在子芯片SC0的上表面的其他焊垫25－5或焊垫25－6。而且，一子芯片SC0的其他焊垫25－5经由微凸块MB1－4而连接于另一子芯片SC1的焊垫25－12。而且，一子芯片SC0的其他焊垫25－6经由微凸块MB1－5而连接于另一子芯片SC1的焊垫25－11。也就是，2个子芯片中，直接连接到彼此的上表面相向的TSV的2个焊垫电连接。而且，一子芯片SC0的焊垫25－7与其他焊垫25－6之间可设置着逻辑元件层27。也就是，2个子芯片中，能够向直接连接到彼此的上表面相向的TSV的2个焊垫之间电性插入逻辑元件层。
这样，子芯片SC0的信号路径22－4及子芯片SC1的信号路径22－7中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径22－4及子芯片SC1的信号路径22－7构成的信号路径SL3中，在子芯片SC0设置着逻辑元件层。
进而，子芯片SC0的信号路径22－5及子芯片SC1的信号路径22－6利用设置于焊垫25－8与焊垫25－10之间的微凸块MB1－6而电连接，成为能够与各自的内部电路通信的信号路径SL3。
此处，通孔23－5及23－6的XY平面的位置一致。然而，在直接连接于通孔23－5的焊垫25－8及直接连接于通孔23－6的焊垫25－9之间设置着绝缘体，焊垫25－8及25－9不直接连接。这样，2个子芯片中存在不直接连接焊垫彼此的区域，该焊垫直接连接到彼此的上表面相向的TSV。而且，一子芯片SC1的焊垫25－9经由子芯片SC1内的其他配线层34或35，连接于设置在子芯片SC1的上表面的其他焊垫25－10。而且，一子芯片SC1的其他焊垫25－10经由微凸块MB1－6而连接于另一子芯片SC0的焊垫25－8。也就是，2个子芯片中，直接连接到彼此的上表面相向的TSV的2个焊垫电连接。而且，一子芯片SC1的焊垫25－9与其他焊垫25－10之间可设置逻辑元件层32。也就是，2个子芯片中，能够向直接连接到彼此的上表面相向的TSV的2个焊垫之间电性插入逻辑元件层。
这样，子芯片SC0的信号路径22－5及子芯片SC1的信号路径22－6中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径22－5及子芯片SC1的信号路径22－6构成的信号路径SL3中，在子芯片SC1设置着逻辑元件层。
如以上那样，由2个子芯片构成的信号路径SL2中，逻辑元件层设置于至少一个子芯片内即可。
＜1－2＞效果
根据所述实施方式，使在半导体基板20及元件层21设置着1种TSV(通孔)的2个子芯片的上表面彼此接合。
而且，设置于子芯片的下表面的凸块与设置于子芯片的上表面且与其他子芯片接合的焊垫并非经由比焊垫靠下层的配线层，而是利用TSV连接。
而且，基本上，因利用TSV连接于子芯片的下表面及上表面的配线层，所以设置于子芯片的下表面的凸块与比设置于子芯片的上表面的焊垫靠下层的配线层不直接连接。
而且，2个子芯片中存在不直接连接焊垫彼此的区域，该焊垫直接连接到彼此的上表面相向的TSV。而且，一子芯片的焊垫经由子芯片内的其他配线层，连接于设置在子芯片的上表面的其他焊垫接。而且，一子芯片的其他焊垫连接于另一子芯片的焊垫。也就是，2个子芯片中，直接连接到彼此的上表面相向的TSV的2个焊垫电连接。
而且，一子芯片的焊垫与其他焊垫之间可设置着逻辑元件层。也就是，2个子芯片中，能够向直接连接到彼此的上表面相向的TSV的2个焊垫之间电性插入逻辑元件层。
这样，所述实施方式中，能够将TSV从芯片底部串联连接到最上层的配线层，且向芯片的背面与最上层的配线层之间插入逻辑元件群。
以下，为了说明本实施方式的效果，使用图11、图12、图13对比较例进行说明。图11～图13是用于说明半导体装置的核心芯片组的积层结构的剖视图。
顺便说一下，能够通过使用TSV来提高存储器产品的特性。然而，如图11所示，当积层芯片时，TSV间的配线层的电阻(配线电阻)会引起电源电压及接地电压GND的IR drop(压降)。因此，期望降低TSV间的配线电阻。
作为降低TSV间的配线电阻的方法，理想的是将TSV从芯片底部串联连接到最上层的配线层。然而，当仅将TSV从芯片底部串联连接到最上层的配线层时，如图12所示，无法在芯片的下表面与上表面之间插入逻辑元件层。
而且，如图13所示，也考虑如下方法，即，芯片中准备2种深度的TSV(TSV1、TSV2)，电源电压及接地电压GND使TSV1直接连接于最上层的配线层，与逻辑元件层相关的信号路径中将TSV2连接于下层配线层。然而，该情况下，除为了形成2种深度的TSV而制造步骤数增加且制造难度增加之外，成本也增加。
然而，根据所述实施方式，使与电源电压及接地电压GND相关的TSV直接连接于最上层的配线层，能够在芯片内的TSV上下端端子间插入逻辑元件层。
结果，能够一方面抑制制造难度及制造成本，一方面抑制电源电压及接地电压GND的电阻。
＜1－3＞变化例1
接下来，对第1实施方式的变化例1进行说明。第1实施方式的变化例1中，核心芯片的积层方法与第1实施方式不同。
＜1－3－1＞构成
＜1－3－1－1＞子芯片的构成
子芯片SC0及SC1的布局与第1实施方式中说明的布局相同。
＜1－3－1－1－1＞子芯片SC0的剖面
使用图14对第1实施方式的变化例1的半导体装置的子芯片的配线图案的一例进行说明。图14是用于说明第1实施方式的变化例1的半导体装置的子芯片的配线图案的一例的剖视图。图14中，作为一例，示出构成信号路径SL1～SL3的一部分的配线图案。
如图14所示，在半导体基板120的上表面设置着元件层121。另外，图14中，为了简化而省略了关于信号路径以外的内部电路的记载。
图14中，示出多个信号路径122(122－1、122－2、122－3、122－4、及122－5)。
在半导体基板120及元件层121设置着作为TSV发挥功能的多个通孔123(123－1、123－2、123－3、123－4、及123－5)。在半导体基板120的下表面中的通孔123－1～123－5露出部分分别设置着作为端子Ta1～Ta3发挥功能的多个凸块124(124－1、124－2、124－3、124－4、及124－5)。在元件层121的上表面设置着多个焊垫125(125－1、125－2、125－3、125－4、125－5、125－6、125－7、及125－8)。焊垫125的上表面露出在元件层121的上表面。元件层121内设置着作为反相器INVA或反相器INVB发挥功能的逻辑元件层126、127、及128以及配线层129～134。
信号路径122－1具备：凸块124－1(Ta2或Tb3)，连接于凸块124－1的通孔123－1，及连接于通孔123－1的焊垫125－1。焊垫125－1具有与其他芯片直接连接的其他芯片连接区域。另外，此处“其他芯片”是指子芯片SC1。
信号路径122－2具备：凸块124－2(Ta2或Tb3)，连接于凸块124－2的通孔123－2，连接于通孔123－2的焊垫125－2，逻辑元件层126，将焊垫125－2及逻辑元件层126的输入端连接的配线层129，焊垫125－3，以及将焊垫125－3及逻辑元件层126的输出端连接的配线层130。焊垫125－2不与其他芯片直接连接。也就是，焊垫125－2不具有其他芯片连接区域。焊垫125－3具有与其他芯片直接连接的其他芯片连接区域。
信号路径122－3具备：凸块124－3(Ta1或Tb1)，连接于凸块124－3的通孔123－3，及连接于通孔123－3的焊垫125－4。焊垫125－4具有与其他芯片直接连接的其他芯片连接区域。
信号路径122－4具备：凸块124－4(Ta3或Tb2)，连接于凸块124－4的通孔123－4，连接于通孔123－4的焊垫125－6，焊垫125－5，逻辑元件层127，将焊垫125－6及逻辑元件层127的输出端连接的配线层131，以及将焊垫125－5及逻辑元件层127的输入端连接的配线层132。焊垫125－6不与其他芯片直接连接。也就是，焊垫125－6不具有其他芯片连接区域。焊垫125－5具有与其他芯片直接连接的其他芯片连接区域。
信号路径122－5具备：凸块124－5(Ta3或Tb2)，连接于凸块124－5的通孔123－5，连接于通孔123－5的焊垫125－8，焊垫125－7，逻辑元件层128，将焊垫125－8及逻辑元件层128的输出端连接的配线层133，以及将焊垫125－7及逻辑元件层128的输入端连接的配线层134。焊垫125－8不与其他芯片直接连接。也就是，焊垫125－8不具有其他芯片连接区域。焊垫125－7具有与其他芯片直接连接的其他芯片连接区域。
子芯片SC0的下表面与其他子芯片SC0的下表面贴合。因此，子芯片SC0的通孔设计成关于其他子芯片SC0的下表面为镜像对称。也就是，子芯片SC0中，以相对于子芯片SC0的xz平面的x轴方向的中心(例如图14的通孔123－3)为镜像对称的方式设置着通孔。
如以上那样配置的子芯片SC0的配线图案例如与图14所示的符号P3相对应。
另外，此处虽未图示，但各焊垫125或配线层129～134可连接于内部电路。
＜1－3－1－1－2＞子芯片SC1的剖面
使用图15对第1实施方式的变化例1的半导体装置的子芯片的配线图案的一例进行说明。图15是用于说明第1实施方式的变化例1的半导体装置的子芯片的配线图案的一例的剖视图。图15中，作为一例，示出构成信号路径SL1～SL3的一部分的配线图案。
如图15所示，在半导体基板120的上表面设置着元件层121。另外，图15中，为了简化而省略了关于信号路径以外的内部电路的记载。
图15中，示出多个信号路径122(122－6、122－7、122－8、122－9、及122－10)。
在导体基板120及元件层121设置着作为TSV发挥功能的多个通孔123(123－6、123－7、123－8、123－9、及123－10)。在半导体基板120的下表面中的通孔123－6～123－10露出的部分分别设置着作为端子Tb1～Tb3发挥功能的多个凸块124(124－6、124－7、124－8、124－9、及124－10)。在元件层121的上表面设置着多个焊垫125(125－9、125－10、125－11、125－12、125－13、及125－14)。焊垫125的上表面露出在元件层121的上表面。元件层121内设置着作为反相器INVA或INVB发挥功能的逻辑元件层135以及配线层136及137。
信号路径122－6具备：凸块124－6(Tb3或Ta2)，连接于凸块124－6的通孔123－6，及连接于通孔123－6的焊垫125－9。焊垫125－9具有与其他芯片直接连接的其他芯片连接区域。另外，此处“其他芯片”是指子芯片SC0。
信号路径122－7具备：凸块124－7(Tb3或Ta2)，连接于凸块124－7的通孔123－7，连接于通孔123－7的焊垫125－10。焊垫125－10具有与其他芯片直接连接的其他芯片连接区域。
信号路径122－8具备：凸块124－8(Tb1或Ta1)，连接于凸块124－8的通孔123－8，及连接于通孔123－8的焊垫125－11。焊垫125－11具有与其他芯片直接连接的其他芯片连接区域。
信号路径122－9具备：凸块124－9(Tb2或Ta3)，连接于凸块124－9的通孔123－9，及连接于通孔123－9的焊垫125－12。焊垫125－12具有与其他芯片直接连接的其他芯片连接区域。
信号路径122－10具备：凸块124－10(Tb2或Ta3)，连接于凸块124－10的通孔123－10，连接于通孔123－10的焊垫125－13，焊垫125－14，逻辑元件层135，将焊垫125－13及逻辑元件层135的输出端连接的配线层136，以及将焊垫125－14及逻辑元件层135的输入端连接的配线层137。焊垫125－13不与其他芯片直接连接。也就是，焊垫125－13不具有其他芯片连接区域。焊垫125－14具有与其他芯片直接连接的其他芯片连接区域。
子芯片SC1的下表面与其他子芯片SC1的下表面贴合。因此，子芯片SC1的通孔设计成关于其他子芯片SC1的下表面为镜像对称。也就是，子芯片SC1中，以相对于子芯片SC1的xz平面的x轴方向的中心(例如图15的通孔123－8)为镜像对称的方式设置着通孔。
如以上那样配置的子芯片SC1的配线图案例如与图15所示的符号P4相对应。
另外，此处虽未图示，但各焊垫125或配线层136及137可连接于内部电路。
＜1－3－1－2＞积层结构
接下来，使用图16对第1实施方式的变化例1的半导体装置的核心芯片组的积层结构进行说明。图16是用于说明第1实施方式的变化例1的半导体装置的核心芯片组的积层结构的剖视图。图16表示图14及图15中示出的子芯片SC0及SC1依次积层的结构。
如图16所示，子芯片SC0的上表面与子芯片SC1的上表面贴合。子芯片SC0的具有其他芯片连接区域的焊垫125的位置分别与子芯片SC1的具有其他芯片连接区域的焊垫125的位置对准。具体来说，子芯片SC0的焊垫125－1、125－3、125－4、125－5、及125－7的位置分别与子芯片SC1的焊垫125－14、125－12、125－11、125－10及125－9的位置对准。
而且，子芯片SC0的下表面与其他子芯片SC0的下表面贴合。子芯片SC0的通孔123的位置与其他子芯片SC0的通孔123的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC0的通孔123－1～123－5的位置分别与其他子芯片SC0的通孔123－5～123－1的位置对准。
而且，子芯片SC1的下表面与其他子芯片SC1的下表面贴合。子芯片SC1的通孔123的位置与其他子芯片SC1的通孔123的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC1的通孔123－6～123－10的位置分别与其他子芯片SC1的通孔123－10～123－6的位置对准。
通过如以上那样构成，子芯片SC0的信号路径122－1及子芯片SC1的信号路径122－10利用设置于焊垫125－1与焊垫125－14之间的微凸块MB2－1而电连接，成为能够与各自的内部电路通信的信号路径SL2。此处，通孔123－1及123－10的XY平面上的位置不一致。因此，直接连接于通孔123－1的焊垫125－1及直接连接于通孔123－10的焊垫125－13不直接连接。
这样，子芯片SC0的信号路径122－1及子芯片SC1的信号路径122－10中，在子芯片间错开TSV的位置并绕过信号路径以使直接连接着TSV的焊垫彼此不直接连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径122－1及子芯片SC1的信号路径122－10构成的信号路径SL2中，在子芯片SC1设置着逻辑元件层。
而且，子芯片SC0的信号路径122－2及子芯片SC1的信号路径122－9利用设置于焊垫125－3与焊垫125－12之间的微凸块MB2－2而电连接，成为能够与各自的内部电路通信的信号路径SL2。此处，通孔123－2及123－9的xy平面上的位置不一致。因此，直接连接于通孔123－2的焊垫125－2及直接连接于通孔123－9的焊垫125－12不直接连接。
这样，子芯片SC0的信号路径122－2及子芯片SC1的信号路径122－9中，在子芯片间错开TSV的位置并绕过信号路径以使直接连接着TSV的焊垫彼此不直接连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径122－2及子芯片SC1的信号路径122－9构成的信号路径SL2中，在子芯片SC0设置着逻辑元件层。
如以上那样，在由2个子芯片构成的信号路径SL2中，逻辑元件层设置于至少一个子芯片内即可。
进而，子芯片SC0的信号路径122－3及子芯片SC1的信号路径122－8利用设置于焊垫125－4与焊垫125－11之间的微凸块MB2－3而电连接，成为能够与各自的内部电路通信的信号路径SL1。该信号路径SL1并非经由比焊垫靠下层的配线层，而是利用通孔直接连接焊垫与凸块。该信号路径SL1是例如与电源电压及接地电压GND相关的信号路径。
而且，子芯片SC0的信号路径122－4及子芯片SC1的信号路径122－7利用设置于焊垫125－5与焊垫125－10之间的微凸块MB2－4而电连接，成为能够与各自的内部电路通信的信号路径SL3。此处，通孔123－4及123－7的xy平面上的位置不一致。因此，直接连接于通孔123－4的焊垫125－5及直接连接于通孔123－7的焊垫125－10不直接连接。
这样，子芯片SC0的信号路径122－4及子芯片SC1的信号路径122－7中，在子芯片间错开TSV的位置并绕过信号路径以使直接连接着TSV的焊垫彼此不直接连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径122－4及子芯片SC1的信号路径122－7构成的信号路径SL3中，在子芯片SC0设置着逻辑元件层。
进而，子芯片SC0的信号路径122－5及子芯片SC1的信号路径122－6利用设置于焊垫125－7与焊垫125－9之间的微凸块MB2－5而电连接，成为能够与各自的内部电路通信的信号路径SL3。此处，通孔123－5及123－6的xy平面上的位置不一致。因此，直接连接于通孔123－5的焊垫125－8及直接连接于通孔123－6的焊垫125－9不直接连接。
这样，子芯片SC0的信号路径122－5及子芯片SC1的信号路径122－6中，在子芯片间错开TSV的位置并绕过信号路径以使直接连接着TSV的焊垫彼此不直接连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径122－5及子芯片SC1的信号路径122－6构成的信号路径SL3中，在子芯片SC0设置着逻辑元件层。
此处，虽未特别图示，但在由2个子芯片构成的信号路径SL3中，逻辑元件层设置于至少一个子芯片内即可。
＜1－3－2＞效果
根据所述实施方式，使半导体基板20及元件层21中设置着1种TSV(通孔)的2个子芯片的上表面彼此接合。
第1实施方式的变化例1中，使相同的子芯片的下表面彼此接合。
第1实施方式中，使不同的子芯片的下表面彼此接合。因此，第1实施方式中，需要不同的子芯片的通孔的位置成为镜面对象。如所述那样，在设置着逻辑元件层的情况下，在设置着逻辑元件层的信号路径中，某芯片的通孔与另一芯片的通孔不直接连接。因此，在设置着逻辑元件层的信号路径中，有必要引绕子芯片内的比焊垫靠下层的配线层以不与其他通孔直接连接。
然而，第1实施方式的变化例1中，因相同的子芯片的下表面彼此接合，所以子芯片内的比焊垫靠下层的配线层的引绕比第1实施方式少。结果，抑制配线层引起的电阻，第1实施方式的变化例1中，能够实现电阻小于第1实施方式的半导体装置。
而且，与第1实施方式同样地，能够一方面抑制制造难度及制造成本，一方面抑制电源电压及接地电压GND的电阻。
＜1－4＞变化例2
接下来，对第1实施方式的变化例2进行说明。第1实施方式的变化例2中，子芯片的配线图案与第1实施方式的变化例1不同。第1实施方式中，在由信号路径22－4与信号路径22－7构成的信号路径中，设置着用于供信号流向内部电路的焊垫25－5及25－12。因此，第1实施方式的变化例2中，对子芯片具备用于供信号流向内部电路的焊垫且通过与第1实施方式的变化例1相同的方式积层核心芯片的情况进行说明。
＜1－4－1＞构成
＜1－4－1－1＞子芯片的构成
子芯片SC0及SC1的布局与第1实施方式中说明的布局相同。
＜1－4－1－1－1＞子芯片SC0的剖面
使用图17对第1实施方式的变化例2的半导体装置的子芯片的配线图案的一例进行说明。图17是用于说明第1实施方式的变化例2的半导体装置的子芯片的配线图案的一例的剖视图。图17中，作为一例，示出构成信号路径SL1～SL3的一部分的配线图案。
如图17所示，在半导体基板140的上表面设置着元件层141。另外，图17中，为了简化而省略了关于信号路径以外的内部电路的记载。
图17中，示出多个信号路径142(142－1、142－2、142－3、142－4及142－5)。
在半导体基板140及元件层141设置着作为TSV发挥功能的多个通孔143(143－1、143－2、143－3、143－4、及143－5)。在半导体基板140的下表面中的通孔143－1～143－5露出的部分分别设置着作为端子Ta1～Ta3发挥功能的多个凸块144(144－1、144－2、144－3、144－4、及144－5)。在元件层141的上表面设置着多个焊垫145(145－1、145－2、145－3、145－4、145－5、145－6、145－7、145－8、及145－9)。焊垫145的上表面露出在元件层141的上表面。元件层141内设置着作为反相器INVA或INVB发挥功能的逻辑元件层146、147、及148以及配线层149～154。
信号路径142－1具备：凸块144－1(Ta2或Tb3)、连接于凸块144－1的通孔143－1、及连接于通孔143－1的焊垫145－1。焊垫145－1具有与其他芯片直接连接的其他芯片连接区域。另外，此处“其他芯片”是指子芯片SC1。
信号路径142－2具备：凸块144－2(Ta2或Tb3)、连接于凸块144－2的通孔143－2、连接于通孔143－2的焊垫145－2、逻辑元件层146、将焊垫145－2及逻辑元件层146的输入端连接的配线层149、焊垫145－3、以及将焊垫145－3及逻辑元件层146的输出端连接的配线层130。焊垫145－2不与其他芯片直接连接。也就是，焊垫145－2不具有其他芯片连接区域。焊垫145－3具有与其他芯片直接连接的其他芯片连接区域。
信号路径142－3具备：凸块144－3(Ta1或Tb1)、连接于凸块144－3的通孔143－3、及连接于通孔143－3的焊垫145－4。焊垫145－4具有与其他芯片直接连接的其他芯片连接区域。
信号路径142－4具备：凸块144－4(Ta3或Tb2)、连接于凸块144－4的通孔143－4、连接于通孔143－4的焊垫145－7、焊垫145－5、焊垫145－6、逻辑元件层147、将焊垫145－7、焊垫145－5及逻辑元件层147的输出端连接的配线层151、以及将焊垫145－6及逻辑元件层147的输入端连接的配线层152。焊垫145－7不与其他芯片直接连接。也就是，焊垫145－7不具有其他芯片连接区域。焊垫145－5、145－6具有与其他芯片直接连接的其他芯片连接区域。焊垫145－5是用于供信号流向内部电路的焊垫。
信号路径142－5具备：凸块144－5(Ta3或Tb2)，连接于凸块144－5的通孔143－5，连接于通孔143－5的焊垫145－9，焊垫145－8，逻辑元件层148，将焊垫145－9及逻辑元件层148的输出端连接的配线层153，以及将焊垫145－8及逻辑元件层148的输入端连接的配线层154。焊垫145－9不与其他芯片直接连接。也就是，焊垫145－9不具有其他芯片连接区域。焊垫145－8具有与其他芯片直接连接的其他芯片连接区域。
子芯片SC0的下表面与其他子芯片SC0的下表面贴合。因此，子芯片SC0的通孔设计成关于其他子芯片SC0的下表面为镜像对称。也就是，子芯片SC0中，以相对于子芯片SC0的xz平面的x轴方向的中心(例如图17的通孔143－3)为镜像对称的方式设置着通孔。
如以上那样配置的子芯片SC0的配线图案例如与图17所示的符号P5相对应。
另外，此处虽未图示，但各焊垫145或配线层149～154可连接于内部电路。
＜1－4－1－1－2＞子芯片SC1的剖面
使用图18对第1实施方式的变化例2的半导体装置的子芯片的配线图案的一例进行说明。图18是用于说明第1实施方式的变化例2的半导体装置的子芯片的配线图案的一例的剖视图。图18中，作为一例，示出构成信号路径SL1～SL3的一部分的配线图案。
如图18所示，半导体基板140的上表面设置着元件层141。另外，图18中，为了简化而省略了关于信号路径以外的内部电路的记载。
图18中，示出多个信号路径142(142－6、142－7、142－8、142－9及142－10)。
在半导体基板140及元件层141设置着作为TSV发挥功能的多个通孔143(143－6、143－7、143－8、143－9及143－10)。在半导体基板140的下表面中的通孔143－6～143－10露出的部分分别设置着作为端子Tb1～Tb3发挥功能的多个凸块144(144－6、144－7、144－8、144－9及144－10)。在元件层141的上表面设置着多个焊垫145(145－10、145－11、145－14、145－13、145－14、145－15及145－16)。焊垫145的上表面露出在元件层141的上表面。元件层141内设置着作为反相器INVA，或INVB发挥功能的逻辑元件层155以及配线层156及157。
信号路径142－6具备：凸块144－6(Tb3或Ta2)，连接于凸块144－6的通孔143－6，连接于通孔143－6的焊垫145－10。焊垫145－10具有与其他芯片直接连接的其他芯片连接区域。另外，此处“其他芯片”是指子芯片SC0。
信号路径142－7具备：凸块144－7(Tb3或Ta2)，连接于凸块144－7的通孔143－7，连接于通孔143－7的焊垫145－11，及焊垫145－12。焊垫145－11、145－12具有与其他芯片直接连接的其他芯片连接区域。焊垫145－12是用于供信号流向内部电路的焊垫。
信号路径142－8具备：凸块144－8(Tb1或Ta1)，连接于凸块144－8的通孔143－8，连接于通孔143－8的焊垫145－13。焊垫145－13具有与其他芯片直接连接的其他芯片连接区域。
信号路径142－9具备：凸块144－9(Tb2或Ta3)，连接于凸块144－9的通孔143－9，及连接于通孔143－9的焊垫145－14。焊垫145－14具有与其他芯片直接连接的其他芯片连接区域。
信号路径142－10具备：凸块144－10(Tb2或Ta3)，连接于凸块144－10的通孔143－10，连接于通孔143－10的焊垫145－15，焊垫145－16，逻辑元件层155，将焊垫145－15及逻辑元件层155的输出端连接的配线层156，以及将焊垫145－16及逻辑元件层155的输入端连接的配线层157。焊垫145－15不与其他芯片直接连接。也就是，焊垫145－15不具有其他芯片连接区域。焊垫145－16具有与其他芯片直接连接的其他芯片连接区域。
子芯片SC1的下表面与其他子芯片SC1的下表面贴合。因此，子芯片SC1的通孔设计成关于其他子芯片SC1的下表面为镜像对称。也就是，子芯片SC1中，以相对于子芯片SC1的xz平面的x轴方向的中心(例如图18的通孔143－13)为镜像对称的方式设置着通孔。
如以上那样配置的子芯片SC1的配线图案例如与图18所示的符号P6相对应。
另外，此处虽未图示，但各焊垫145或配线层156及157可连接于内部电路。
＜1－4－1－2＞积层结构
接下来，使用图19对第1实施方式的变化例2的半导体装置的核心芯片组的积层结构进行说明。图19是用于说明第1实施方式的变化例2的半导体装置的核心芯片组的积层结构的剖视图。图19示出图17及图18中表示的子芯片SC0及SC1依序积层的结构。
如图19所示，子芯片SC0的上表面与子芯片SC1的上表面贴合。子芯片SC0的具有其他芯片连接区域的焊垫145的位置分别与子芯片SC1的具有其他芯片连接区域的焊垫145的位置对准。具体来说，子芯片SC0的焊垫145－1、145－3、145－4～145－6及145－8的位置分别与子芯片SC1的焊垫145－16、145－14～145－10的位置对准。
而且，子芯片SC0的下表面与其他子芯片SC0的下表面贴合。子芯片SC0的通孔143的位置与其他子芯片SC0的通孔143的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC0的通孔143－1～143－5的位置分别与其他子芯片SC0的通孔143－5～143－1的位置对准。
而且，子芯片SC1的下表面与其他子芯片SC1的下表面贴合。子芯片SC1的通孔143的位置与其他子芯片SC1的通孔143的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC1的通孔143－6～143－10的位置分别与其他子芯片SC1的通孔143－10～143－6的位置对准。
通过如以上那样构成，子芯片SC0的信号路径142－1及子芯片SC1的信号路径142－10利用设置于焊垫145－1与焊垫145－16之间的微凸块MB3－1而电连接，成为能够与各自的内部电路通信的信号路径SL2。此处，通孔143－1及143－10的xy平面上的位置不一致。因此，直接连接于通孔143－1的焊垫145－1及直接连接于通孔143－10的焊垫145－15不直接连接。
这样，子芯片SC0的信号路径142－1及子芯片SC1的信号路径142－10中，在子芯片间错开TSV的位置并绕过信号路径以使直接连接着TSV的焊垫彼此不直接连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径142－1及子芯片SC1的信号路径142－10构成的信号路径SL2中，在子芯片SC1设置着逻辑元件层。
而且，子芯片SC0的信号路径142－2及子芯片SC1的信号路径142－9利用设置于焊垫145－3与焊垫145－14之间的微凸块MB3－2而电连接，成为能够与各自的内部电路通信的信号路径SL2。此处，通孔143－2及143－9的xy平面上的位置不一致。因此，直接连接于通孔143－2的焊垫145－2及直接连接于通孔143－9的焊垫145－14不直接连接。
这样，子芯片SC0的信号路径142－2及子芯片SC1的信号路径142－9中，在子芯片间错开TSV的位置并绕过信号路径以使直接连接着TSV的焊垫彼此不直接连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径142－2及子芯片SC1的信号路径142－9构成的信号路径SL2中，在子芯片SC0设置着逻辑元件层。
如以上那样，由2个子芯片构成的信号路径SL2中，逻辑元件层设置于至少一个子芯片内即可。
进而，子芯片SC0的信号路径142－3及子芯片SC1的信号路径142－8利用设置于焊垫145－4与焊垫145－13之间的微凸块MB3－3而电连接，成为能够与各自的内部电路通信的信号路径SL1。该信号路径SL1并非经由比焊垫靠下层的配线层，而是利用通孔将焊垫与凸块直接连接。该信号路径SL1是例如与电源电压及接地电压GND相关的信号路径。
而且，子芯片SC0的信号路径142－4及子芯片SC1的信号路径142－7利用设置于焊垫145－5与焊垫145－12之间的微凸块MB3－4、设置于焊垫145－6与焊垫145－11之间的微凸块MB3－5而电连接，成为能够与各自的内部电路通信的信号路径SL3。此处，通孔143－4及143－7的xy平面上的位置不一致。因此，直接连接于通孔143－4的焊垫145－7及直接连接于通孔143－7的焊垫145－11不直接连接。
这样，子芯片SC0的信号路径142－4及子芯片SC1的信号路径142－7中，在子芯片间错开TSV的位置并绕过信号路径以使直接连接着TSV的焊垫彼此不直接连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径142－4及子芯片SC1的信号路径142－7构成的信号路径SL3中，在子芯片SC0设置着逻辑元件层。
进而，子芯片SC0的信号路径142－5及子芯片SC1的信号路径142－6利用设置于焊垫145－8与焊垫145－10之间的微凸块MB3－6而电连接，成为能够与各自的内部电路通信的信号路径SL3。此处，通孔143－5及143－6的xy平面上的位置不一致。因此，直接连接于通孔143－5的焊垫145－9及直接连接于通孔143－6的焊垫145－10不直接连接。
这样，子芯片SC0的信号路径142－5及子芯片SC1的信号路径142－6中，在子芯片间错开TSV的位置并绕过信号路径以使直接连接着TSV的焊垫彼此不直接连接，由此能够插入逻辑元件层。
而且，由子芯片SC0的信号路径142－5及子芯片SC1的信号路径142－6构成的信号路径SL3中，在子芯片SC0设置着逻辑元件层。
此处，虽未特别图示，但在由2个子芯片构成的信号路径SL3中，逻辑元件层设置于至少一个子芯片内即可。
＜1－4－2＞效果
根据所述实施方式，即便在子芯片具备用于供信号流向内部电路的焊垫的情况下，也能够获得与第1实施方式的变化例1相同的效果。
＜2＞第2实施方式
接下来，对第2实施方式的半导体装置进行说明。第2实施方式的半导体装置具备能够在芯片间变更TSV的分配的配线图案。以下，对与第1实施方式相同的构成要素附上相同的符号并省略其说明，对与第1实施方式不同的部分进行说明。
＜2－1＞构成
＜2－1－1＞核心芯片的信号路径
核心芯片组经由各核心芯片内的信号路径而电连接。
因此，使用图20对第2实施方式的半导体装置的核心芯片的信号路径进行说明。图20是用于说明第2实施方式的半导体装置的核心芯片的信号路径的电路图。
如图20所示，在第2实施方式的半导体装置的核心芯片中设置着2种信号路径(SL4、SL5)。
例如，所述信号路径SL1～SL3是如下信号路径，即，在z轴方向上，针对每个核心芯片设置端子Tax(x为任意的数字)及Tbx的组，从端子Tax输入的信号或电源不输入到其他端子(例如Tay(y为x以外的数字))。
信号路径SL4具备端子Ta4－1，端子Ta4－2，端子Tb4－1，端子Tb4－2，将端子Ta4－1及Tb4－2连接的设置于核心芯片CC的内部的配线层，以及将端子Ta4－2及Tb4－1连接的设置于核心芯片CC的内部的配线层。能够利用该信号路径SL4，针对每个芯片改变被输入信号或电源的端子的分配。
例如，核心芯片CC0中，从端子Ta4－1输入的信号从端子Tb4－2输出，且从核心芯片CC1的端子Ta4－2输入。而且，核心芯片CC0中，从端子Ta4－2输入的信号从端子Tb4－1输出，且从核心芯片CC1的端子Ta4－1输入。这样，信号路径SL4中，针对每个核心芯片改换信号的输入目的地(端子)。
信号路径SL5具备：端子Ta5－1，端子Ta5－2，端子Tb5－1，端子Tb5－2，将端子Ta5－1及Tb5－2连接的设置于核心芯片CC的内部的配线层，将端子Ta5－2及Tb5－1连接的设置于核心芯片CC的内部的配线层，设置于端子Ta5－1及Tb5－2之间的配线层上且具备连接于端子Ta5－1的输入端及连接于端子Tb5－2的输出端的反相器INVC－1，以及设置于端子Ta5－2及Tb5－1之间的配线层上且具备连接于端子Ta5－2的输入端及连接于端子Tb5－1的输出端的反相器INVC－2。利用该信号路径SL5，能够针对每个芯片改变一个信号或电源的接触的分配。
＜2－1－2＞子芯片的构成
子芯片SC0及SC1的布局与第1实施方式中说明的布局相同。
＜2－1－2－1＞子芯片SC0的剖面
使用图21对第2实施方式的半导体装置的子芯片的配线图案的一例进行说明。图21是用于说明第2实施方式的半导体装置的子芯片的配线图案的一例的剖视图。图21中，作为一例，示出构成信号路径SL4及SL5的一部分的配线图案。
如图21所示，在半导体基板220的上表面设置着元件层221。另外，图21中，为了简化而省略了关于信号路径以外的内部电路的记载。
图21中，示出多个信号路径222(222－1、222－2、及222－3)。
在半导体基板220及元件层221设置着作为TSV发挥功能的多个通孔223(223－1、223－2、223－3、223－4、223－5、及223－6)。在半导体基板220的下表面中的通孔223－1～223－6露出的部分分别设置着作为端子Ta4－1、Ta4－2、Ta5－1、及Ta5－2发挥功能的多个凸块224(224－1、224－2、224－3、224－4、224－5、及224－6)。在元件层221的上表面设置着多个焊垫225(225－1、225－2、225－3、225－4、225－5、225－6、及225－7)。焊垫225的上表面露出在元件层221的上表面。元件层221内设置着作为反相器INVC－2发挥功能的逻辑元件层226以及配线层227、228。
信号路径222－1具备：凸块224－1(Ta5－1)，连接于凸块224－1的通孔223－1，及连接于通孔223－1的焊垫225－1。焊垫225－1中，与连接于通孔223－1的区域对向且露出在元件层221的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫225－1中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层221的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。另外，此处“其他芯片”是指子芯片SC1。
而且，信号路径222－1具备：凸块224－2(Ta5－2)，连接于凸块224－2的通孔223－2，连接于通孔223－2的焊垫225－3，焊垫225－2，逻辑元件层226，将焊垫225－3及逻辑元件层226的输入端连接的配线层227，以及将焊垫225－2及逻辑元件层226的输出端连接的配线层228。焊垫225－3不与其他芯片直接连接。也就是，焊垫225－3不具有其他芯片连接区域。焊垫225－2具有与其他芯片直接连接的其他芯片连接区域。
信号路径222－2具备：凸块224－3(Ta4－1)，连接于凸块224－3的通孔223－3，及连接于通孔223－3的焊垫225－4。焊垫225－4中，与连接于通孔223－3的区域对向且露出在元件层221的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫225－4中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层221的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
而且，信号路径222－2具备：凸块224－4(Ta4－2)，连接于凸块224－4的通孔223－4，及连接于通孔223－4的焊垫225－5。焊垫225－5中，与连接于通孔223－4的区域对向且露出在元件层221的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫225－5中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层221的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径222－3具备：凸块224－5(Ta4－1)，连接于凸块224－5的通孔223－5，及连接于通孔223－5的焊垫225－6。焊垫225－6中，与连接于通孔223－5的区域对向且露出在元件层221的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫225－6中，例如不同于不与其他芯片直接连接的区域且露出在元件层221的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
而且，信号路径222－3具备：凸块224－6(Ta4－2)，连接于凸块224－6的通孔223－6，及连接于通孔223－6的焊垫225－7。焊垫225－7中，与连接于通孔223－6的区域对向且露出在元件层221的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫225－7中，例如不同于不与其他芯片直接连接的区域且露出在元件层221的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
如以上那样配置的子芯片SC0的配线图案例如与图21所示的符号P7相对应。
另外，此处虽未图示，但各焊垫225或配线层227、228可连接于内部电路。
＜2－1－2－2＞子芯片SC0的上表面
使用图22对第2实施方式的半导体装置的子芯片的配线图案的一例进行说明。图22是用于说明第2实施方式的半导体装置的子芯片的配线图案的一例的俯视图。
图22中，示出xy平面中的焊垫225－6与焊垫225－7的关系。
如图22所示，xy平面中，焊垫225－6具有多边形(图22中L型)的形状。而且，xy平面中，焊垫225－7具有多边形(图22中倒L型)的形状。
而且，焊垫225－6利用通孔连接区域223－5a而连接于通孔223－5。而且，焊垫225－6经由其他芯片连接区域225－6a而连接于其他芯片。
而且，焊垫225－7利用通孔连接区域223－6a而连接于通孔223－6。而且，焊垫225－7经由其他芯片连接区域225－7a而连接于其他芯片。
在图22的例子的情况下，通孔连接区域223－5a与通孔连接区域223－6a位于沿着x轴方向的同一线上。而且，其他芯片连接区域225－6a与其他芯片连接区域225－7a位于沿着y轴方向的同一线上。
如以上那样配置的子芯片SC0的焊垫225的图案例如与图22所示的符号Pa7相对应。
＜2－1－2－3＞子芯片SC1的剖面
使用图23对第2实施方式的半导体装置的子芯片的配线图案的一例进行说明。图23是用于说明第2实施方式的半导体装置的子芯片的配线图案的一例的剖视图。图23中，作为一例，示出构成信号路径SL4及SL5的一部分的配线图案。
如图23所示，半导体基板220的上表面设置着元件层221。另外，图23中，为了简化而省略了关于信号路径以外的内部电路的记载。
图23中，示出多个信号路径222(222－4、222－5、及222－6)。
半导体基板220及元件层221中设置着作为作为TSV发挥功能的多个通孔223(223－7、223－8、223－9、223－10、223－11、及223－12)。在半导体基板220的下表面中的通孔223－7～223－12露出的部分分别设置着作为端子Tb4－1、Tb4－2、Tb5－1、及Tb5－2发挥功能的多个凸块224(224－7、224－8、224－9、224－10、224－11、及224－12)。在元件层221的上表面设置着多个焊垫225(225－8、225－9、225－10、225－11、225－12、225－13、225－14、及225－15)。焊垫225的上表面露出在元件层221的上表面。元件层221内设置着作为反相器INVC－1发挥功能的逻辑元件层229以及配线层231、232。
信号路径222－4具备：凸块224－7(Tb4－2)，连接于凸块224－7的通孔223－7，及连接于通孔223－7的焊垫225－8。焊垫225－8中，与连接于通孔223－7的区域对向且露出在元件层221的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫225－8中，例如不同于不与其他芯片直接连接的区域且露出在元件层221的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。另外，此处“其他芯片”是指子芯片SC0。
而且，信号路径222－4具备：凸块224－8(Tb4－1)，连接于凸块224－8的通孔223－8，及连接于通孔223－8的焊垫225－9。焊垫225－9中，与连接于通孔223－8的区域对向且露出在元件层221的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫225－9中，例如不同于不与其他芯片直接连接的区域且露出在元件层221的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径222－5具备：凸块224－9(Tb4－2)，连接于凸块224－9的通孔223－9，连接于通孔223－9的焊垫225－10，焊垫225－12，以及将焊垫225－10及焊垫225－12连接的配线层227。焊垫225－10不与其他芯片直接连接。也就是，焊垫225－10不具有其他芯片连接区域。焊垫225－12具有与其他芯片直接连接的其他芯片连接区域。
而且，信号路径222－5具备：凸块224－10(Ta4－1)，连接于凸块224－10的通孔223－10，及连接于通孔223－10的焊垫225－11。焊垫225－11中，与连接于通孔223－10的区域对向且露出在元件层221的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫225－11中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层221的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
另外，焊垫225－11以在x轴方向上由焊垫225－10及焊垫225－12夹着的方式定位。
而且，配线层230以不连接于通孔223－10的方式设置。
信号路径222－6具备：凸块224－11(Tb5－2)，连接于凸块224－11的通孔223－11，连接于通孔223－11的焊垫225－13，焊垫225－15，逻辑元件层229，将焊垫225－13及逻辑元件层229的输出端连接的配线层231，以及将焊垫225－15及逻辑元件层229的输入端连接的配线层232。焊垫225－13不与其他芯片直接连接。也就是，焊垫225－13不具有其他芯片连接区域。焊垫225－15具有与其他芯片直接连接的其他芯片连接区域。
而且，信号路径222－6具备：凸块224－12(Tb5－1)，连接于凸块224－12的通孔223－12，及连接于通孔223－12的焊垫225－14。焊垫225－14中，与连接于通孔223－12的区域对向且露出在元件层221的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫225－14中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层221的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
另外，焊垫225－14以在x轴方向上由焊垫225－13及焊垫225－15夹着的方式定位。
而且，配线层232以不连接于通孔223－12的方式设置。
子芯片SC0的通孔与子芯片SC1的通孔设计成关于彼此的下表面彼此相向的面为镜像对称。
如以上那样配置的子芯片SC1的配线图案例如与图23所示的符号P8相对应。
另外，此处虽未图示，但各焊垫225或配线层231、232可连接于内部电路。
＜2－1－2－4＞子芯片SC1的上表面
使用图24对第2实施方式的半导体装置的子芯片的配线图案的一例进行说明。图24是用于说明第2实施方式的半导体装置的子芯片的配线图案的一例的俯视图。
图24中，示出xy平面中的焊垫225－8与焊垫225－9的关系。
如图24所示，xy平面中，焊垫225－8具有多边形(图24中L型)的形状。而且，xy平面中，焊垫225－9具有多边形(图24中倒L型)的形状。
而且，焊垫225－8利用通孔连接区域223－7a而连接于通孔223－7。而且，焊垫225－8经由其他芯片连接区域225－8a而连接于其他芯片。
而且，焊垫225－9利用通孔连接区域223－8a而连接于通孔223－8。而且，焊垫225－9经由其他芯片连接区域225－9a而连接于其他芯片。
在图24的例子的情况下，通孔连接区域223－7a与通孔连接区域223－8a位于沿着x轴方向的同一线上。而且，其他芯片连接区域225－8a与其他芯片连接区域225－9a位于沿着y轴方向的同一线上。
如以上那样配置的子芯片SC1的焊垫225的图案例如与图22所示的符号Pa8相对应。
＜2－1－3＞积层结构
接下来，使用图25对第2实施方式的半导体装置的核心芯片组的积层结构进行说明。图25是用于说明第2实施方式的半导体装置的核心芯片组的积层结构的剖视图。图25是表示图21～图24中示出的子芯片SC0及SC1依序积层的结构。
如图25所示，子芯片SC0的上表面与子芯片SC1的上表面贴合。子芯片SC0的具有其他芯片连接区域的焊垫225的位置分别与子芯片SC1的具有其他芯片连接区域的焊垫225的位置对准。具体来说，子芯片SC0的焊垫225－1、225－2、225－4～225－7的位置分别与子芯片SC1的焊垫225－8、225－9、225－11、225－12、225－14、225－15的位置对准。
而且，子芯片SC0的下表面与子芯片SC1的下表面贴合。子芯片SC0的通孔223的位置与子芯片SC1的通孔223的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC0的通孔223－1～223－6的位置分别与子芯片SC1的通孔223－12～223－7的位置对准。
通过如以上那样构成，子芯片SC0的信号路径222－1及子芯片SC1的信号路径222－6利用设置于焊垫225－1与焊垫225－15之间的微凸块MB4－1而电连接，且利用设置于焊垫225－2与焊垫225－14之间的微凸块MB4－2而电连接，成为能够与各自的内部电路通信的信号路径SL5。
此处，通孔223－1及223－12的xy平面上的位置一致。然而，直接连接于通孔223－1的焊垫225－1及直接连接于通孔223－12的焊垫225－14之间设置着绝缘体，焊垫225－1及225－14不直接连接。而且，通孔223－2及223－11的xy平面上的位置一致。然而，直接连接于通孔223－2的焊垫225－3及直接连接于通孔223－11的焊垫225－13之间设置着绝缘体，焊垫225－3及225－13不直接连接。这样，2个子芯片中存在不直接连接焊垫彼此的区域，该焊垫直接连接到彼此的上表面相向的TSV。而且，子芯片SC0的焊垫225－3经由子芯片SC0内的其他配线层及逻辑元件层而连接于设置在子芯片SC0的上表面的其他焊垫225－2。子芯片SC0的焊垫225－2经由微凸块MB4－2而连接于另一子芯片SC1的焊垫225－14。而且，子芯片SC1的焊垫225－13经由芯片SC1内的其他配线层及逻辑元件层而连接于设置在子芯片SC1的上表面的其他焊垫225－15。子芯片SC0的焊垫225－1经由微凸块MB4－1而连接于另一子芯片SC1的焊垫225－15。也就是，2个子芯片中，直接连接到彼此的上表面不相向的TSV的焊垫彼此利用芯片表面而电连接。
这样，子芯片SC0的信号路径222－1及子芯片SC1的信号路径222－6中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接。由此，能够一方面插入逻辑元件层，一方面针对每个芯片改变被输入信号或电源的端子的分配。
子芯片SC0的信号路径222－2及子芯片SC1的信号路径222－5利用设置于焊垫225－4与焊垫225－12之间的微凸块MB4－3而电连接，且利用设置于焊垫225－5与焊垫225－11之间的微凸块MB4－4而电连接，成为能够与各自的内部电路通信的信号路径SL4。
此处，通孔223－3及223－10的xy平面上的位置一致。然而，直接连接于通孔223－3的焊垫225－4及直接连接于通孔223－10的焊垫225－11之间设置着绝缘体，焊垫225－4及225－11不直接连接。而且，通孔223－4及223－9的xy平面上的位置一致。然而，直接连接于通孔223－4的焊垫225－5及直接连接于通孔223－9的焊垫225－10之间设置着绝缘体，焊垫225－5及225－10不直接连接。这样，2个子芯片中存在不直接连接焊垫彼此的区域，该焊垫直接连接到彼此的上表面相向的TSV。而且，子芯片SC1的焊垫225－10经由子芯片SC1内的其他配线层而连接于设置在子芯片SC1的上表面的其他焊垫225－12。子芯片SC1的焊垫225－12经由微凸块MB4－3而连接于另一子芯片SC0的焊垫225－4。而且，子芯片SC0的焊垫225－5经由微凸块MB4－4而连接于另一子芯片SC1的焊垫225－11。也就是，2个子芯片中，直接连接到彼此的上表面不相向的TSV的焊垫彼此利用芯片表面而电连接。
这样，子芯片SC0的信号路径222－2及子芯片SC1的信号路径222－5中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够针对每个芯片改变被输入信号或电源的端子的分配。
子芯片SC0的信号路径222－3及子芯片SC1的信号路径222－4利用设置于焊垫225－6与焊垫225－9之间的微凸块MB4－5(1)而电连接，且利用设置于焊垫225－7与焊垫225－8之间的微凸块MB4－5(2)而电连接，成为能够与各自的内部电路通信的信号路径SL4。
此处，通孔223－5及223－8的xy平面的位置一致。然而，直接连接于焊垫通孔223－5的焊垫225－6及直接连接于通孔223－8的焊垫225－9之间设置着绝缘体，焊垫225－6及225－9不直接连接。而且，通孔223－6及223－7的xy平面的位置一致。然而，直接连接于通孔223－6的焊垫225－7及直接连接于通孔223－7的焊垫225－8之间设置着绝缘体，焊垫225－7及225－8不直接连接。这样，2个子芯片中存在不直接连接焊垫彼此的区域，该焊垫直接连接到彼此的上表面相向的TSV。
这样，子芯片SC0的信号路径222－3及子芯片SC1的信号路径222－4中，使焊垫延伸且并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够针对每个芯片改变被输入信号或电源的端子的分配。
另外，根据所述信号路径222－1及信号路径222－6或信号路径222－2及信号路径222－5，通过引绕配线层而实现信号路径SL5或信号路径SL4。然而，根据信号路径222－3及信号路径222－4，通过对焊垫的形状进行设计而实现信号路径SL4。
此处，使用图26对焊垫225－6及225－8的连接方法与焊垫225－7及225－9的连接方法进行说明。图26是表示第2实施方式的半导体装置的积层2个子芯片的情况下的各子芯片的焊垫的关系的图。图26是表示子芯片积层时的焊垫225－6及225－7的xy平面与焊垫225－8及225－9的xy平面的图。
如图26所示，子芯片SC0及子芯片SC1背靠背地积层。因此，图26中，以使图24中表示的图案左右旋转180度的状态表示子芯片SC1的焊垫225－8及225－9的图案。
焊垫225－8的连接区域225－8a在z轴方向上，位于焊垫225－6的连接区域225－6a的上方。而且，焊垫225－6的连接区域225－6a与焊垫225－8的连接区域225－8a经由微凸块MB4－5(1)而连接。
而且，焊垫225－9的连接区域225－9a在z轴方向上，位于焊垫225－7的连接区域225－7a的上方。而且，焊垫225－7的连接区域225－7a与焊垫225－9的连接区域225－9a经由微凸块MB4－5(2)而连接。
也就是，2个子芯片中，直接连接到彼此的上表面不相向的TSV的焊垫彼此利用芯片表面而电连接。
＜2－1－4＞信号或电源的流动
此处，使用图27表示信号或电源的流动。图27是用于说明第2实施方式的半导体装置的核心芯片组的积层结构中的信号或电源的流动的剖视图。另外，此处为了简化，着眼于供信号或电源流动的端子(凸块)及通孔来进行说明。
首先，对由信号路径222－1及222－6构成的路径进行说明。输入到端子Ta5－1的信号或电源经由通孔223－1、通孔223－11而从端子Tb5－2输出。而且，输入到端子Ta5－2的信号或电源经由通孔223－2、通孔223－12而从端子Tb5－1输出。(参照箭头A1、A2)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的端子的信号路径SL5。
接下来，对由信号路径222－2及222－5构成的路径进行说明。输入到端子Ta4－1的信号或电源经由通孔223－3、通孔223－9而从端子Tb4－2输出。而且，输入到端子Tb4－2的信号或电源经由通孔223－9、通孔223－3而从端子Ta4－1输出。而且，输入到端子Ta4－2的信号或电源经由通孔223－4、通孔223－10而从端子Tb4－1输出。而且，输入到端子Tb4－1的信号或电源经由通孔223－10、通孔223－4而从端子Ta4－2输出。(参照箭头A3、A4)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的TSV的信号路径SL4。
接下来，对由信号路径222－3及222－4构成的路径进行说明。输入到端子Ta4－1的信号或电源经由通孔223－5、通孔223－7而从端子Tb4－2输出。而且，输入到端子Tb4－2的信号或电源经由通孔223－7、通孔223－5而从端子Ta4－1输出。而且，输入到端子Ta4－2的信号或电源经由通孔223－6、通孔223－8而从端子Tb4－1输出。而且，输入到端子Tb4－1的信号或电源经由通孔223－8、通孔223－6而从端子Ta4－2输出。(参照箭头A5、A6)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的TSV的信号路径SL4。
＜2－2＞效果
根据所述实施方式，具有在2个子芯片中，将直接连接到不相向的TSV的焊垫彼此利用芯片表面电连接的构成。由此，能够获得与第1实施方式相同的效果，且实现针对每个芯片改变信号/电源的TSV分配的结构。
＜2－3＞第2实施方式的变化例
接下来，对第2实施方式的变化例进行说明。第2实施方式的变化例中，核心芯片的积层方法与第2实施方式不同。
＜2－3－1＞构成
＜2－3－1－1＞核心芯片的信号路径
核心芯片组经由各核心芯片内的信号路径而电连接。
因此，使用图28对第2实施方式的变化例的半导体装置的核心芯片的信号路径进行说明。图28是用于说明第2实施方式的变化例的半导体装置的核心芯片的信号路径的电路图。
如图28所示，在第2实施方式的变化例的半导体装置的核心芯片中设置着信号路径(SL6)。
信号路径SL6具备：端子Ta6－1，端子Ta6－2，端子Tb6－1，端子Tb6－2，将端子Ta6－1及Tb6－2连接的设置于核心芯片CC的内部的配线层，将端子Ta6－2及Tb6－1连接的设置于核心芯片CC的内部的配线层，设置于端子Ta6－1及Tb6－2之间的配线层上且具备连接于端子Ta6－1的输出端及连接于端子Tb6－2的输入端的反相器INVD－1，以及设置于端子Ta6－2及Tb6－1之间的配线层上且具备连接于端子Ta6－2的输出端及连接于端子Tb6－1的输入端的反相器INVD－2。利用该信号路径SL6，能够针对每个芯片改变一个信号或电源的接触的分配。
＜2－3－1－2＞子芯片的构成
子芯片SC0及SC1的布局与第1实施方式中说明的布局相同。
＜2－3－1－2－1＞子芯片SC0的剖面
使用图29对第2实施方式的变化例的半导体装置的子芯片的配线图案的一例进行说明。图29是用于说明第2实施方式的变化例的半导体装置的子芯片的配线图案的一例的剖视图。图29中，作为一例，示出构成信号路径SL4～SL6的一部分的配线图案。
如图29所示，在半导体基板320的上表面设置着元件层321。另外，图29中，为了简化而省略了关于信号路径以外的内部电路的记载。
图29中，示出多个信号路径322(322－1、322－2、322－3及322－4)。
半导体基板320及元件层321中设置着作为TSV发挥功能的多个通孔323(323－1、323－2、323－3、323－4、323－5、323－6、323－7及323－8)。在半导体基板320的下表面中的通孔323－1～323－8露出的部分分别设置着作为端子Ta4－1、Ta4－2、Ta5－1、Ta5－2、Ta6－1及Ta6－2发挥功能的多个凸块324(324－1、324－2、324－3、324－4、324－5、324－6、324－7及324－8)。元件层321的上表面设置着多个焊垫325(325－1、325－2、325－3、325－4、325－5、325－6、325－7、325－8、325－9及325－10)。焊垫325的上表面露出在元件层321的上表面。元件层321内设置着作为反相器INVC或INVD发挥功能的逻辑元件层326及327以及配线层328～331。
信号路径322－1具备：凸块324－1(Ta4－1或Tb4－2)，连接于凸块324－1的通孔323－1，及连接于通孔323－1的焊垫325－1。焊垫325－1中，与连接于通孔323－1的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－1中，例如从不与其他芯片直接连接的区域延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。另外，此处“其他芯片”是指子芯片SC1。
而且，信号路径322－1具备：凸块324－2(Ta4－2或Tb4－1)，连接于凸块324－2的通孔323－2，及连接于通孔323－2的焊垫325－2。焊垫325－2中，与连接于通孔323－2的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－2中，例如从不与其他芯片直接连接的区域延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径322－2具备：凸块324－3(Ta6－1或Tb5－2)，连接于凸块324－3的通孔323－3，连接于通孔323－3的焊垫325－3，焊垫325－4，逻辑元件层326，将焊垫325－3及逻辑元件层326的输入端连接的配线层328，以及将焊垫325－4及逻辑元件层326的输出端连接的配线层329。焊垫325－3不与其他芯片直接连接。也就是，焊垫325－3不具有其他芯片连接区域。焊垫325－4具有与其他芯片直接连接的其他芯片连接区域。
信号路径322－2具备：凸块324－4(Ta6－2或Tb5－1)，连接于凸块324－4的通孔323－4，及连接于通孔323－4的焊垫325－5。焊垫325－5中，与连接于通孔323－4的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－5中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径322－3具备：凸块324－5(Ta5－1或Tb6－2)，连接于凸块324－5的通孔323－5，及连接于通孔323－5的焊垫325－6。焊垫325－6中，与连接于通孔323－5的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－6中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
而且，信号路径322－3具备：凸块324－6(Ta5－2或Tb6－1)，连接于凸块324－6的通孔323－6，连接于通孔323－6的焊垫325－8，焊垫325－7，逻辑元件层327，将焊垫325－8及逻辑元件层327的输入端连接的配线层330，以及将焊垫325－7及逻辑元件层327的输出端连接的配线层331。焊垫325－8不与其他芯片直接连接。也就是，焊垫325－8不具有其他芯片连接区域。焊垫325－7具有与其他芯片直接连接的其他芯片连接区域。
信号路径322－4具备：凸块324－7(Ta4－1或Tb4－2)，连接于凸块324－7的通孔323－7，及连接于通孔323－7的焊垫325－9。焊垫325－9中，与连接于通孔323－7的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－9中，例如从不与其他芯片直接连接的区域延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
而且，信号路径322－4具备：凸块324－8(Ta4－2或Tb4－1)，连接于凸块324－8的通孔323－8，及连接于通孔323－8的焊垫325－10。焊垫325－10中，与连接于通孔323－8的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－10中，例如从不与其他芯片直接连接的区域延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
子芯片SC0的下表面与其他子芯片SC0的下表面贴合。因此，子芯片SC0的通孔设计成关于其他子芯片SC0的下表面为镜像对称。也就是，子芯片SC0中，以相对于子芯片SC0的xz平面的x轴方向的中心为镜像对称的方式设置着通孔。
如以上那样配置的子芯片SC0的配线图案例如与图29所示的符号P9相对应。
另外，此处虽未图示，但各焊垫325或配线层328～331可连接于内部电路。
＜2－3－1－2－2＞子芯片SC0的上表面
使用图30对第2实施方式的变化例的半导体装置的子芯片的配线图案的一例进行说明。图30是用于说明第2实施方式的变化例的半导体装置的子芯片的配线图案的一例的俯视图。
图30中，示出xy平面中的焊垫325－1及焊垫325－2的关系与xy平面中的焊垫325－9及焊垫325－10的关系。
如图30所示，xy平面中，焊垫325－1具有矩形的形状。而且，xy平面中，焊垫325－2具有矩形的形状。另外，焊垫325－1及焊垫325－2电气分离。
而且，焊垫325－1利用通孔连接区域323－1a而连接于通孔323－1。而且，焊垫325－1经由其他芯片连接区域325－1a而连接于其他芯片。
而且，焊垫325－2利用通孔连接区域323－2a而连接于通孔323－2。而且，焊垫325－2经由其他芯片连接区域325－2a而连接于其他芯片。
通孔连接区域323－1a、通孔连接区域223－2a及其他芯片连接区域325－2a位于沿着x轴方向的同一线上。而且，其他芯片连接区域325－1a与其他芯片连接区域325－2a位于沿着y轴方向的同一线上。
如图30所示，xy平面中，焊垫325－9具有矩形的形状。而且，xy平面中，焊垫325－10具有矩形的形状。另外，焊垫325－9及焊垫325－10电气分离。
而且，焊垫325－9利用通孔连接区域323－7a而连接于通孔323－7。而且，焊垫325－9经由其他芯片连接区域325－9a而连接于其他芯片。
而且，焊垫325－10利用通孔连接区域323－8a而连接于通孔323－8。而且，焊垫325－10经由其他芯片连接区域325－10a而连接于其他芯片。
通孔连接区域323－7a、通孔连接区域323－8a、及其他芯片连接区域325－9a位于沿着x轴方向的同一线上。而且，其他芯片连接区域325－9a与其他芯片连接区域325－10a位于沿着y轴方向的同一线上。
如以上那样配置的子芯片SC0的焊垫325的图案例如与图30所示的符号Pa9相对应。
＜2－3－1－2－3＞子芯片SC1的剖面
使用图31对第2实施方式的变化例的半导体装置的子芯片的配线图案的一例进行说明。图31是用于说明第2实施方式的变化例的半导体装置的子芯片的配线图案的一例的剖视图。图31中，作为一例，示出构成信号路径SL4～SL6的一部分的配线图案。
如图31所示，半导体基板320的上表面设置着元件层321。另外，图31中，为了简化而省略了关于信号路径以外的内部电路的记载。
图31中，示出多个信号路径322(322－5、322－6、322－7、及322－8)。
半导体基板320及元件层321中设置着作为TSV发挥功能的多个通孔323(323－9、323－10、323－11、323－12、323－13、323－14、323－15、及323－16)。在半导体基板320的下表面中的通孔323－9～223－16露出的部分分别设置着作为端子Tb4－1、Tb4－2、Tb5－1、Tb5－2、Tb6－1及Tb6－2发挥功能的多个凸块324(324－9、324－10、324－11、324－12、324－13、324－14、324－15、及324－16)。元件层321的上表面设置着多个焊垫325(325－11、325－12、325－13、325－14、325－15、325－16、325－17、325－18、325－19、及225－20)。焊垫325的上表面露出在元件层321的上表面。元件层321内设置着作为反相器INVC、INVD发挥功能的逻辑元件层332及333以及配线层334～337。
信号路径322－5具备：凸块324－9(Tb4－2或Ta4－1)，连接于凸块324－9的通孔323－9，及连接于通孔323－9的焊垫325－11。焊垫325－11中，与连接于通孔323－9的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－11中，例如从不与其他芯片直接连接的区域延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。另外，此处“其他芯片”是指子芯片SC0。
而且，信号路径322－5具备：凸块324－10(Tb4－1或Ta4－2)，连接于凸块324－10的通孔323－10，及连接于通孔323－10的焊垫325－12。焊垫325－12中，与连接于通孔323－10的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－12中，例如从不与其他芯片直接连接的区域延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径322－6具备：凸块324－11(Tb5－2或Ta6－1)，连接于凸块324－11的通孔323－11，连接于通孔323－11的焊垫325－13，焊垫325－15，逻辑元件层332，将焊垫325－13及逻辑元件层332的输出端连接的配线层334，以及将焊垫325－15及逻辑元件层332的输入端连接的配线层335。焊垫325－13不与其他芯片直接连接。也就是，焊垫325－13不具有其他芯片连接区域。焊垫325－15具有与其他芯片直接连接的其他芯片连接区域。
信号路径322－6具备：凸块324－12(Tb5－1或Ta6－2)，连接于凸块324－12的通孔323－12，及连接于通孔323－12的焊垫325－14。焊垫325－14中，与连接于通孔323－12的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－14中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
另外，焊垫325－14以在x轴方向上由焊垫325－13及焊垫325－15夹着的方式定位。
而且，配线层335以不连接于通孔323－12的方式设置。
信号路径322－7具备：凸块324－13(Tb6－2或Ta5－1)，连接于凸块324－13的通孔323－13，及连接于通孔323－13的焊垫325－17。焊垫325－17中，与连接于通孔323－13的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－17中，例如从不与其他芯片直接连接的区域向x轴方向延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
而且，信号路径322－7具备：凸块324－14(Tb6－1或Ta5－2)，连接于凸块324－14的通孔323－14，连接于通孔323－14的焊垫325－18，焊垫325－16，逻辑元件层333，将焊垫325－18及逻辑元件层333的输入端连接的配线层337，以及将焊垫325－16及逻辑元件层333的输出端连接的配线层336。焊垫325－18不与其他芯片直接连接。也就是，焊垫325－18不具有其他芯片连接区域。焊垫325－16具有与其他芯片直接连接的其他芯片连接区域。
另外，焊垫325－17以在x轴方向上由焊垫325－16及焊垫325－18夹着的方式定位。
而且，配线层336以不连接于通孔323－13的方式设置。
信号路径322－8具备：凸块324－15(Tb4－2或Ta4－1)，连接于凸块324－15的通孔323－15，以及连接于通孔323－15的焊垫325－19。焊垫325－19中，与连接于通孔323－15的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－19中，例如从不与其他芯片直接连接的区域延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
而且，信号路径322－8具备：凸块324－16(Tb4－1或Ta4－2)，连接于凸块324－16的通孔323－16，及连接于通孔323－16的焊垫325－20。焊垫325－20中，与连接于通孔323－16的区域对向且露出在元件层321的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫325－20中，例如从不与其他芯片直接连接的区域延伸且露出在元件层321的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
子芯片SC1的下表面与其他子芯片SC1的下表面贴合。因此，子芯片SC1的通孔设计成关于其他子芯片SC1的下表面为镜像对称。也就是，子芯片SC1中，以相对于子芯片SC1的xz平面的x轴方向的中心为镜像对称的方式设置着通孔。
如以上那样配置的子芯片SC1的配线图案例如与图31所示的符号P10相对应。
另外，此处虽未图示，但各焊垫325或配线层334～337可连接于内部电路。
＜2－3－1－2－4＞子芯片SC1的上表面
使用图32对第2实施方式的变化例的半导体装置的子芯片的配线图案的一例进行说明。图32是用于说明第2实施方式的变化例的半导体装置的子芯片的配线图案的一例的俯视图。
图32中，示出xy平面中的焊垫325－11及焊垫325－12的关系与xy平面中的焊垫325－19及焊垫325－20的关系。
如图32所示，xy平面中，焊垫325－11具有矩形的形状。而且，xy平面中，焊垫325－12具有矩形的形状。另外，焊垫325－11及焊垫325－12电气分离。
而且，焊垫325－11利用通孔连接区域323－9a而连接于通孔323－9。而且，焊垫325－11经由其他芯片连接区域325－11a而连接于其他芯片。
而且，焊垫325－12利用通孔连接区域323－10a而连接于通孔323－10。而且，焊垫325－12经由其他芯片连接区域325－12a而连接于其他芯片。
通孔连接区域323－10a与其他芯片连接区域325－12a位于沿着x轴方向的同一线上。而且，其他芯片连接区域325－11a与其他芯片连接区域325－12a位于沿着y轴方向的同一线上。
如图32所示，xy平面中，焊垫325－19具有矩形的形状。而且，xy平面中，焊垫325－20具有矩形的形状。另外，焊垫325－19及焊垫325－20电气分离。
而且，焊垫325－19利用通孔连接区域323－15a而连接于通孔323－15。而且，焊垫325－19经由其他芯片连接区域325－19a而连接于其他芯片。
而且，焊垫325－20利用通孔连接区域323－16a而连接于通孔323－16。而且，焊垫325－20经由其他芯片连接区域325－20a而连接于其他芯片。
通孔连接区域323－15a与其他芯片连接区域325－19a位于沿着x轴方向的同一线上。而且，其他芯片连接区域325－19a与其他芯片连接区域325－20a位于沿着y轴方向的同一线上。
如以上那样配置的子芯片SC1的焊垫325的图案例如与图32所示的符号Pa10相对应。
＜2－3－1－3＞积层结构
接下来，使用图33对第2实施方式的变化例的半导体装置的核心芯片组的积层结构进行说明。图33是用于说明第2实施方式的变化例的半导体装置的核心芯片组的积层结构的剖视图。图33表示图29～图32中示出的子芯片SC0及SC1依序积层的结构。
如图33所示，子芯片SC0的上表面与子芯片SC1的上表面贴合。子芯片SC0的具有其他芯片连接区域的焊垫225的位置分别与子芯片SC1的具有其他芯片连接区域的焊垫225的位置对准。具体来说，子芯片SC0的焊垫325－1、325－2、325－4～225－7、325－9、及325－10的位置分别与子芯片SC1的焊垫325－19、325－20、325－17、325－16、325－15、325－14、325－11、及325－12的位置对准。
而且，子芯片SC0的下表面与其他子芯片SC0的下表面贴合。子芯片SC0的通孔323的位置与其他子芯片SC0的通孔323的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC0的通孔323－1～323－8的位置分别与其他子芯片SC0的通孔323－8～323－1的位置对准。
而且，子芯片SC1的下表面与其他子芯片SC1的下表面贴合。子芯片SC1的通孔323的位置与其他子芯片SC1的通孔323的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC1的通孔323－9～143－16的位置分别与其他子芯片SC1的通孔323－16～143－9的位置对准。
子芯片SC0的信号路径322－1及子芯片SC1的信号路径322－8利用设置于焊垫325－1与焊垫325－19之间的微凸块MB5－1(1)而电连接，且利用设置于焊垫325－2与焊垫325－20之间的微凸块MB5－2(2)而电连接，成为能够与各自的内部电路通信的信号路径SL4。
这样，子芯片SC0的信号路径322－1及子芯片SC1的信号路径322－8中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够针对每个芯片改变被输入信号或电源的端子的分配。根据信号路径322－1及信号路径322－8，通过对焊垫的形状进行设计，而实现信号路径SL4。
此处，使用图34对焊垫325－1及325－19的连接方法与焊垫325－2及325－20的连接方法进行说明。图34是表示第2实施方式的变化例的半导体装置的积层2个子芯片的情况下的各子芯片的焊垫的关系的图。图34是表示子芯片积层时的焊垫325－1及325－2的xy平面与焊垫325－19及325－20的xy平面的图。
如图34所示，子芯片SC0及子芯片SC1背靠背地积层。因此，图34中，以使图32中表示的图案左右旋转180度的状态表示子芯片SC1的焊垫325－19及325－20的图案。
焊垫325－19的连接区域325－19a在z轴方向上，位于焊垫325－1的连接区域325－1a的上方。而且，焊垫325－1的连接区域325－1a与焊垫325－19的连接区域325－19a经由微凸块MB5－1(1)而连接。
而且，焊垫325－20的连接区域325－20a在z轴方向上，位于焊垫325－2的连接区域325－2a的上方。而且，焊垫325－2的连接区域325－2a与焊垫325－20的连接区域325－20a经由微凸块MB5－1(2)而连接。
也就是，2个子芯片中，直接连接到彼此的上表面不相向的TSV的焊垫彼此利用芯片表面而电连接。
接下来回到图33，对其他信号路径进行说明。子芯片SC0的信号路径322－2及子芯片SC1的信号路径322－7利用设置于焊垫325－4与焊垫325－17之间的微凸块MB5－2而电连接，且利用设置于焊垫325－5与焊垫325－15之间的微凸块MB5－3而电连接，成为能够与各自的内部电路通信的信号路径SL6。
这样，子芯片SC0的信号路径322－2及子芯片SC1的信号路径322－7中，在子芯片间错开TSV的位置且饶过信号路径以使直接连接着TSV的焊垫彼此不直接连接。由此，能够一方面插入逻辑元件层，一方面针对每个芯片改变被输入信号或电源的端子的分配。
子芯片SC0的信号路径322－3及子芯片SC1的信号路径322－6利用设置于焊垫325－6与焊垫325－15之间的微凸块MB5－4而电连接，利用设置于焊垫325－7与焊垫325－14之间的微凸块MB5－5而电连接，成为能够与各自的内部电路通信的信号路径SL5。
这样，子芯片SC0的信号路径322－3及子芯片SC1的信号路径322－6中，在子芯片间错开TSV的位置并饶过信号路径以使直接连接着TSV的焊垫彼此不直接连接。由此，能够一方面插入逻辑元件层，一方面针对每个芯片改变被输入信号或电源的端子的分配。
子芯片SC0的信号路径322－4及子芯片SC1的信号路径322－5利用设置于焊垫325－9与焊垫325－11之间的微凸块MB5－6(1)而电连接，且利用设置于焊垫325－10与焊垫325－12之间的微凸块MB5－6(2)而电连接，成为能够与各自的内部电路通信的信号路径SL4。
这样，子芯片SC0的信号路径322－4及子芯片SC1的信号路径322－5中，使焊垫延伸且绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够针对每个芯片改变被输入信号或电源的端子的分配。根据信号路径322－4及信号路径322－5，通过对焊垫的形状进行设计，而实现信号路径SL4。
此处，使用图34对焊垫325－9及325－11的连接方法与焊垫325－10及325－12的连接方法进行说明。图34是表示子芯片积层时的焊垫325－9及325－10的xy平面与焊垫325－11及325－12的xy平面的图。
如图34所示，子芯片SC0及子芯片SC1背靠背地积层。因此，图34中，以使图32中表示的图案左右旋转180度的状态表示子芯片SC1的焊垫325－11及325－12的图案。
焊垫325－11的连接区域225－11a在z轴方向上，位于焊垫325－9的连接区域325－9a的上方。而且，焊垫325－9的连接区域325－9a与焊垫325－11的连接区域325－11a经由微凸块MB5－6(1)而连接。
而且，焊垫325－12的连接区域325－12a在z轴方向上，位于焊垫225－10的连接区域325－10a的上方。而且，焊垫325－10的连接区域325－10a与焊垫325－12的连接区域325－12a经由微凸块MB5－6(2)而连接。
也就是，2个子芯片中，直接连接到彼此的上表面不相向的TSV的焊垫彼此利用芯片表面而电连接。
＜2－3－1－4＞信号或电源的流动
此处，使用图35来表示信号或电源的流动。图35是用于说明第2实施方式的变化例的半导体装置的核心芯片组的积层结构中的信号或电源的流动的剖视图。另外，此处为了简化，着眼于供信号或电源流动的端子(凸块)及通孔来进行说明。
首先，对由信号路径322－1及322－8构成的路径进行说明。输入到核心芯片CC0的端子Ta4－1的信号或电源经由通孔323－1、通孔323－15而从端子Tb4－2输出。而且，输入到核心芯片CC1的端子Ta4－1的信号或电源经由通孔323－9、通孔323－7而从端子Tb4－2输出。而且，输入到核心芯片CC0的端子Tb4－2的信号或电源经由通孔323－15、通孔323－1而从端子Ta4－1输出。而且，输入到核心芯片CC1的端子Tb4－2的信号或电源经由通孔323－7、通孔323－9而从端子Ta4－1输出。而且，输入到核心芯片CC0的端子Ta4－2的信号或电源经由通孔323－2、通孔323－16而从端子Tb4－1输出。而且，输入到核心芯片CC1的端子Ta4－2的信号或电源经由通孔323－10、通孔323－8而从端子Tb4－1输出。而且，输入到核心芯片CC0的端子Tb4－1的信号或电源经由通孔323－16、通孔323－2而从端子Ta4－2输出。而且，输入到核心芯片CC1的端子Tb4－1的信号或电源经由通孔323－8、通孔323－10而从端子Ta4－2输出(参照箭头B1、B2)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的端子的信号路径SL4。
接下来，对由信号路径322－2及322－7构成的路径进行说明。输入到核心芯片CC0的端子Tb6－1的信号或电源经由通孔323－14、通孔323－4而从端子Ta6－2输出。而且，输入到核心芯片CC1的端子Tb6－1的信号或电源经由通孔323－6、通孔323－12而从端子Ta6－2输出。而且，输入到核心芯片CC0的端子Tb6－2的信号或电源经由通孔323－13、通孔323－3而从端子Ta6－1输出。而且，输入到核心芯片CC1的端子Tb6－2的信号或电源经由通孔323－5、通孔323－11而从端子Ta6－1输出(参照箭头B3、B4)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的TSV的信号路径SL6。
对由信号路径322－3及322－6构成的路径进行说明。输入到核心芯片CC0的输入到端子Ta5－1的信号或电源经由通孔323－5、通孔323－11而从端子Tb5－2输出。而且，输入到核心芯片CC1的端子Ta5－1的信号或电源经由通孔323－13、通孔323－3而从端子Tb5－2输出。而且，输入到核心芯片CC0的端子Ta5－2的信号或电源经由通孔323－6、通孔323－12而从端子Tb5－1输出。而且，输入到核心芯片CC1的端子Ta5－2的信号或电源经由通孔323－14、通孔323－4而从端子Tb5－1输出(参照箭头B5、B6)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的端子的信号路径SL5。
对由信号路径322－4及322－5构成的路径进行说明。输入到核心芯片CC0的端子Ta4－1的信号或电源经由通孔323－7、通孔323－9而从端子Tb4－2输出。而且，输入到核心芯片CC1的端子Ta4－1的信号或电源经由通孔323－15、通孔323－1而从端子Tb4－2输出。而且，输入到核心芯片CC0的端子Tb4－2的信号或电源经由通孔323－9、通孔323－7而从端子Ta4－1输出。而且，输入到核心芯片CC1的端子Tb4－2的信号或电源经由通孔323－1、通孔323－15而从端子Ta4－1输出。而且，输入到核心芯片CC0的端子Ta4－2的信号或电源经由通孔323－8、通孔323－10而从端子Tb4－1输出。而且，输入到核心芯片CC1的端子Ta4－2的信号或电源经由通孔323－16、通孔323－2而从端子Tb4－1输出。而且，输入到核心芯片CC0的端子Tb4－1的信号或电源经由通孔323－10、通孔323－8而从端子Ta4－2输出。而且，输入到核心芯片CC1的端子Tb4－1的信号或电源经由通孔323－1、通孔323－16而从端子Ta4－2输出(参照箭头B7、B8)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的端子的信号路径SL4。
＜2－3－2＞效果
根据所述变化例，能够获得与第2实施方式及第1实施方式的变化例1及变化例2相同的效果。
＜3＞第3实施方式
接下来，对第3实施方式的半导体装置进行说明。第3实施方式的半导体装置具备能够在芯片间变更TSV的分配的配线图案。以下，对与第1实施方式相同的构成要素附上相同的符号且省略其说明，对与第1实施方式不同的部分进行说明。
＜3－1＞构成
＜3－1－1＞核心芯片的信号路径
核心芯片组经由各核心芯片内的信号路径而电连接。
因此，使用图36对第3实施方式的半导体装置的核心芯片的信号路径进行说明。图36是用于说明第3实施方式的半导体装置的核心芯片的信号路径的电路图。
如图36所示，在第3实施方式的半导体装置的核心芯片中设置着信号路径(SL7)。
信号路径SL7具备：端子Ta7－1，端子Ta7－2，端子Ta7－3，端子Tb7－1，端子Tb7－2，端子Tb7－3，将端子Ta7－1及Tb7－2连接的设置于核心芯片CC的内部的配线层，将端子Ta7－2及Tb7－3连接的设置于核心芯片CC的内部的配线层，以及将端子Ta7－3及Tb7－1连接的设置于核心芯片CC的内部的配线层。利用该信号路径SL7，能够针对每个芯片改变一个信号或电源的接触的分配。
例如，核心芯片CC0中，从端子Ta7－1输入的信号从端子Tb7－2输出，且从核心芯片CC1的端子Ta7－2输入。而且，核心芯片CC0中，从端子Ta7－2输入的信号从端子Tb7－3输出，且从核心芯片CC1的端子Ta7－3输入。而且，核心芯片CC0中，从端子Ta7－3输入的信号从端子Tb7－1输出，且从核心芯片CC1的端子Ta7－1输入。这样，信号路径SL7中，可对每个核心芯片改换信号的输入目的地(端子)。
＜3－1－2＞子芯片的构成
子芯片SC0及SC1的布局与第1实施方式中说明的布局相同。
＜3－1－2－1＞子芯片SC0的剖面
使用图37对第3实施方式的半导体装置的子芯片的配线图案的一例进行说明。图37用于说明第3实施方式的半导体装置的子芯片的配线图案的一例的剖视图。图37中，作为一例，示出构成信号路径SL4及SL7的一部分的配线图案。
如图37所示，在半导体基板420的上表面设置着元件层421。另外，图37中，为了简化而省略了关于信号路径以外的内部电路的记载。
图37中示出多个信号路径422(422－1及422－2)。
半导体基板420及元件层421中设置着作为TSV发挥功能的多个通孔423(423－1、423－2、423－3、423－4、及423－5)。在半导体基板420的下表面中的通孔423－1～423－5露出的部分分别设置着作为端子Ta4－1、Ta4－2、Ta7－1、Ta7－2及Ta7－3发挥功能的多个凸块424(424－1、424－2、424－3、424－4及424－5)。元件层421的上表面设置着多个焊垫425(425－1、425－2、425－3、425－4及425－5)。焊垫425的上表面露出在元件层421的上表面。
信号路径422－1具备：凸块424－1(Ta4－1)，连接于凸块424－1的通孔423－1，及连接于通孔423－1的焊垫425－1。焊垫425－1中，与连接于通孔423－1的区域对向且露出在元件层421的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫425－1中，例如从不与其他芯片直接连接的区域延伸且露出在元件层421的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
另外，而且，此处“其他芯片”是指子芯片SC1。
而且，信号路径422－1具备：凸块424－2(Ta4－2)，连接于凸块424－2的通孔423－2，及连接于通孔423－2的焊垫425－2。焊垫425－2中，与连接于通孔423－2的区域对向且露出在元件层421的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫425－2中，例如从不与其他芯片直接连接的区域延伸且露出在元件层421的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径422－2具备：凸块424－3(Ta7－1)，连接于凸块424－3的通孔423－3，及连接于通孔423－3的焊垫425－3。焊垫425－3中，与连接于通孔423－3的区域对向且露出在元件层421的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫425－3中，例如从不与其他芯片直接连接的区域延伸且露出在元件层421的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径422－2具备：凸块424－4(Ta7－2)，连接于凸块424－4的通孔423－4，及连接于通孔423－4的焊垫425－4。焊垫425－4中，与连接于通孔423－4的区域对向且露出在元件层421的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫425－4中，例如从不与其他芯片直接连接的区域延伸且露出在元件层421的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径422－2具备：凸块424－5(Ta7－3)，连接于凸块424－5的通孔423－5，及连接于通孔423－5的焊垫425－5。焊垫425－5中，与连接于通孔423－5的区域对向且露出在元件层421的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫425－5中，例如从不与其他芯片直接连接的区域延伸且露出在元件层421的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
如以上那样配置的子芯片SC0的配线图案例如与图37所示的符号P11相对应。
另外，此处虽未图示，但各焊垫425可连接于内部电路。
＜3－1－2－2＞子芯片SC0的上表面
使用图38对第3实施方式的半导体装置的子芯片的配线图案的一例进行说明。图38是用于说明第3实施方式的半导体装置的子芯片的配线图案的一例的俯视图。
图38中，示出xy平面中的焊垫425－1与焊垫425－2的关系。
如图38所示，xy平面中，焊垫425－1具有多边形(图38中L型)的形状。而且，xy平面中，焊垫425－2具有多边形(图38中倒L型)的形状。
而且，焊垫425－1利用通孔连接区域423－1a而连接于通孔423－1。而且，焊垫425－1经由其他芯片连接区域425－1a而连接于其他芯片。
而且，焊垫425－2利用通孔连接区域423－2a而连接于通孔423－2。而且，焊垫425－2经由其他芯片连接区域425－2a而连接于其他芯片。
在图38的例子的情况下，通孔连接区域423－1a与通孔连接区域423－2a位于沿着x轴方向的同一线上。而且，其他芯片连接区域425－1a与其他芯片连接区域425－2a位于沿着y轴方向的同一线上。
而且，图38中，示出xy平面中的焊垫425－3、425－4、425－5的关系。
如图38所示，xy平面中，焊垫425－3具有多边形(图38中L型)的形状。而且，xy平面中，焊垫425－4具有多边形(图38中L型)的形状。而且，xy平面中，焊垫425－5具有多边形(图38中倒L型)的形状。
而且，焊垫425－3利用通孔连接区域423－3a而连接于通孔423－3。而且，焊垫425－3经由其他芯片连接区域425－3a而连接于其他芯片。
而且，焊垫425－4利用通孔连接区域423－4a而连接于通孔423－4。而且，焊垫425－4经由其他芯片连接区域425－4a而连接于其他芯片。
而且，焊垫425－5利用通孔连接区域423－5a而连接于通孔423－5。而且，焊垫425－5经由其他芯片连接区域425－5a而连接于其他芯片。
在图38的例子的情况下，通孔连接区域423－3a、通孔连接区域423－4a及通孔连接区域423－5a位于沿着x轴方向的同一线上。而且，其他芯片连接区域425－4a与其他芯片连接区域425－5a位于沿着y轴方向的同一线上。
如以上那样配置的子芯片SC0的焊垫425的图案例如与图38所示的符号Pa11相对应。
＜3－1－2－3＞子芯片SC1的剖面
使用图39对第3实施方式的半导体装置的子芯片的配线图案的一例进行说明。图39是用于说明第3实施方式的半导体装置的子芯片的配线图案的一例的剖视图。图39中，作为一例，示出构成信号路径SL4及SL7的一部分的配线图案。
如图39所示，在半导体基板420的上表面设置着元件层421。另外，图39中，为了简化而省略了关于信号路径以外的内部电路的记载。
图39中，示出多个信号路径422(422－3及422－4)。
半导体基板420及元件层421中设置着作为TSV发挥功能的多个通孔423(423－6、423－7、423－8、423－9、及423－10)。在半导体基板420的下表面中的通孔423－6～423－10露出的部分分别设置着作为端子Tb4－1、Tb4－2、Tb7－1、Tb7－2、及Tb7－3发挥功能的多个凸块424(424－6、424－7、424－8、424－9、及424－10)。元件层421的上表面设置着多个焊垫425(425－6、425－7、425－8、425－9、及425－10)。焊垫425的上表面露出在元件层421的上表面。
信号路径422－3具备：凸块424－6(Tb7－3)，连接于凸块424－6的通孔423－6，及连接于通孔423－6的焊垫425－6。焊垫425－6中，与连接于通孔423－6的区域对向且露出在元件层421的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫425－6中，例如从不与其他芯片直接连接的区域延伸且露出在元件层421的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
另外，而且，此处“其他芯片”是指子芯片SC0。
信号路径422－3具备：凸块424－7(Tb7－2)，连接于凸块424－7的通孔423－7，及连接于通孔423－7的焊垫425－7。焊垫425－7中，与连接于通孔423－7的区域对向且露出在元件层421的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫425－7中，例如从不与其他芯片直接连接的区域延伸且露出在元件层421的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径422－3具备：凸块424－8(Tb7－1)，连接于凸块424－8的通孔423－8，及连接于通孔423－8的焊垫425－8。焊垫425－8中，与连接于通孔423－8的区域对向且露出在元件层421的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫425－8中，例如从不与其他芯片直接连接的区域延伸且露出在元件层421的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
而且，信号路径422－4具备：凸块424－9(Tb4－2)，连接于凸块424－9的通孔423－9，及连接于通孔423－9的焊垫425－9。焊垫425－9中，与连接于通孔423－9的区域对向且露出在元件层421的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫425－9中，例如从不与其他芯片直接连接的区域延伸且露出在元件层421的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径422－4具备：凸块424－10(Tb4－1)，连接于凸块424－10的通孔423－10，及连接于通孔423－10的焊垫425－10。焊垫425－10中，与连接于通孔423－10的区域对向且露出在元件层421的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫425－10中，例如从不与其他芯片直接连接的区域延伸且露出在元件层421的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
子芯片SC0的通孔与子芯片SC1的通孔设计成关于彼此的下表面彼此相向的面为镜像对称。
如以上那样配置的子芯片SC1的配线图案例如与图39所示的符号P12相对应。
另外，此处虽未图示，但各焊垫425可连接于内部电路。
＜3－1－2－4＞子芯片SC1的上表面
使用图40对第3实施方式的半导体装置的子芯片的配线图案的一例进行说明。图40是用于说明第3实施方式的半导体装置的子芯片的配线图案的一例的俯视图。
图40中示出xy平面中的焊垫425－6、焊垫425－7、焊垫425－8的关系。
如图40所示，xy平面中，焊垫425－6具有多边形(图40中L型)的形状。而且，xy平面中，焊垫425－7具有多边形(图40中L型)的形状。而且，xy平面中，焊垫425－8具有多边形(图40中倒L型)的形状。
而且，焊垫425－6利用通孔连接区域423－6a而连接于通孔423－6。而且，焊垫425－6经由其他芯片连接区域425－6a而连接于其他芯片。
而且，焊垫425－7利用通孔连接区域423－7a而连接于通孔423－7。而且，焊垫425－7经由其他芯片连接区域425－7a而连接于其他芯片。
而且，焊垫425－8利用通孔连接区域423－8a而连接于通孔423－8。而且，焊垫425－8经由其他芯片连接区域425－8a而连接于其他芯片。
在图40的例子的情况下，通孔连接区域423－6a、通孔连接区域423－7a、及通孔连接区域423－8a位于沿着x轴方向的同一线上。而且，其他芯片连接区域425－6a与其他芯片连接区域425－7a位于沿着x轴方向的同一线上。而且，其他芯片连接区域425－6a与其他芯片连接区域425－8a位于沿着y轴方向的同一线上。
如图40所示，xy平面中，焊垫425－9具有多边形(图40中L型)的形状。而且，xy平面中，焊垫425－10具有多边形(图40中倒L型)的形状。
而且，焊垫425－9利用通孔连接区域423－9a而连接于通孔423－9。而且，焊垫425－9经由其他芯片连接区域425－9a而连接于其他芯片。
而且，焊垫425－10利用通孔连接区域423－10a而连接于通孔423－10。而且，焊垫425－10经由其他芯片连接区域425－10a而连接于其他芯片。
在图40的例子的情况下，通孔连接区域423－9a与通孔连接区域423－10a位于沿着x轴方向的同一线上。而且，其他芯片连接区域425－9a与其他芯片连接区域425－10a位于沿着y轴方向的同一线上。
如以上那样配置的子芯片SC1的焊垫425的图案例如与图40所示的符号Pa12相对应。
＜3－1－3＞核心芯片组的积层结构
接下来，使用图41对第3实施方式的半导体装置的核心芯片组的积层结构进行说明。图41是用于说明第3实施方式的半导体装置的核心芯片组的积层结构的剖视图。图41表示图37～图40中示出的子芯片SC0及SC1依序积层的结构。
如图41所示，子芯片SC0的上表面与子芯片SC1的上表面贴合。子芯片SC0的具有其他芯片连接区域的焊垫425的位置分别与子芯片SC1的具有其他芯片连接区域的焊垫425的位置对准。具体来说，子芯片SC0的焊垫425－1～425－5与子芯片SC1的焊垫425－10～425－6的位置对准。
而且，子芯片SC0的下表面与子芯片SC1的下表面贴合。子芯片SC0的凸块424的位置与子芯片SC1的凸块424的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC0的凸块424－1～424－5的位置分别与子芯片SC1的凸块424－10～424－6的位置对准。
子芯片SC0的信号路径422－1及子芯片SC1的信号路径422－4利用设置于焊垫425－1与焊垫425－9之间的微凸块MB6－1(1)而电连接，且利用设置于焊垫425－2与焊垫425－10之间的微凸块MB6－1(2)而电连接，成为能够与各自的内部电路通信的信号路径SL4。
这样，子芯片SC0的信号路径422－1及子芯片SC1的信号路径422－4中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够针对每个芯片改变被输入信号或电源的端子的分配。根据信号路径422－1及信号路径422－4，通过对焊垫的形状进行设计，而实现信号路径SL4。
此处，使用图42对焊垫425－1及425－9的连接方法与焊垫425－2及425－10的连接方法进行说明。图42是表示第3实施方式的半导体装置的积层2个子芯片的情况下的各子芯片的焊垫的关系的图。图42是表示子芯片积层时的焊垫425－1及425－2的xy平面与焊垫425－9及425－10的xy平面的图。
如图41所示，子芯片SC0及子芯片SC1背靠背地积层。因此，图42中，以使图40中表示的图案左右旋转180度的状态表示子芯片SC1的焊垫425－9及425－10的图案。
焊垫425－9的连接区域425－9a在z轴方向上，位于焊垫425－1的连接区域425－1a的上方。而且，焊垫425－1的连接区域425－1a与焊垫425－19的连接区域425－19a经由微凸块MB6－1(1)而连接。
而且，焊垫425－10的连接区域425－10a在z轴方向上，位于焊垫425－2的连接区域425－2a的上方。而且，焊垫425－2的连接区域425－2a与焊垫425－10的连接区域425－10a经由微凸块MB6－1(2)而连接。
也就是，2个子芯片中，直接连接到彼此的上表面不相向的TSV的焊垫彼此利用芯片表面而电连接。
接下来回到图41，对其他信号路径进行说明。子芯片SC0的信号路径422－2及子芯片SC1的信号路径422－3利用设置于焊垫425－3与焊垫425－7之间的微凸块MB6－2而电连接，利用设置于焊垫425－4与焊垫425－6之间的微凸块MB6－3(1)而电连接，且利用设置于焊垫425－5与焊垫425－8之间的微凸块MB6－3(2)而电连接，成为能够与各自的内部电路通信的信号路径SL7。
这样，子芯片SC0的信号路径422－2及子芯片SC1的信号路径422－3中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够针对每个芯片改变被输入信号或电源的端子的分配。根据信号路径422－2及信号路径422－3，通过对焊垫的形状进行设计，而实现信号路径SL7。
此处，使用图42对焊垫425－3及425－7的连接方法、焊垫425－4及425－6的连接方法、及焊垫425－5及425－8的连接方法进行说明。图42是表示子芯片积层时的焊垫425－3、425－4及425－5的xy平面与焊垫425－6、425－7及425－8的xy平面的图。
如图42所示，子芯片SC0及子芯片SC1背靠背地积层。因此，图42中，以使图40中表示的图案左右旋转180度的状态表示子芯片SC1的焊垫425－6、425－7及425－8的图案。
焊垫425－7的连接区域425－7a在z轴方向上，位于焊垫425－3的连接区域425－3a的上方。而且，焊垫425－3的连接区域425－3a与焊垫425－7的连接区域425－7a经由微凸块MB6－2而连接。
而且，焊垫425－6的连接区域425－6a在z轴方向上，位于焊垫425－4的连接区域425－4a的上方。而且，焊垫425－4的连接区域425－4a与焊垫425－6的连接区域425－6a经由微凸块MB6－3(1)而连接。
而且，焊垫425－8的连接区域425－8a在z轴方向上，位于焊垫425－5的连接区域425－5a的上方。而且，焊垫425－5的连接区域425－5a与焊垫425－8的连接区域425－8a经由微凸块MB6－3(2)而连接。
也就是，2个子芯片中，直接连接到彼此的上表面不相向的TSV的焊垫彼此利用芯片表面而电连接。
＜3－1－4＞信号或电源的流动
此处，使用图43表示信号或电源的流动。图43是用于说明第3实施方式的半导体装置的核心芯片组的积层结构中的信号或电源的流动的剖视图。另外，此处为了简化，着眼于供信号或电源流动的端子(凸块)及通孔进行说明。
首先，对由信号路径422－1及422－4构成的路径进行说明。输入到端子Ta4－1的信号或电源经由通孔423－1、通孔423－9而从端子Tb4－2输出。而且，输入到端子Tb4－2的信号或电源经由通孔423－9、通孔423－1而从端子Ta4－1输出。而且，输入到端子Ta4－2的信号或电源经由通孔423－2、通孔423－10而从端子Tb4－1输出。而且，输入到端子Tb4－1的信号或电源经由通孔423－10、通孔423－2而从端子Ta4－2输出(参照箭头C1、C2)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的TSV的信号路径SL4。
接下来，对由信号路径422－2及422－3构成的路径进行说明。输入到端子Ta7－1的信号或电源经由通孔423－3、通孔423－7而从端子Tb7－2输出。而且，输入到端子Tb7－2的信号或电源经由通孔423－7、通孔423－3而从端子Ta7－1输出。而且，输入到端子Ta7－2的信号或电源经由通孔423－4、通孔423－6而从端子Tb7－3输出。而且，输入到端子Tb7－3的信号或电源经由通孔423－6、通孔423－4而从端子Ta7－2输出。而且，输入到端子Ta7－3的信号或电源经由通孔423－5、通孔423－8而从端子Tb7－1输出。而且，输入到端子Tb7－1的信号或电源经由通孔423－8、通孔423－5而从端子Ta7－3输出(参照箭头C3～C5)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的TSV的信号路径SL7。
＜3－2＞效果
根据所述实施方式，能够获得与第1实施方式相同的效果。
＜3－3＞第3实施方式的变化例
＜3－3－1＞构成
＜3－3－1－1＞子芯片的构成
子芯片SC0及SC1的布局与第1实施方式中说明的布局相同。
＜3－3－1－1－1＞子芯片SC0的剖面
使用图44对第3实施方式的变化例的半导体装置的子芯片的配线图案的一例进行说明。图44是用于说明第3实施方式的变化例的半导体装置的子芯片的配线图案的一例的剖视图。图44中，作为一例，示出构成信号路径SL4及SL7的一部分的配线图案。
如图44所示，半导体基板520的上表面设置着元件层521。另外，图44中，为了简化而省略了关于信号路径以外的内部电路的记载。
图44中，示出多个信号路径522(522－1、522－2、522－3及522－4)。
半导体基板520及元件层521中设置着作为TSV发挥功能的多个通孔523(523－1、523－2、523－3、523－4、523－5、523－6、523－7、523－8、523－9及523－10)。在半导体基板520的下表面中的通孔523－1～523－10露出的部分分别设置着作为端子Ta4－1、Ta4－2、Ta7－1、Ta7－2及Ta7－3发挥功能的多个凸块524(524－1、524－2、524－3、524－4、524－5、524－6、524－7、524－8、524－9及524－10)。元件层521的上表面设置着多个焊垫525(525－1、525－2、525－3、525－4、525－5、525－6、525－7、525－8、525－9及525－10)。焊垫525的上表面露出在元件层521的上表面。
信号路径522－1具备：凸块524－1(Ta4－1或Tb4－2)，连接于凸块524－1的通孔523－1，及连接于通孔523－1的焊垫525－1。焊垫525－1中，与连接于通孔523－1的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－1中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
另外，此处“其他芯片”是指子芯片SC1。
而且，信号路径522－1具备：凸块524－2(Ta4－2或Tb4－1)，连接于凸块524－2的通孔523－2，及连接于通孔523－2的焊垫525－2。焊垫525－2中，与连接于通孔523－2的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－2中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－2具备：凸块524－3(Ta7－1或Tb7－3)，连接于凸块524－3的通孔523－3，及连接于通孔523－3的焊垫525－3。焊垫525－3中，与连接于通孔523－3的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－3中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－2具备：凸块524－4(Ta7－2或Tb7－2)，连接于凸块524－4的通孔523－4，及连接于通孔523－4的焊垫525－4。焊垫525－4中，与连接于通孔523－4的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－4中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－2具备：凸块524－5(Ta7－3或Tb7－1)，连接于凸块524－5的通孔523－5，及连接于通孔523－5的焊垫525－5。焊垫525－5中，与连接于通孔523－5的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－5中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－3具备：凸块524－6(Ta7－1或Tb7－3)，连接于凸块524－6的通孔523－6，及连接于通孔523－6的焊垫525－6。焊垫525－6中，与连接于通孔523－6的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－6中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－3具备：凸块524－7(Ta7－2或Tb7－2)，连接于凸块524－7的通孔523－7，及连接于通孔523－7的焊垫525－7。焊垫525－7中，与连接于通孔523－7的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－7中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－3具备：凸块524－8(Ta7－3或Tb7－1)，连接于凸块524－8的通孔523－8，及连接于通孔523－8的焊垫525－8。焊垫525－8中，与连接于通孔523－8的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－8中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－4具备：凸块524－9(Ta4－1或Tb4－2)，连接于凸块524－9的通孔523－9，及连接于通孔523－9的焊垫525－9。焊垫525－9中，与连接于通孔523－9的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－9中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
而且，信号路径522－4具备：凸块524－10(Ta4－2或Tb4－1)，连接于凸块524－10的通孔523－10，及连接于通孔523－10的焊垫525－10。焊垫525－10中，与连接于通孔523－10的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－10中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
子芯片SC0的下表面与其他子芯片SC0的下表面贴合。因此，子芯片SC0的通孔设计成关于其他子芯片SC0的下表面为镜像对称。也就是，子芯片SC0中，以相对于子芯片SC0的xz平面的x轴方向的中心为镜像对称的方式设置着通孔。
如以上那样配置的子芯片SC0的配线图案例如与图44所示的符号P13相对应。
另外，此处虽未图示，但各焊垫525可连接于内部电路。
＜3－3－1－1－2＞子芯片SC0的上表面
使用图45对第3实施方式的变化例的半导体装置的子芯片的配线图案的一例进行说明。图45是用于说明第3实施方式的变化例的半导体装置的子芯片的配线图案的一例的俯视图。
图45中，示出xy平面中的焊垫525－1与焊垫525－2的关系。
如图45所示，xy平面中，焊垫525－1具有多边形(图45中L型)的形状。而且，xy平面中，焊垫525－2具有多边形(图45中倒L型)的形状。
而且，焊垫525－1利用通孔连接区域523－1a而连接于通孔523－1。而且，焊垫525－1经由其他芯片连接区域525－1a而连接于其他芯片。
而且，焊垫525－2利用通孔连接区域523－2a而连接于通孔523－2。而且，焊垫525－2经由其他芯片连接区域525－2a而连接于其他芯片。
在图45的例子的情况下，通孔连接区域523－1a与通孔连接区域523－2a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－1a与其他芯片连接区域525－2a位于沿着y轴方向的同一线上。
而且，图45中，示出xy平面中的焊垫525－3、525－4、525－5的关系。
如图45所示，xy平面中，焊垫525－3具有多边形(图45中L型)的形状。而且，xy平面中，焊垫525－4具有多边形(图45中L型)的形状。而且，xy平面中，焊垫525－5具有多边形(图45中倒L型)的形状。
而且，焊垫525－3利用通孔连接区域523－3a而连接于通孔523－3。而且，焊垫525－3经由其他芯片连接区域525－3a而连接于其他芯片。
而且，焊垫525－4利用通孔连接区域523－4a而连接于通孔523－4。而且，焊垫525－4经由其他芯片连接区域525－4a而连接于其他芯片。
而且，焊垫525－5利用通孔连接区域523－5a而连接于通孔523－5。而且，焊垫525－5经由其他芯片连接区域525－5a而连接于其他芯片。
在图45的例子的情况下，通孔连接区域523－3a与通孔连接区域523－4a与通孔连接区域523－5a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－3a与其他芯片连接区域525－4a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－4a与其他芯片连接区域525－5a位于沿着y轴方向的同一线上。
而且，图45中，示出xy平面中的焊垫525－6、525－7、525－8的关系。
如图45所示，xy平面中，焊垫525－6具有多边形(图45中L型)的形状。而且，xy平面中，焊垫525－7具有多边形(图45中L型)的形状。而且，xy平面中，焊垫525－8具有多边形(图45中倒L型)的形状。
而且，焊垫525－6利用通孔连接区域523－6a而连接于通孔523－6。而且，焊垫525－6经由其他芯片连接区域525－6a而连接于其他芯片。
而且，焊垫525－7利用通孔连接区域523－7a而连接于通孔523－7。而且，焊垫525－7经由其他芯片连接区域525－7a而连接于其他芯片。
而且，焊垫525－8利用通孔连接区域523－8a而连接于通孔523－8。而且，焊垫525－8经由其他芯片连接区域525－8a而连接于其他芯片。
在图45的例子的情况下，通孔连接区域523－6a、通孔连接区域523－7a及通孔连接区域523－8a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－6a与其他芯片连接区域525－7a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－7a与其他芯片连接区域525－8a位于沿着y轴方向的同一线上。
图45中，示出xy平面中的焊垫525－9与焊垫525－10的关系。
如图45所示，xy平面中，焊垫525－9具有多边形(图45中L型)的形状。而且，xy平面中，焊垫525－10具有多边形(图45中倒L型)的形状。
而且，焊垫525－9利用通孔连接区域523－9a而连接于通孔523－9。而且，焊垫525－9经由其他芯片连接区域525－9a而连接于其他芯片。
而且，焊垫525－10利用通孔连接区域523－10a而连接于通孔523－10。而且，焊垫525－10经由其他芯片连接区域525－10a而连接于其他芯片。
在图45的例子的情况下，通孔连接区域523－9a与通孔连接区域523－10a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－9a与其他芯片连接区域525－10a位于沿着y轴方向的同一线上。
如以上那样配置的子芯片SC0的焊垫525的图案例如与图45所示的符号Pa13相对应。
＜3－3－1－1－3＞子芯片SC1的剖面
使用图46对第3实施方式的变化例的半导体装置的子芯片的配线图案的一例进行说明。图46是用于说明第3实施方式的变化例的半导体装置的子芯片的配线图案的一例的剖视图。图46中，作为一例示出构成信号路径SL4及SL7的一部分的配线图案。
如图46所示，半导体基板520的上表面设置着元件层521。另外，图46中，为了简化而省略了关于信号路径以外的内部电路的记载。
图46中，示出多个信号路径522(522－5、522－6、522－7、及522－8)。
半导体基板520及元件层521中设置着作为TSV发挥功能的多个通孔523(523－11、523－12、523－13、523－14、523－15、523－16、523－17、523－18、523－19及523－20)。在半导体基板520的下表面中的通孔523－11～523－20露出的部分分别设置着作为端子Tb4－1、Tb4－2、Tb7－1、Tb7－2及Tb7－3发挥功能的多个凸块524(524－11、524－12、524－13、524－14、524－15、524－16、524－17、524－18、524－19及524－20)。元件层521的上表面设置着多个焊垫525(525－11、525－12、525－13、525－14、525－15、525－16、525－17、525－18、525－19及525－20)。焊垫525的上表面露出在元件层521的上表面。
信号路径522－5具备：凸块524－11(Tb4－2或Ta4－1)，连接于凸块524－11的通孔523－11，及连接于通孔523－11的焊垫525－11。焊垫525－11中，与连接于通孔523－11的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－11中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
另外，而且，此处“其他芯片”是指子芯片SC0。
信号路径522－5具备：凸块524－12(Tb4－1或Ta4－2)，连接于凸块524－12的通孔523－12，及连接于通孔523－12的焊垫525－12。焊垫525－12中，与连接于通孔523－12的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－12中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－6具备：凸块524－13(Tb7－3或Ta7－1)，连接于凸块524－13的通孔523－13，及连接于通孔523－13的焊垫525－13。焊垫525－13中，与连接于通孔523－13的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－13中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－6具备：凸块524－14(Tb7－2或Ta7－2)，连接于凸块524－14的通孔523－14，及连接于通孔523－14的焊垫525－14。焊垫525－14中，与连接于通孔523－14的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－14中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－6具备：凸块524－15(Tb7－1或Ta7－3)，连接于凸块524－15的通孔523－15，及连接于通孔523－15的焊垫525－15。焊垫525－15中，与连接于通孔523－15的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－15中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－7具备：凸块524－16(Tb7－3或Ta7－1)，连接于凸块524－16的通孔523－16，及连接于通孔523－16的焊垫525－16。焊垫525－16中，与连接于通孔523－16的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－16中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－7具备：凸块524－17(Tb7－2或Ta7－2)，连接于凸块524－17的通孔523－17，及连接于通孔523－17的焊垫525－17。焊垫525－17中，与连接于通孔523－17的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－17中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－7具备：凸块524－18(Tb7－1或Ta7－3)，连接于凸块524－18的通孔523－18，及连接于通孔523－18的焊垫525－18。焊垫525－18中，与连接于通孔523－18的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－18中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
而且，信号路径522－8具备：凸块524－19(Tb4－2或Ta4－1)，连接于凸块524－19的通孔523－19，及连接于通孔523－19的焊垫525－19。焊垫525－19中，与连接于通孔523－19的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－19中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
信号路径522－8具备：凸块524－20(Tb4－1或Ta4－2)，连接于凸块524－20的通孔523－20，及连接于通孔523－20的焊垫525－20。焊垫525－20中，与连接于通孔523－20的区域对向且露出在元件层521的上表面的区域成为不与其他芯片直接连接的区域。而且，焊垫525－20中，例如从不与其他芯片直接连接的区域延伸且露出在元件层521的上表面的区域成为用于与其他芯片直接连接的区域(其他芯片连接区域)。
子芯片SC1的下表面与其他子芯片SC1的下表面贴合。因此，子芯片SC1的通孔设计成关于其他子芯片SC1的下表面为镜像对称。也就是，子芯片SC1中，以相对于子芯片SC1的xz平面的x轴方向的中心为镜像对称的方式设置着通孔。
如以上那样配置的子芯片SC1的配线图案例如与图46所示的符号P14相对应。
另外，此处虽未图示，但各焊垫525可连接于内部电路。
＜3－3－1－1－4＞子芯片SC1的上表面
使用图47对第3实施方式的变化例的半导体装置的子芯片的配线图案的一例进行说明。图47是用于说明第3实施方式的变化例的半导体装置的子芯片的配线图案的一例的俯视图。
图47中，示出xy平面中的焊垫525－11与焊垫525－12的关系。
如图47所示，xy平面中，焊垫525－11具有多边形(图47中L型)的形状。而且，xy平面中，焊垫525－12具有多边形(图47中倒L型)的形状。
而且，焊垫525－911利用通孔连接区域523－11a而连接于通孔523－11。而且，焊垫525－11经由其他芯片连接区域525－11a而连接于其他芯片。
而且，焊垫525－12利用通孔连接区域523－12a而连接于通孔523－12。而且，焊垫525－12经由其他芯片连接区域525－12a而连接于其他芯片。
在图47的例子的情况下，通孔连接区域523－11a与通孔连接区域523－12a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－11a与其他芯片连接区域525－12a位于沿着y轴方向的同一线上。
图47中，示出xy平面中的焊垫525－13、焊垫525－14、焊垫525－15的关系。
如图47所示，xy平面中，焊垫525－13具有多边形(图47中L型)的形状。而且，xy平面中，焊垫525－14具有多边形(图47中L型)的形状。而且，xy平面中，焊垫525－15具有多边形(图47中倒L型)的形状。
而且，焊垫525－13利用通孔连接区域523－13a而连接于通孔523－13。而且，焊垫525－13经由其他芯片连接区域525－13a而连接于其他芯片。
而且，焊垫525－14利用通孔连接区域523－14a而连接于通孔523－14。而且，焊垫525－14经由其他芯片连接区域525－14a而连接于其他芯片。
而且，焊垫525－15利用通孔连接区域523－15a而连接于通孔523－15。而且，焊垫525－15经由其他芯片连接区域525－15a而连接于其他芯片。
在图47的例子的情况下，通孔连接区域523－13a、通孔连接区域523－14a、及通孔连接区域523－15a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－13a与其他芯片连接区域525－14a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－14a与其他芯片连接区域525－15a位于沿着y轴方向的同一线上。
图47中，示出xy平面中的焊垫525－16、焊垫525－17、焊垫525－18的关系。
如图47所示，xy平面中，焊垫525－16具有多边形(图47中L型)的形状。而且，xy平面中，焊垫525－17具有多边形(图47中L型)的形状。而且，xy平面中，焊垫525－18具有多边形(图47中倒L型)的形状。
而且，焊垫525－16利用通孔连接区域523－16a而连接于通孔523－16。而且，焊垫525－16经由其他芯片连接区域525－16a而连接于其他芯片。
而且，焊垫525－17利用通孔连接区域523－17a而连接于通孔523－17。而且，焊垫525－17经由其他芯片连接区域525－17a而连接于其他芯片。
而且，焊垫525－18利用通孔连接区域523－18a而连接于通孔523－18。而且，焊垫525－18经由其他芯片连接区域525－18a而连接于其他芯片。
在图47的例子的情况下，通孔连接区域523－16a、通孔连接区域523－17a及通孔连接区域523－18a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－16a与其他芯片连接区域525－17a位于沿着x轴方向的同一线上而且，其他芯片连接区域525－16a与其他芯片连接区域525－18a位于沿着y轴方向的同一线上。
图47中，示出xy平面中的焊垫525－19与焊垫525－20的关系。
如图47所示，xy平面中，焊垫525－19具有多边形(图47中L型)的形状。而且，xy平面中，焊垫525－20具有多边形(图47中倒L型)的形状。
而且，焊垫525－19利用通孔连接区域523－19a而连接于通孔523－19。而且，焊垫525－19经由其他芯片连接区域525－19a而连接于其他芯片。
而且，焊垫525－20利用通孔连接区域523－20a而连接于通孔523－20。而且，焊垫525－20经由其他芯片连接区域525－20a而连接于其他芯片。
在图47的例子的情况下，通孔连接区域523－19a与通孔连接区域523－20a位于沿着x轴方向的同一线上。而且，其他芯片连接区域525－19a与其他芯片连接区域525－20a位于沿着y轴方向的同一线上。
子芯片SC0的下表面与其他子芯片SC0的下表面贴合。因此，子芯片SC0的通孔设计成关于其他子芯片SC0的下表面为镜像对称。
如以上那样配置的子芯片SC1的焊垫525的图案例如与图47所示的符号Pa14相对应。
＜3－3－1－2＞积层结构
接下来，使用图48对第3实施方式的变化例的半导体装置的核心芯片组的积层结构进行说明。图48是用于说明第3实施方式的变化例的半导体装置的核心芯片组的积层结构的剖视图。图48表示图44～图47中示出的子芯片SC0及SC1依序积层的结构。
如图48所示，子芯片SC0的上表面与子芯片SC1的上表面贴合。子芯片SC0的具有其他芯片连接区域的焊垫525的位置分别与子芯片SC1的具有其他芯片连接区域的焊垫525的位置对准。具体来说，子芯片SC0的焊垫525－1～525－10与子芯片SC1的焊垫525－20～525－11的位置对准。
而且，子芯片SC0的下表面与其他子芯片SC0的下表面贴合。子芯片SC0的通孔523的位置与其他子芯片SC0的通孔523的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC0的通孔523－1～523－10的位置分别与其他子芯片SC0的通孔523－10～523－1的位置对准。
而且，子芯片SC1的下表面与其他子芯片SC1的下表面贴合。子芯片SC1的通孔523的位置与其他子芯片SC1的通孔523的位置设计成关于彼此的上表面彼此相向的面为镜像对称。因此，子芯片SC1的通孔523－11～523－20的位置分别与其他子芯片SC1的通孔523－20～523－11的位置对准。
子芯片SC0的信号路径522－1及子芯片SC1的信号路径522－8利用设置于焊垫525－1与焊垫525－19之间的微凸块MB7－1(1)而电连接，且利用设置于焊垫525－2与焊垫525－20之间的微凸块MB7－1(2)而电连接，成为能够与各自的内部电路通信的信号路径SL4。
这样，子芯片SC0的信号路径522－1及子芯片SC1的信号路径522－8中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够针对每个芯片改变被输入信号或电源的端子的分配。根据信号路径522－1及信号路径522－8，通过对焊垫的形状进行设计，而实现信号路径SL4。
此处，使用图49对焊垫525－1及525－19的连接方法与焊垫525－2及525－20的连接方法进行说明。图49是表示第3实施方式的变化例的半导体装置的积层2个子芯片的情况下的各子芯片的焊垫的关系的图。图49是表示子芯片积层时的焊垫525－1及525－2的xy平面与焊垫525－19及525－20的xy平面的图。
如图48所示，子芯片SC0及子芯片SC1背靠背地积层。因此，图49中，以使图47中表示的图案左右旋转180度的状态表示子芯片SC1的焊垫525－9及525－10的图案。
焊垫525－19的连接区域525－19a在z轴方向上，位于焊垫525－1的连接区域525－1a的上方。而且，焊垫525－1的连接区域525－1a与焊垫525－19的连接区域525－19a经由微凸块MB7－1(1)而连接。
而且，焊垫525－20的连接区域525－20a在z轴方向上，位于焊垫525－2的连接区域525－2a的上方。而且，焊垫525－2的连接区域525－2a与焊垫525－20的连接区域525－20a经由微凸块MB7－1(2)而连接。
也就是，2个子芯片中，直接连接到彼此的上表面不相向的TSV的焊垫彼此利用芯片表面而电连接。
接下来回到图48，对其他信号路径进行说明。子芯片SC0的信号路径522－2及子芯片SC1的信号路径522－7利用设置于焊垫525－3与焊垫525－17之间的微凸块MB7－2(1)而电连接，利用设置于焊垫525－4与焊垫525－16之间的微凸块MB7－3而电连接，且利用设置于焊垫525－5与焊垫525－18之间的微凸块MB7－2(2)而电连接，成为能够与各自的内部电路通信的信号路径SL7。
这样，子芯片SC0的信号路径522－2及子芯片SC1的信号路径522－7中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够针对每个芯片改变被输入信号或电源的端子的分配。根据信号路径522－2及信号路径522－7，通过对焊垫的形状进行设计，而实现信号路径SL7。
此处，使用图49对焊垫525－3及525－17的连接方法、焊垫525－4及525－16的连接方法、及焊垫525－5及525－18的连接方法进行说明。图49是表示子芯片积层时的焊垫525－3、525－4及525－5的xy平面与焊垫525－16、525－17及525－18的xy平面的图。
如图49所示，子芯片SC0及子芯片SC1背靠背地积层。因此，图49中，以使图47中表示的图案左右旋转180度的状态表示子芯片SC1的焊垫525－16、525－17及525－18的图案。
焊垫525－17的连接区域525－17a在z轴方向上，位于焊垫525－3的连接区域525－3a的上方。而且，焊垫525－3的连接区域525－3a与焊垫525－17的连接区域525－17a经由微凸块MB7－2(1)而连接。
而且，焊垫525－16的连接区域525－16a在z轴方向上，位于焊垫525－4的连接区域525－4a的上方。而且，焊垫525－4的连接区域525－4a与焊垫525－16的连接区域525－16a经由微凸块MB7－3而连接。
而且，焊垫525－18的连接区域525－18a在z轴方向上，位于焊垫525－5的连接区域525－5a的上方。而且，焊垫525－5的连接区域525－5a与焊垫525－18的连接区域525－18a经由微凸块MB7－2(2)而连接。
也就是，2个子芯片中，直接连接到彼此的上表面不相向的TSV的焊垫彼此利用芯片表面而电连接。
接下来回到图48，对其他信号路径进行说明。子芯片SC0的信号路径522－3及子芯片SC1的信号路径522－6利用设置于焊垫525－6与焊垫525－14之间的微凸块MB7－4(1)而电连接，利用设置于焊垫525－7与焊垫525－13之间的微凸块MB7－5而电连接，且利用设置于焊垫525－8与焊垫525－15之间的微凸块MB7－4(2)而电连接，成为能够与各自的内部电路通信的信号路径SL7。
这样，子芯片SC0的信号路径522－3及子芯片SC1的信号路径522－6中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够针对每个芯片改变被输入信号或电源的端子的分配。根据信号路径522－3及信号路径522－6，通过对焊垫的形状进行设计，而实现信号路径SL7。
此处，使用图49对焊垫525－6及525－14的连接方法、焊垫525－7及525－13的连接方法、焊垫525－8及525－15的连接方法进行说明。图49是表示子芯片积层时的焊垫525－6、525－7、及525－8的xy平面与焊垫525－13、525－14、及525－15的xy平面的图。
如图49所示，子芯片SC0及子芯片SC1背靠背地积层。因此，图49中，以使图47中表示的图案左右旋转180度的状态表示子芯片SC1的焊垫525－13、525－14、及525－15的图案。
焊垫525－13的连接区域525－13a在z轴方向上，位于焊垫525－6的连接区域525－3a的上方。而且，焊垫525－6的连接区域525－6a与焊垫525－13的连接区域525－13a经由微凸块MB7－4(1)而连接。
而且，焊垫525－13的连接区域525－13a在z轴方向上，位于焊垫525－7的连接区域525－7a的上方。而且，焊垫525－7的连接区域525－7a与焊垫525－13的连接区域525－13a经由微凸块MB7－5而连接。
而且，焊垫525－15的连接区域525－15a在z轴方向上，位于焊垫525－8的连接区域525－8a的上方。而且，焊垫525－8的连接区域525－8a与焊垫525－15的连接区域525－15a经由微凸块MB7－4(2)而连接。
也就是，2个子芯片中，直接连接到彼此的上表面不相向的TSV的焊垫彼此利用芯片表面而电连接。
接下来回到图48，对其他信号路径进行说明。子芯片SC0的信号路径522－4及子芯片SC1的信号路径522－5利用设置于焊垫525－9与焊垫525－11之间的微凸块MB7－6(1)而电连接，且利用设置于焊垫525－10与焊垫525－12之间的微凸块MB7－6(2)而电连接，成为能够与各自的内部电路通信的信号路径SL4。
这样，子芯片SC0的信号路径522－4及子芯片SC1的信号路径522－5中，使焊垫延伸并绕过信号路径以使直接连接着TSV的焊垫彼此不连接，由此能够针对每个芯片改变被输入信号或电源的端子的分配。根据信号路径522－4及信号路径522－5，通过对焊垫的形状进行设计，而实现信号路径SL4。
此处，使用图49对焊垫525－9及525－11的连接方法与焊垫525－10及525－12的连接方法进行说明。图49是表示子芯片积层时的焊垫525－9及525－10的xy平面与焊垫525－11及525－12的xy平面的图。
如图48所示，子芯片SC0及子芯片SC1背靠背地积层。因此，图49中，以使图47中表示的图案左右旋转180度的状态表示子芯片SC1的焊垫525－11及525－12的图案。
焊垫525－11的连接区域525－11a在z轴方向上，位于焊垫525－9的连接区域525－9a的上方。而且，焊垫525－9的连接区域525－9a与焊垫525－11的连接区域525－11a经由微凸块MB7－6(1)而连接。
而且，焊垫525－12的连接区域525－12a在z轴方向上，位于焊垫525－10的连接区域525－10a的上方。而且，焊垫525－10的连接区域525－10a与焊垫525－12的连接区域525－12a经由微凸块MB7－6(2)而连接。
＜3－3－1－3＞信号或电源的流动
此处，使用图50表示信号或电源的流动。图50是用于说明第3实施方式的变化例的半导体装置的核心芯片组的积层结构中的信号或电源的流动的剖视图。另外，此处为了简化，着眼于供信号或电源流动的端子(凸块)及通孔进行说明。
首先，对由信号路径522－1及522－8构成的路径进行说明。输入到核心芯片CC0的端子Ta4－1的信号或电源经由通孔523－1、、通孔523－19而从端子Tb4－2输出。而且，输入到核心芯片CC1的端子Ta4－1的信号或电源经由通孔523－11、通孔523－9而从端子Tb4－2输出。而且，输入到核心芯片CC0的端子Tb4－2的信号或电源经由通孔523－19、通孔523－1而从端子Ta4－1输出。而且，输入到核心芯片CC1的端子Tb4－2的信号或电源经由通孔523－9、通孔523－11而从端子Ta4－1输出。而且，输入到核心芯片CC0的端子Ta4－2的信号或电源经由通孔523－2、通孔523－20而从端子Tb4－1输出。而且，输入到核心芯片CC1的端子Ta4－2的信号或电源经由通孔523－12、通孔523－10而从端子Tb4－1输出。而且，输入到核心芯片CC0的端子Tb4－1的信号或电源经由通孔523－20、通孔523－2而从端子Ta4－2输出。而且，输入到核心芯片CC1的端子Tb4－1的信号或电源经由通孔523－10、通孔523－12而从端子Ta4－2输出(参照箭头D1、D2)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的端子的信号路径SL4。
对由信号路径522－2及522－7构成的路径进行说明。输入到核心芯片CC0的端子Ta7－1的信号或电源经由通孔523－3、通孔523－17而从端子Tb7－2输出。而且，输入到核心芯片CC1的端子Ta7－1的信号或电源经由通孔523－13、通孔523－7而从端子Tb7－2输出。而且，输入到核心芯片CC0的端子Tb7－2的信号或电源经由通孔523－17、通孔523－3而从端子Ta7－1输出。而且，输入到核心芯片CC1的端子Tb7－2的信号或电源经由通孔523－7、通孔523－13而从端子Ta7－1输出。而且，输入到核心芯片CC0的端子Ta7－2的信号或电源经由通孔523－4、通孔523－16而从端子Tb7－3输出。而且，输入到核心芯片CC1的端子Ta7－2的信号或电源经由通孔523－14、通孔523－6而从端子Tb7－3输出。而且，输入到核心芯片CC0的端子Tb7－3的信号或电源经由通孔523－16、通孔523－4而从端子Ta7－2输出。而且，输入到核心芯片CC1的端子Tb7－3的信号或电源经由通孔523－6、通孔523－14而从端子Ta7－2输出。而且，输入到核心芯片CC0的端子Ta7－3的信号或电源经由通孔523－5、通孔523－18而从端子Tb7－1输出。而且，输入到核心芯片CC1的端子Ta7－3的信号或电源经由通孔523－15、通孔523－8而从端子Tb7－1输出。而且，输入到核心芯片CC0的端子Tb7－1的信号或电源经由通孔523－18、通孔523－5而从端子Ta7－3输出。而且，输入到核心芯片CC1的端子Tb7－1的信号或电源经由通孔523－8、通孔523－15而从端子Ta7－3输出(参照箭头D3～D5)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的端子的信号路径SL7。
对由信号路径522－3及522－6构成的路径进行说明。输入到核心芯片CC0的端子Ta7－1的信号或电源经由通孔523－6、通孔523－14而从端子Tb7－2输出。而且，输入到核心芯片CC1的端子Ta7－1的信号或电源经由通孔523－16、通孔523－4而从端子Tb7－2输出。而且，输入到核心芯片CC0的端子Tb7－2的信号或电源经由通孔523－14、通孔523－6而从端子Ta7－1输出。而且，输入到核心芯片CC1的端子Tb7－2的信号或电源经由通孔523－4、通孔523－16而从端子Ta7－1输出。而且，输入到核心芯片CC0的端子Ta7－2的信号或电源经由通孔523－7、通孔523－13而从端子Tb7－3输出。而且，输入到核心芯片CC1的端子Ta7－2的信号或电源经由通孔523－17、通孔523－3而从端子Tb7－3输出。而且，输入到核心芯片CC0的端子Tb7－3的信号或电源经由通孔523－13、通孔523－7而从端子Ta7－2输出。而且，输入到核心芯片CC1的端子Tb7－3的信号或电源经由通孔523－3、通孔523－17而从端子Ta7－2输出。而且，输入到核心芯片CC0的端子Ta7－3的信号或电源经由通孔523－8、通孔523－15而从端子Tb7－1输出。而且，输入到核心芯片CC1的端子Ta7－3的信号或电源经由通孔523－18、通孔523－5而从端子Tb7－1输出。而且，输入到核心芯片CC0的端子Tb7－1的信号或电源经由通孔523－15、通孔523－8而从端子Ta7－3输出。而且，输入到核心芯片CC1的端子Tb7－1的信号或电源经由通孔523－18、通孔523－5而从端子Ta7－3输出(参照箭头D6～D8)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的端子的信号路径SL7。
对由信号路径522－4及522－5构成的路径进行说明。输入到核心芯片CC0的端子Ta4－1的信号或电源经由通孔523－9、通孔523－11而从端子Tb4－2输出。而且，输入到核心芯片CC1的端子Ta4－1的信号或电源经由通孔523－19、通孔523－1而从端子Tb4－2输出。而且，输入到核心芯片CC0的端子Tb4－2的信号或电源经由通孔523－11、通孔523－9而从端子Ta4－1输出。而且，输入到核心芯片CC1的端子Tb4－2的信号或电源经由通孔523－1、通孔323－19而从端子Ta4－1输出。而且，输入到核心芯片CC0的端子Ta4－2的信号或电源经由通孔523－10、通孔523－12而从端子Tb4－1输出。而且，输入到核心芯片CC1的端子Ta4－2的信号或电源经由通孔523－20、通孔523－2而从端子Tb4－1输出。而且，输入到核心芯片CC0的端子Tb4－1的信号或电源经由通孔523－12、通孔523－10而从端子Ta4－2输出。而且，输入到核心芯片CC1的端子Tb4－1的信号或电源经由通孔523－2、通孔523－20而从端子Ta4－2输出(参照箭头D9、D10)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号或电源的端子的信号路径SL4。
如图50所示，信号路径522－1及522－8中，信号从通孔523－1向通孔523－19流动，进而从通孔523－19流动到通孔523－12，从通孔523－12向通孔523－10流动，然后从通孔523－10流动到通孔523－1(参照箭头D1)。信号路径522－1及522－8中，信号从通孔523－2向通孔523－20流动，进而从通孔523－20流动到通孔523－11，从通孔523－11向通孔523－9流动，然后从通孔523－9流动到通孔523－2(参照箭头D2)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号的TSV的信号路径SL4。
信号路径522－2及522－7中，信号从通孔523－3向通孔523－17流动，进而从通孔523－17流动到通孔523－14，从通孔523－14向通孔523－6流动，然后从通孔523－6流动到通孔523－5，从通孔523－5流动到通孔523－18，从通孔523－18流动到通孔523－13，从通孔523－13流动到通孔523－7，从通孔523－7流动到通孔523－4，从通孔523－4流动到通孔523－16，从通孔523－16流动到通孔523－15，从通孔523－15流动到通孔523－8，从通孔523－8流动到通孔523－3(参照箭头D3～D5)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号的TSV的信号路径SL7。
信号路径522－3及522－6中，信号从通孔523－6向通孔523－14流动，进而从通孔523－14流动到通孔523－17，从通孔523－17向通孔523－3流动，然后从通孔523－3流动到通孔523－8，从通孔523－8流动到通孔523－15，从通孔523－15流动到通孔523－16，从通孔523－16流动到通孔523－4，从通孔523－4流动到通孔523－7，从通孔523－7流动到通孔523－13，从通孔523－13流动到通孔523－18，从通孔523－18流动到通孔523－5，从通孔523－5流动到通孔523－6(参照箭头D6～D8)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号的TSV的信号路径SL7。
信号路径522－4及522－5中，信号从通孔523－9向通孔523－11流动，进而从通孔523－11流动到通孔523－20，从通孔523－20向通孔523－2流动，然后从通孔523－2流动到通孔523－9(参照箭头D9)。信号路径522－4及522－5中，信号从通孔523－10向通孔523－12流动，进而从通孔523－12流动到通孔523－19，从通孔523－19向通孔523－1流动，然后从通孔523－1流动到通孔523－10(参照箭头D10)。这样，本实施方式中，能够实现针对每个芯片改换被输入信号的TSV的信号路径SL4。
＜3－3－2＞效果
根据所述实施方式，能够获得与第1实施方式相同的效果。
＜4＞其他
所述各实施方式中，已对用于实现信号路径SL1～SL7的一例进行了说明。而且，所述各实施方式能够进行各种组合。例如，也能够分别组合第1～第3实施方式。而且，例如，也能够分别组合第1实施方式的变化例1、变化例2、第2实施方式的变化例、第3实施方式的变化例。
已对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能以其他多种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样地，包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 存储器系统
2 控制器
3 半导体存储装置
5 处理器
6 内置存储器
7 NAND接口电路
8 缓冲存储器
9 主机接口电路
10 接口芯片
11 核心芯片组
12 存储单元阵列
13 数据传输电路
14 芯片控制逻辑电路
15 周边控制电路
16 电源电路
17 核心驱动电路
18 行解码器
19 感测放大器
20、120、140、220、320、420、520 半导体基板
21、121、141、221、321、421、521 元件层
23、123、143、223、323、423、523 通孔
24、124、144、224、324、424、524 凸块
25、125、145、225、325、425、525 焊垫
27、28、32、33、126～128、135、146～148、155、226、229、326、327、332、333 逻辑元件层
28～31、34～37、129～134、136、137、149～154、156、157、227、228、230、232、328～331、334～337 配线层

Claims (13)

1.一种半导体装置，其特征在于，包括第1芯片及第2芯片，
所述第1芯片具有：
第1基板；
第1元件层，设置于所述第1基板的上表面；
多个焊垫，以从所述第1元件层的上表面露出的方式设置；及
多个通孔，以贯穿所述第1基板与所述第1元件层的方式设置，各自从所述第1基板的下表面露出，并且与所述多个焊垫中的对应的一个直接连接；
所述第2芯片具有：
第2基板；
第2元件层，设置于所述第2基板的上表面；
多个焊垫，以从所述第2元件层的上表面露出的方式设置；及
多个通孔，以贯穿所述第2基板与所述第2元件层的方式设置，各自从所述第2基板的下表面露出，并且与所述多个焊垫中的对应的一个直接连接；
所述第1芯片的所述多个通孔包含第1通孔，
所述第1芯片的所述多个焊垫包含与所述第1通孔直接连接的第1焊垫，
所述第2芯片的所述多个通孔包含第2通孔，
所述第2芯片的所述多个焊垫包含与所述第2通孔直接连接的第2焊垫及第3焊垫，
包含设置于所述第2元件层中且将所述第2焊垫与所述第3焊垫连接的第1配线，
所述第1芯片与所述第2芯片以所述第1元件层的所述上表面及所述第2元件层的所述上表面相向的方式重叠，
所述第1焊垫及所述第3焊垫经由第1导电体而连接。
2.根据权利要求1所述的半导体装置，其特征在于，
还包括设置于所述第1焊垫及所述第2焊垫之间的绝缘体。
3.根据权利要求1或2所述的半导体装置，其特征在于，
还包括设置于所述第1配线上的第1逻辑元件。
4.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1芯片的所述多个通孔包含第3通孔，
所述第1芯片的所述多个焊垫包含与所述第3通孔直接连接的第4焊垫，
所述第2芯片的所述多个通孔包含第4通孔，
所述第2芯片的所述多个焊垫包含与所述第4通孔直接连接的第5焊垫，
所述第4焊垫及所述第5焊垫经由第2导电体而连接。
5.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1芯片的所述多个通孔包含第5通孔，
所述第1芯片的所述多个焊垫包含与所述第5通孔直接连接的第6焊垫，
所述第1芯片的所述多个通孔包含第6通孔，
所述第1芯片的所述多个焊垫包含与所述第6通孔直接连接的第7焊垫，
所述第2芯片的所述多个通孔包含第7通孔，
所述第2芯片的所述多个焊垫包含与所述第7通孔直接连接的第8焊垫，
所述第2芯片的所述多个通孔包含第8通孔，
所述第2芯片的所述多个焊垫包含与所述第8通孔直接连接的第9焊垫，
所述第6焊垫及所述第9焊垫经由第3导电体而连接，
所述第7焊垫及所述第8焊垫经由第4导电体而连接，
所述第6焊垫及所述第8焊垫之间设置着绝缘体，
所述第7焊垫及所述第9焊垫之间设置着绝缘体，
所述第5通孔及所述第8通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第6通孔及所述第7通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置。
6.根据权利要求5所述的半导体装置，其特征在于，
所述第5通孔及所述第7通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第6通孔及所述第8通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置。
7.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1芯片的所述多个通孔包含第9通孔，
所述第1芯片的所述多个焊垫包含与所述第9通孔直接连接的第10焊垫，
所述第1芯片的所述多个通孔包含第10通孔，
所述第1芯片的所述多个焊垫包含与所述第10通孔直接连接的第11焊垫，
所述第2芯片的所述多个通孔包含第11通孔，
所述第2芯片的所述多个焊垫包含与所述第11通孔直接连接的第12焊垫，
所述第2芯片的所述多个通孔包含第12通孔，
所述第2芯片的所述多个焊垫包含与所述第12通孔直接连接的第13焊垫，
所述第2芯片的所述多个焊垫包含第14焊垫，
包含设置于述第2元件层中且将所述第13焊垫与所述第14焊垫连接的第2配线，
所述第10焊垫及所述第14焊垫经由第5导电体而连接，
所述第11焊垫及所述第12焊垫经由第6导电体而连接，
所述第10焊垫及所述第12焊垫之间设置着绝缘体，
所述第11焊垫及所述第13焊垫之间设置着绝缘体，
所述第9通孔及所述第12通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第10通孔及所述第11通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置。
8.根据权利要求7所述的半导体装置，其特征在于，
所述第9通孔及所述第11通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第10通孔及所述第12通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置。
9.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1芯片的所述多个通孔包含第13通孔，
所述第1芯片的所述多个焊垫包含与所述第13通孔直接连接的第15焊垫，
所述第1芯片的所述多个通孔包含第14通孔，
所述第1芯片的所述多个焊垫包含与所述第14通孔直接连接的第16焊垫，
所述第1芯片的所述多个焊垫包含第17焊垫，
包含设置于所述第1元件层中且将所述第16焊垫与所述第17焊垫的第4配线，所述第2芯片的所述多个通孔包含第15通孔，
所述第2芯片的所述多个焊垫包含与所述第15通孔直接连接的第18焊垫，
所述第2芯片的所述多个通孔包含第16通孔，
所述第2芯片的所述多个焊垫包含与所述第16通孔直接连接的第19焊垫，
所述第2芯片的所述多个焊垫包含第20焊垫，
包含设置于所述第2元件层中且将所述第19焊垫与所述第20焊垫连接的第5配线，
还包括：
第2逻辑元件，设置于所述第4配线上；
第3逻辑元件，设置于所述第5配线上；
所述第15焊垫及所述第20焊垫经由第7导电体而连接，
所述第17焊垫及所述第18焊垫经由第8导电体而连接，
所述第15焊垫及所述第18焊垫之间设置着绝缘体，
所述第16焊垫及所述第19焊垫之间设置着绝缘体，
所述第13通孔及所述第16通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第14通孔及所述第15通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置。
10.根据权利要求9所述的半导体装置，其特征在于，
所述第13通孔及所述第15通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第14通孔及所述第16通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置。
11.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1芯片的所述多个通孔包含第17通孔，
所述第1芯片的所述多个焊垫包含与所述第17通孔直接连接的第21焊垫，
所述第1芯片的所述多个通孔包含第18通孔，
所述第1芯片的所述多个焊垫包含与所述第18通孔直接连接的第22焊垫，
所述第1芯片的所述多个通孔包含第19通孔，
所述第1芯片的所述多个焊垫包含与所述第19通孔直接连接的第23焊垫，
所述第2芯片的所述多个通孔包含第20通孔，
所述第2芯片的所述多个焊垫包含与所述第20通孔直接连接的第24焊垫，
所述第2芯片的所述多个通孔包含第21通孔，
所述第2芯片的所述多个焊垫包含与所述第21通孔直接连接的第25焊垫，
所述第2芯片的所述多个通孔包含第22通孔，
所述第2芯片的所述多个焊垫包含与所述第22通孔直接连接的第26焊垫，
所述第21焊垫及所述第25焊垫经由第9导电体而连接，
所述第22焊垫及所述第26焊垫经由第10导电体而连接，
所述第23焊垫及所述第24焊垫经由第11导电体而连接，
所述第21焊垫及所述第24焊垫之间设置着绝缘体，
所述第22焊垫及所述第25焊垫之间设置着绝缘体，
所述第23焊垫及所述第26焊垫之间设置着绝缘体，
所述第17通孔及所述第21通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第18通孔及所述第22通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第19通孔及所述第20通孔不相对于所述第1元件层及所述第2元件层相向的面对称地设置。
12.根据权利要求11所述的半导体装置，其特征在于，
所述第17通孔及所述第20通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第18通孔及所述第21通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置，
所述第19通孔及所述第22通孔相对于所述第1元件层及所述第2元件层相向的面对称地设置。
13.根据权利要求1或2所述的半导体装置，其特征在于，
所述第1元件层及所述第2元件层利用同一布局图案而设置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11824009B2 (en) * 2018-12-10 2023-11-21 Preferred Networks, Inc. Semiconductor device and data transferring method for semiconductor device
US11233010B2 (en) * 2019-12-31 2022-01-25 Advanced Semiconductor Engineering, Inc. Assembly structure and package structure
JP2022135727A (ja) * 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置
US20220320045A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including power management die in a stack and methods of forming the same
US20220374580A1 (en) * 2021-05-20 2022-11-24 Changxin Memory Technologies, Inc. Modeling method and apparatus, computer device and storage medium
JP2023090565A (ja) * 2021-12-17 2023-06-29 キオクシア株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110248396A1 (en) * 2010-04-09 2011-10-13 International Business Machines Corporation Bow-balanced 3d chip stacking
US20150021785A1 (en) * 2013-07-16 2015-01-22 Taiwan Semiconductor Manufacturing Co., Ltd Hybrid bonding with through substrate via (tsv)
CN104916552A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置的制造方法及半导体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3129928B2 (ja) 1995-03-30 2001-01-31 シャープ株式会社 樹脂封止型半導体装置
US6160718A (en) 1998-12-08 2000-12-12 Viking Components Multi-chip package with stacked chips and interconnect bumps
JP3794942B2 (ja) 2001-07-09 2006-07-12 松下電器産業株式会社 マルチチップモジュール及びその接続テスト方法
JP3668165B2 (ja) 2001-09-11 2005-07-06 松下電器産業株式会社 半導体装置
US7368810B2 (en) 2003-08-29 2008-05-06 Micron Technology, Inc. Invertible microfeature device packages
JP2006332342A (ja) 2005-05-26 2006-12-07 Shinko Electric Ind Co Ltd 半導体装置
SG133445A1 (en) * 2005-12-29 2007-07-30 Micron Technology Inc Methods for packaging microelectronic devices and microelectronic devices formed using such methods
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
US20100065949A1 (en) * 2008-09-17 2010-03-18 Andreas Thies Stacked Semiconductor Chips with Through Substrate Vias
US9123552B2 (en) * 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
JP2012114214A (ja) 2010-11-24 2012-06-14 Elpida Memory Inc 半導体装置及びその製造方法
KR101180408B1 (ko) * 2011-01-28 2012-09-10 에스케이하이닉스 주식회사 반도체 집적회로 및 그 제어 방법
KR20140053175A (ko) * 2011-08-11 2014-05-07 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치 및 배선 형성용 지그
JP2013083619A (ja) * 2011-09-27 2013-05-09 Elpida Memory Inc 半導体チップ、半導体装置、及びその測定方法
KR101977699B1 (ko) * 2012-08-20 2019-08-28 에스케이하이닉스 주식회사 멀티 칩 반도체 장치 및 그것의 테스트 방법
JP5802631B2 (ja) * 2012-09-06 2015-10-28 株式会社東芝 半導体装置
US9281242B2 (en) * 2012-10-25 2016-03-08 Nanya Technology Corp. Through silicon via stacked structure and a method of manufacturing the same
JP5763116B2 (ja) 2013-03-25 2015-08-12 株式会社東芝 半導体装置の製造方法
KR102247916B1 (ko) * 2014-01-16 2021-05-04 삼성전자주식회사 계단식 적층 구조를 갖는 반도체 패키지
WO2016042603A1 (ja) 2014-09-17 2016-03-24 株式会社東芝 半導体装置
KR102360381B1 (ko) 2014-12-01 2022-02-11 삼성전자주식회사 적층 구조를 갖는 반도체 소자 및 그 제조방법
TWI560818B (en) * 2014-12-05 2016-12-01 Siliconware Precision Industries Co Ltd Electronic package and the manufacture thereof
JP6500736B2 (ja) * 2015-10-14 2019-04-17 富士通株式会社 半導体装置および半導体装置の制御方法
US11393779B2 (en) * 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110248396A1 (en) * 2010-04-09 2011-10-13 International Business Machines Corporation Bow-balanced 3d chip stacking
US20150021785A1 (en) * 2013-07-16 2015-01-22 Taiwan Semiconductor Manufacturing Co., Ltd Hybrid bonding with through substrate via (tsv)
CN104916552A (zh) * 2014-03-14 2015-09-16 株式会社东芝 半导体装置的制造方法及半导体装置

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