JP2017510077A - 区分された論理素子を有する積層半導体ダイアセンブリおよび関連システムと方法 - Google Patents

区分された論理素子を有する積層半導体ダイアセンブリおよび関連システムと方法 Download PDF

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Abstract

区分化された論理ダイ間に積層されたメモリダイを有する積層半導体ダイアセンブリと関連システムおよび方法が本明細書に開示される。一実施形態においては、半導体ダイアセンブリは、第一の論理ダイと、第二の論理ダイと、筐体を画定する熱伝導性ケーシングとを含むことが出来る。メモリダイの積層は、第一および第二の論理ダイの間で、筐体内に配置することが出来る。【選択図】図１

Description

開示される実施形態は、半導体ダイアセンブリに関し、このようなアセンブリ内の熱の管理に関する。より詳細には、本技術は、区分された論理ダイ間に積層されたメモリダイを有するダイアセンブリに関する。
メモリチップ、マイクロプロセッサチップおよびイメージャチップを含むパッケージされた半導体ダイは、基板上にマウントされ、プラスチック保護カバー内に収容された半導体ダイを典型的に含む。こうしたダイは、メモリセル、プロセッサ回路およびイメージャデバイスなどの機能的フィーチャ、ならびにこうした機能的フィーチャに電気的に接続されたボンドパッドを含む。ボンドパッドは、より高いレベルの回路に対してダイを接続することが出来るように、保護カバー外の端子に電気的に接続することが出来る。
半導体製造者は、動作パラメータに見合うように、各ダイパッケージの機能的容量も増加させながら、電子デバイスの空間的な制約に適合させるために、ダイパッケージのサイズを縮小し続けている。半導体パッケージによって覆われる表面積（即ち、パッケージの“フットプリント”）を実質的に増加させることなく、半導体パッケージの処理パワーを増加させるための手法の一つは、単一パッケージ内で、互いの上部に複数の半導体ダイを縦に積層することである。このような縦に積層されたパッケージ内のダイは、スルーシリコンビア（ＴＳＶ）を利用して隣接するダイのボンドパッドと、個々のダイのボンドパッドを電気的に結合することによって、相互接続することが出来る。
縦に積層されたダイパッケージ内の個々のダイによって生成される熱は、放散しづらく、それによって、個々のダイの動作温度、ダイ間の接合部の動作温度、およびパッケージ全体としての動作温度を上昇させる。これは、多くの種類のデバイスにおける最大動作温度（Ｔｍａｘ）を超える温度へと積層されたダイを到達させることがあり、とりわけ、パッケージ内のダイの密度が増加するほどそうなる。
本技術の一実施形態により構成された半導体ダイアセンブリの断面図である。 動作中のＨＭＣアセンブリの温度プロファイルを図示する等角図である。 本技術の一実施形態によるＨＭＣアセンブリの温度プロファイルを図示する等角図である。 本技術の別の実施形態により構成された半導体ダイアセンブリを図示する等角図である。 本技術の別の実施形態により構成された半導体ダイアセンブリの断面図である。 本技術の一実施形態により構成された集積回路コンポーネントを有する半導体ダイアセンブリの概略図である。 本技術の一実施形態による半導体ダイアセンブリを動作させるための方法を図示するフロー図である。 本技術の別の実施形態により構成された半導体ダイアセンブリの断面図である。 本技術の実施形態により構成された半導体ダイアセンブリを含むシステムの概略図である。
区分された論理ダイの間に積層されたメモリダイを有する積層半導体ダイアセンブリと、関連システムおよび方法の幾つかの実施形態の具体的な詳細事項が、以下に記述される。“半導体ダイ”という語は、集積回路または集積コンポーネント、データストレージ素子、処理コンポーネント、および／または半導体基板上に製造された他のフィーチャを有するダイを一般的に指す。例えば、半導体ダイは、集積回路メモリおよび／または論理回路を含むことが出来る。半導体ダイおよび／または半導体ダイパッケージ内の他のフィーチャは、二つの構造が熱を通じてエネルギーを交換できる場合に、互いに“熱的に接触する”と言うことが出来る。本技術が追加の実施形態を有してもよいことと、図１−図７を参照して以下に記述される実施形態の詳細のうちの幾つかの詳細事項がなくても本技術を実践することが出来ることも、当業者は理解するであろう。
本明細書では、“縦（ｖｅｒｔｉｃａｌ）”“横（ｌａｔｅｒａｌ）”“上（ｕｐｐｅｒ）”および“下（ｌｏｗｅｒ）”という語は、図面内に図示された向きから見たときの、半導体ダイアセンブリ内のフィーチャの相対的な方向または位置を指すことが出来る。例えば、“より上（ｕｐｐｅｒ）”または“最も上（ｕｐｐｅｒｍｏｓｔ）”とは、別のフィーチャよりもページの上部に対してより近接して配置されたフィーチャを指すことが出来る。しかしながら、これらの語は、他の方向づけを有する半導体デバイスを含むように広く解釈されるべきである。
図１は、本技術の一実施形態により構成される半導体ダイアセンブリ１００（“アセンブリ１００”）の断面図である。図示されるように、アセンブリ１００は、第一の論理ダイ１０２ａと、第二の論理ダイ１０２ｂ（まとめて“論理ダイ１０２”）と、論理ダイ１０２の間の積層１０５（“メモリダイ積層１０５”）として配置された複数のメモリダイ１０３とを含む。第一の論理ダイ１０２ａは、インターポーザ１２２によってパッケージ基板１２０に電気的に結合される。インターポーザ１２２は、例えば、半導体ダイと、誘電体スペーサとを含むこともあり、かつ／または、インターポーザ１２２とパッケージ基板１２０との間に接続された電気的コネクタ（例えば、ビア、金属トレースなど）を有する他の適切な基板とを含むことが出来る。パッケージ基板１２０は、例えば、インターポーザ、もしくはプリント回路基板を含むこともあり、または、パッケージ接点１２４（例えば、ボンドパッド）と、外部回路（図示せず）にアセンブリ１００を電気的に結合する電気的コネクタ１２５（例えば、はんだバンプ）とに接続された他の適切な回路を含むこともある。幾つかの実施形態においては、パッケージ基板１２０および／またはインターポーザ１２２は、異なるように構成することが出来る。例えば、幾つかの実施形態においては、インターポーザ１２２は省略することが出来、第一の論理ダイ１０２ａは、パッケージ基板１２０に直接接続することが出来る。
第一および第二の論理ダイ１０２ａ、１０２ｂは、メモリダイ積層１０５を通って延びる複数の積層貫通相互接続１３０に結合される。図１の図示された実施形態においては、各積層貫通相互接続１３０は、例示の目的で、ほぼ縦方向の独自の構造として図示される。しかしながら、積層貫通相互接続１３０のうちの各々は、メモリダイ積層１０５を通って互いに相互接続された縦方向および／または横方向に配置された導電性素子の組み合わせで構成することが出来る。例えば、積層貫通相互接続１３０のうちの各々は、相互接続された導電性ピラー、ビア、ダイ貫通ビア、はんだバンプ、金属トレースなどの構成を含むことが出来る。
アセンブリ１００は、筐体（例えば、空洞）内で第二の論理ダイ１０２ｂとメモリダイ積層１０５とを少なくとも部分的に包囲する、熱伝導性ケーシング１１０をさらに含む。図示された実施形態においては、ケーシング１１０は、キャップ部分１１２と、キャップ部分１１２に取り付けられるか、またはキャップ部分１１２と一体化して形成された壁部分１１３とを含む。キャップ部分１１２は、第一の界面材料１１４ａ（例えば、接着剤）によって、第二の論理ダイ１０２ｂの裏面部分１０６に取り付けることが出来る。壁部分１１３は、キャップ部分１１２から縦に延びることが出来、第二の界面材料１１４ｂ（例えば、接着剤）によって、第一の論理ダイ１０２ａの周辺部分１０７（“ポーチ”または“シェルフ”として当業者に知られる）に取り付けることが出来る。保護カバーを提供するのに加え、ケーシング１１０は、論理ダイ１０２およびメモリダイ１０３から、熱エネルギーを吸収および放散するための熱スプレッダも提供する。したがって、ケーシング１１０は、ニッケル、銅、アルミニウム、高い熱伝導性を有するセラミック材料（例えば、窒化アルミニウム）、および／または他の適切な熱伝導性材料などの熱伝導性材料から製造することが出来る。
幾つかの実施形態においては、第一の界面材料１１４ａおよび／または第二の界面材料１１４ｂは、“熱界面材料（ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ）”または“ＴＩＭ”として本技術分野で既知の材料から製造することが出来、熱界面材料は、表面接合（例えば、ダイ表面と熱スプレッダとの間）において熱接触コンダクタンスを増加させるように設計される。ＴＩＭは、導電性材料（例えば、炭素ナノチューブ、はんだ材料、ダイアモンド状炭素（ＤＬＣ）など）ならびに相変化材料をドープされたシリコンベースのグリース、ゲルまたは接着剤を含むことが出来る。幾つかの実施形態においては、例えば、熱界面材料は、Ｐｈｏｅｎｉｘ，ＡｒｉｚｏｎａのＳｈｉｎ−Ｅｔｓｕ ＭｉｃｒｏＳｉ，Ｉｎｃ．によって製造された、Ｘ−２３−７７７２−４ＴＩＭから製造することが出来、それは、約３−４Ｗ／ｍ°Ｋの熱伝導性を有する。他の実施形態においては、第一の界面材料１１４ａおよび／または第二の界面材料１１４ｂは、金属（例えば、銅）および／または他の適切な熱伝導性材料などの他の適切な材料を含むことが出来る。
論理ダイ１０２および／またはメモリダイ１０３は、誘電性アンダーフィル材料１１６に少なくとも部分的に封入することが出来る。アンダーフィル材料１１６は、ダイ間の機械的接続を高めるため、および／または、ダイ間の相互接続または他の導電性構造間の電気的絶縁を提供するために、アセンブリ１００のダイのうちの幾つかまたは全ての周囲に、かつ／または、それらの間に堆積することが出来るか、または形成することが出来る。アンダーフィル材料１１６は、非導電性エポキシペースト（例えば、日本の新潟のＮａｍｉｃｓ Ｃｏｒｐｏｒａｔｉｏｎによって製造されたＸＳ８４４８−１７１）、キャピラリアンダーフィル、非導電性フィルム、モールドアンダーフィルとすることが出来、および／または、他の適切な電気的に絶縁性の材料を含むことが出来る。幾つかの実施形態においては、アンダーフィル材料１１６は、アセンブリ１００のダイを通じた熱放散を高めるために、その熱伝導性に基づいて選択することが出来る。幾つかの実施形態においては、アンダーフィル材料１１６は、第一の論理ダイ１０２ａおよび／または第二の論理ダイ１０２ｂにケーシング１１０を取り付けるために、第一の界面材料１１４ａおよび／または第二の界面材料１１４ｂの代わりに使用することが出来る。
論理ダイ１０２およびメモリダイ１０３は、シリコン、シリコン・オン・インシュレータ、化合物半導体（例えば、窒化ゲルマニウム）または他の適切な基板などの、半導体基板から各々形成することが出来る。半導体基板は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ、ならびに、メモリ、処理回路、イメージングコンポーネントおよび／もしくは他の半導体デバイスを含む集積回路デバイスの他の形態など、様々な集積回路コンポーネントまたは機能的フィーチャのうちの任意のものを有する半導体ダイへと切断することが出来、またはシンギュレート（ｓｉｎｇｕｌａｔｅ）することが出来る。選択された実施形態においては、アセンブリ１００は、ハイブリッドメモリキューブ（ＨＭＣ）として構成することが出来、このハイブリッドメモリキューブ（ＨＭＣ）において、メモリダイ１０３は、データストレージ（例えば、ＤＲＡＭダイ）を提供し、論理ダイ１０２は、ＨＭＣ内のメモリ制御（例えば、ＤＲＡＭ制御）を集合的に提供する。幾つかの実施形態においては、アセンブリ１００は、論理ダイ１０２およびメモリダイ１０３のうちの一つ以上に加えて、および／または、その一つ以上の代わりに他の半導体ダイを含むことが出来る。例えば、このような半導体ダイは、データストレージおよび／またはメモリ制御コンポーネント以外の集積回路コンポーネントを含むことも出来る。さらに、アセンブリ１００は、インターポーザ１２２上に積層された１０個のダイを含むが、他の実施形態においては、アセンブリ１００は、１０個未満のダイ（例えば、６個のダイ）または１０個より多いダイ（例えば、１２個のダイ、１４個のダイなど）を含むことが出来る。例えば、一実施形態においては、アセンブリ１００は、４個のメモリダイの上部の上に積層された２個の論理ダイと、それら４個のメモリダイの下に積層された１個のダイとを含むことが出来る。また、種々の実施形態においては、論理ダイ１０２およびメモリダイ１０３は、様々なサイズを有することが出来る。例えば、幾つかの実施形態においては、第一の論理ダイ１０２ａは、メモリダイ積層１０５と同一のフットプリントを有することが出来、および／または、第二の論理ダイ１０２ｂは、メモリダイ積層１０５より小さいフットプリントもしくはそれより大きいフットプリントを有することが出来る。
一般的には、論理ダイによって生成される熱は、メモリダイによって集合的に生成される熱よりもかなり大きくなることがある。例えば、従来のＨＭＣアセンブリ内の論理ダイは、動作中の電力全体のうちの８０％を消費することがある。従来の半導体ダイアセンブリは、アセンブリの底部近辺に配置された単一の論理ダイを典型的に含む。これは、動作中に、論理ダイからの熱がアセンブリのケーシングに向かう途中で、メモリダイを通って伝達しなければならないことを意味する。熱はメモリダイを通って伝達するので、これによって、アセンブリ全体の温度を上昇させる。図２Ａは、例えば、動作中の、ＨＭＣアセンブリ２９０の温度プロファイルを図示する等角図である。図示されるように、ＨＭＣアセンブリ２９０は、積層されたメモリダイ２０４と、単一の下部論理ダイ２０１とを含む。動作中、論理ダイ２０１の高温が、アセンブリ２９０の底部に向かって熱エネルギーを集中させる。例えば、論理ダイ２０１は、約１１１℃の最大動作温度を有するが、メモリダイ２０４は、約１０５℃の最大動作温度を有する。この熱の集中によって、隣接するメモリダイ２０４と共に論理ダイ２０１にそれらの最大動作温度（Ｔｍａｘ）を超えさせることがある。これは、特に、新世代のＨＭＣアセンブリの場合にそうであり得、こうした新世代のＨＭＣアセンブリは、例えば、約１４Ｗの論理コアパワーを有することがある（例えば、初期世代のＨＭＣアセンブリの場合は、約４Ｗである）。
本技術の実施形態により構成される半導体ダイアセンブリは、メモリダイを通じて熱の流れを減少させることが予想される。例えば、図２Ｂは、動作中の、本技術によるＨＭＣアセンブリ２００の温度プロファイルを図示する等角図である。ＨＭＣアセンブリ２００は、第一の論理ダイ２０２ａと第二の論理ダイ２０２ｂとの間に配置されたメモリダイ２０３の積層を含む。図示されるように、第一の論理ダイ２０２ａは、周辺部分２０７に向かって、その熱の大半を放散する。例えば、周辺部分２０７は、ケーシング１１０（図１）の壁部分１１３に直接熱を放散することが出来る。一方、第二の論理ダイ２０２ｂは、アセンブリの上部に向かってその熱の大半を放散する。例えば、第二の論理ダイ２０２ｂは、ケーシング１１０（図１）のキャップ部分１１２に熱を直接放散することが出来る。その結果として、第一の論理ダイ２０２ａの最大温度は、ＨＭＣアセンブリ２９０の論理ダイ２０１の最大温度よりも低い（例えば、９６℃対１１１℃）。また、メモリダイ２０３の最大温度は、メモリダイ２０４の最大動作温度よりも低い（例えば、９１℃対９６℃）。結果として、ＨＭＣアセンブリ２００の論理ダイ２０２とメモリダイ２０３は、最大温度仕様より低い、より受容可能な温度範囲内で動作することが出来る。
一般的には、半導体ダイアセンブリの論理ダイは、半導体ダイアセンブリを通じて熱を放散するための種々の配置のうちの任意の配置を有する集積回路コンポーネントを含むことが出来る。図２Ｃは、例えば、メモリダイ２０３の積層の下の論理ダイ２０２ｃと、メモリダイ２０３の積層の上部上の論理ダイ２０２ｄとを有する半導体ダイアセンブリ２６０を図示する。論理ダイ２０２ｃは、論理ダイ２０２ｃの周辺に向かって密集していく第一の集積回路コンポーネント２４０ａ（概略的に図示される）を含むことが出来、論理ダイ２０２ｄは、実質的に論理ダイ２０２ｄの全体にわたって形成される第二の集積回路コンポーネント２４０ｂ（概略的に図示される）を含むことが出来る。別の実施形態においては、第二の集積回路コンポーネント２４０ｂは、論理ダイ２０２ｄの周辺からずらすことが出来、（重ねられたフットプリント２２７によって図示されるように）より中心に配置することが出来る。種々の実施形態においては、集積回路コンポーネントは、また、様々な量の熱を生成するようにも構成することが出来る。例えば、最上部の論理ダイの集積回路コンポーネントは、論理素子関連の熱のうちの５０％を超える量（例えば、熱のうちの約７５％以上）を生成することが出来るが、最底部の論理ダイは、論理素子関連の熱のうちの５０％未満（例えば、熱のうちの約２５％以下）を生成することが出来る。あるいは、最上部の論理ダイの集積回路コンポーネントは、最底部の論理ダイの回路コンポーネントよりも少ない熱を生成することもある。
図３は、本技術の別の実施形態により構成される半導体ダイアセンブリ３００（“アセンブリ３００”）の断面図である。アセンブリ３００は、詳細に上述されたアセンブリ１００のフィーチャとほぼ類似のフィーチャを含むことが出来る。例えば、アセンブリ３００は、論理ダイ１０２の間に配置されたメモリダイ積層１０５を含むことが出来る。図２の図示された実施形態においては、第一の論理ダイ１０２ａ、第二の論理ダイ１０２ｂ、およびメモリダイ１０３の各々は、複数の電気的コネクタまたは相互接続３３２（例えば、銅ピラー、はんだバンプ、導電性トレース、接触パッドなど）によって、互いに電気的に結合される。第一の論理ダイ１０２ａと個々のメモリダイ１０３とは、相互接続３３２に対して両側で結合された複数のダイ貫通相互接続３３４（例えば、基板貫通ビア、ＴＳＶなど）を各々含むことが出来る。相互接続３３２およびダイ貫通相互接続３３４は、銅、ニッケル、アルミニウムなどの種々の種類の導電性材料（例えば、金属材料）から形成することが出来る。幾つかの実施形態においては、導電性材料は、はんだ（例えば、ＳｎＡｇベースはんだ）、導体充填エポキシおよび／または他の導電性材料を含むことが出来る。選択された実施形態においては、例えば、相互接続３３２は銅ピラーとすることが出来るが、他の実施形態においては、相互接続３３２は、バンプ・オン・窒化物（ｂｕｍｐ−ｏｎ−ｎｉｔｒｉｄｅ）構造などのより複雑な構造を含むことが出来る。他の実施形態においては、相互接続３３２は、導電性ペーストなどの他の種類の材料または構造と置換することが出来る。
この実施形態の一態様においては、第二の論理ダイ１０２ｂは、ダイ貫通相互接続なしで形成することもある。これは、第二の論理ダイ１０２ｂを、アセンブリの底部ではなく、アセンブリ１００の上部近辺に配置されるからである。例えば、従来の半導体ダイパッケージは、パッケージ基板とメモリダイ積層との間に配置された単一の論理素子を有する。この配置により、メモリダイ積層とパッケージ基板を電気的に接続するために、ダイ貫通相互接続を論理ダイが有することを必要とすることがある。この配置により、また、ダイ貫通相互接続の縦方向の長さとアスペクト比とを減少させるために、論理ダイを薄くすることを必要とすることがある。例えば、論理ダイ（または論理ダイを形成するために用いられる基板）は、裏面研削、エッチングおよび／または化学機械研磨（ＣＭＰ）によって、適切な寸法になるように薄くすることが出来る。このように、アセンブリ１００の上部に第二の論理ダイ１０２ｂを有する利点の一つは、第二の論理ダイ１０２ｂが、第一の論理ダイ１０２ａよりもより少ない製造ステップで形成することが出来ることである。例えば、第二の論理ダイ１０２ｂは、ダイ貫通相互接続を形成するために基板薄化、スルーホールエッチングおよび金属堆積プロセスなしで形成することが出来る。幾つかの実施形態においては、第二の論理ダイ１０２ｂは、約３００μｍから約１０００μｍ（例えば、３５０μｍ）の範囲内の厚さを有することが出来、アセンブリ１００内の他のダイは、約５０から約２００μｍの範囲内の厚さ（例えば、１００μｍ）を有することが出来る。
この実施形態の別の態様においては、第二の論理ダイ１０２ｂは、ダイ貫通相互接続を形成するときに、第二の論理ダイ１０２ｂから通常であれば除去されるはずの、半導体基板のうちのバルク部分３２９を含む。幾つかの実施形態においては、バルク部分３２９は、ケーシング１２０のキャップ部分１１２を通じた、アセンブリ１００からの熱伝導を容易にすることが出来る。別の実施形態においては、ケーシング１２０は、アセンブリ３００から省略することが出来、こうすることで、アセンブリ１００の最外部表面３２６が露出されるようにする。別の一実施形態においては、最外部表面３２６は、アンダーフィル材料１１６および／または別の材料（例えば、パッケージケーシングの封止材料）で被覆することが出来る。
電気的通信に加えて、相互接続３３２およびダイ貫通相互接続３３４は、コンジットとして機能することが出来、メモリダイ積層１０５からケーシング１１０に向かって熱を伝達することが出来る。幾つかの実施形態においては、アセンブリ１００は、また、論理ダイ１０２ｂおよびメモリダイ１０３からの熱伝達を更に容易にするために、相互接続３３２間に介在して配置された、複数の熱伝導性素子または“ダミー素子”（図示せず）も含むことが出来る。このようなダミー素子は、論理ダイ１０２およびメモリダイ１０３に電気的に結合されないことを除いて、相互接続３３２と少なくともほぼ類似の構造および組成とすることが出来る。
図示された実施形態においては、複数の積層貫通相互接続３３０が、第一の論理ダイ１０２ａのボンドパッド３０８を、第二の論理ダイ１０２ｂの対応するボンドパッド３０９に結合する。上述されたように、積層貫通相互接続３３０は、相互接続３３２とダイ貫通相互接続３３４の集合部分で各々構成することが出来る。幾つかの実施形態においては、積層貫通相互接続３３０の一部３３９を、第一の論理ダイ１０２ａから機能的に分離することが出来る。例えば、積層貫通相互接続３３０の一部３３９は、第一の論理ダイ１０２ａの集積回路コンポーネント（図示せず）から機能的に分離された、第一の論理ダイ１０２ａにおいて、“ダミー”接触パッド３３１に接続することが出来る。
図４は、本技術の一実施形態により構成された集積回路コンポーネントを有する半導体ダイアセンブリ（“アセンブリ４００”）の概略図である。アセンブリ４００は、詳細に上述されたダイアセンブリのフィーチャとほぼ類似のフィーチャを含むことが出来る。例えば、アセンブリ４００は、第一の論理ダイ１０２ａと第二の論理ダイ１０２ｂとの間に配置されたメモリダイ積層１０５を含むことが出来る。図示された実施形態においては、第一の論理ダイ１０２ａは、パッケージ基板１２０（図１）のパッケージ接点１２４に結合された通信コンポーネント４４０を含む。第二の論理ダイ１０２ｂは、一つ以上の第一の積層貫通相互接続（両方向矢印４３０ａによって概略的に表される）によって通信コンポーネント４４０に結合されたメモリコントローラコンポーネント４４２（“メモリコントローラ４４２”）を含むことが出来る。メモリダイ１０３の各々は、メモリ（“メモリ４４４”）からなる一つ以上のアレイおよび／またはメモリブロック状に配置された複数のメモリセル（図示せず）を含むことが出来る。個々のメモリダイ１０３のメモリ４４４は、一つ以上の第二の積層貫通相互接続（両方向矢印４３０ｂによって概略的に表される）によってメモリコントローラ４４２に結合される。
この実施形態の一態様においては、通信コンポーネント４４０は、ケーシング１１０（図１）の壁部分１１３に熱を放散するために、第一の論理ダイ１０２ａの外周近辺に配置される。一方、メモリコントローラ４４２は、ケーシング１１０（図１）のキャップ部分１１２に熱を放散するために、アセンブリ１００の上部に配置される。しかしながら、幾つかの実施形態においては、通信コンポーネント４４０および／またはメモリコントローラ４４２は、アセンブリ４００内で様々に配置することが出来る。例えば、幾つかの実施形態においては、通信コンポーネント４４０は、メモリダイ積層１０５の３以上の面に配置することができる。他の実施形態においては、通信コンポーネント４４０は、メモリダイ積層１０５の唯一つの側面に配置することが出来る。さらに、ある実施形態においては、通信コンポーネント４４０は、メモリダイ積層１０５の下で延在することが出来る。
幾つかの実施形態においては、第一の論理ダイ１０２ａおよび／または第二の論理ダイ１０２ｂは、追加のおよび／または代替の集積回路コンポーネントを含むことが出来る。例えば、図示された実施形態においては、第一の論理ダイ１０２ａは、メモリダイ積層１０５の下に追加の回路コンポーネント４４１（例えば、電力分配コンポーネント、クロック回路など）を含む。幾つかの実施形態においては、追加の回路コンポーネント４４１は、通信コンポーネント４４０よりも低い動作温度を有する場合がある。一実施形態においては、追加の回路コンポーネント４４１は、第三の積層貫通相互接続（両方向矢印４３０ｃによって概略的に表される）によって第二の論理ダイ１０２ｂに結合することが出来る。別の実施形態においては、追加の回路コンポーネント４４１は、第一の積層貫通相互接続４３０ａおよび／または第二の積層貫通相互接続４３０ｂによって、第二の論理ダイ１０２ｂに結合することもできる。あるいは、第一の積層貫通相互接続４３０ａおよび／または第二の積層貫通相互接続４３０ｂは、追加の回路コンポーネント４４１に接続されない専用回線経路とすることが出来る。さらに、明瞭性のために図面には示されていないが、通信コンポーネント４４０、メモリコントローラ４４２、および／またはメモリ４４４のうちの各々は、種々の回路素子を含むことが出来る。例えば、これらの回路素子は、マルチプレクサ、シフトレジスタ、エンコーダ、デコーダ、ドライバ回路、増幅器、バッファ、レジスタ、フィルタ（例えば、低域通過フィルタ、高域通過フィルタおよび／または帯域通過フィルタ）などを含むことが出来る。
図５は、本技術の一実施形態による半導体ダイアセンブリを動作させるための方法５７０を図示するフロー図である。幾つかの実施形態においては、方法５７０は、詳細に上述されたダイアセンブリを動作させるために使用することが出来る。ブロック５７２において、通信コンポーネント４４０（図３）は、パッケージ接点１２４（図１）からシリアルデータＳＩ（“シリアル入力ＳＩ”）の入力ストリームを受信する。シリアル入力ＳＩは、例えば、データと、データを格納する命令とを、含むことが出来る。更に、またはその代わりに、シリアル入力ＳＩは、データを読み出す命令、および／またはデータを消去する命令を含むこともある。ブロック５７４においては、通信コンポーネント４４０は、シリアル入力ＳＩを複数の入力ストリームＰＩ１−ＰＩＸにデシリアライズする。幾つかの実施形態においては、通信コンポーネント４４０は、データのシリアルフローをデータのパラレルフローへと変換する（または、その逆に変換する）ように構成された、一つ以上のシリアライザ／デシリアライザ回路（“ＳｅｒＤｅｓ”回路として当業者に知られる）を含むことが出来る。例えば、シリアライザ／デシリアライザ回路は、複数の信号成分（例えば、４成分の信号、８成分の信号、１６成分の信号など）を有するパラレルデータフローの生成および変換の双方を行うことが出来る。
ブロック５７６において、メモリコントローラ４４２（図３）は、入力ストリームＰＩ１−ＰＩＸを第一の積層貫通相互接続を介して受信する。例えば、メモリコントローラは、積層貫通相互接続１３０（図１）の一部を介して、第一の入力ストリームＰＩ１を受信し、これと同時に、またはほぼ同時に、積層貫通相互接続１３０の別の部分を介して他の入力ストリームＰＩ２−ＰＩＸを受信することが出来る。ブロック５７８において、メモリコントローラ４４２は、入力ストリームＰＩ１−ＰＩＸを処理し、その後、第二の積層貫通相互接続を介して、特定のメモリを選択してアクセスする。例えば、メモリコントローラ４４２は、データを取得、格納および／または消去するために、メモリアドレスと共に命令をエンコードすることによって、メモリダイ１０３のうちの一つ以上のメモリ４４４（図３）を選択してアクセスすることが出来る。
ブロック５８０において、メモリコントローラ４４２は、選択されたメモリから受信された応答を処理して、複数の出力ストリームＰＯ１−ＰＯＸにする。この応答は、例えば、要求されたデータ、確認応答および／または、選択されたメモリからの他の情報（例えば、データが読み出すことが出来ない、または書き込むことが出来ない場合のエラー応答）を含むことが出来る。ブロック５８２において、通信コンポーネント４４０は、第一の積層貫通相互接続の少なくとも一部を介して、複数の出力ストリームＰＯＩ−ＰＯＸを受信する。次いで、ブロック５８４において、通信コンポーネント４４０は、出力ストリームＰＯ１−ＰＯＸをシリアライズして、パッケージ接点１２４に出力することが出来る出力シリアルデータストリームＳＯ（“シリアル出力ＳＯ”）とする。
図６は、本技術の別の実施形態により構成される半導体ダイアセンブリ６００（“アセンブリ６００”）の断面図である。アセンブリ６００は、詳細に上述されたダイアセンブリのフィーチャとほぼ類似のフィーチャを含むことが出来る。例えば、アセンブリ６００は、ケーシング１１０内に包囲されたメモリダイ積層１０５と第二の論理ダイ１０２ｂとを含む。しかしながら、図６の図示された実施形態においては、第一の論理ダイ１０２ａは、メモリダイ積層１０５に取り付けられていない。そうではなく、第一の論理ダイ１０２ａは、支持基板６２０（例えば、プリント回路基板）上の異なる位置にマウントされる。したがって、第一の論理ダイ１０２ａは、支持基板６２０、インターポーザ１２２、積層貫通相互接続１３０を通って延びる通信経路を通じて、第二の論理ダイ１０２ｂに電気的に結合される。この実施形態においては、第一の論理ダイ１０２ａによって生成される熱は、メモリダイ積層１０５または第二の論理ダイ１０２ｂを通じて放散されず、したがって、メモリダイ１０３および第二の論理ダイ１０２ｂは、より低い動作温度を有することが出来る。
図１−図６を参照して上述された積層半導体ダイアセンブリのうちの任意のアセンブリを、多数のより大きいおよび／またはより複雑なシステムのうちの任意のシステムに組み込むことが出来、その代表例は、図７に概略的に図示されるシステム７９０である。システム７９０は、半導体ダイアセンブリ７００、電源７９２、ドライバ７９４、プロセッサ７９６および／または他のサブシステムもしくはコンポーネント７９８を含むことが出来る。半導体ダイアセンブリ７００は、上述された積層半導体ダイアセンブリのフィーチャとほぼ類似のフィーチャを含むことが出来る。結果として生じるシステム７９０は、メモリストレージ、データ処理および／または他の適切な機能などの、様々な広範囲の機能のうちの任意の機能を実施することが出来る。したがって、代表的なシステム７９０は、ハンドヘルドデバイス（例えば、携帯電話、タブレット、デジタルリーダ、デジタル音声プレイヤー）、コンピュータおよび特定用途機器（ａｐｐｌｉａｎｃｅ）を含むことが出来るが、そのいずれにも限定はされない。システム７９０のコンポーネントは、単一ユニット内に収容されてもよいし、または複数の相互接続されたユニットにわたって（例えば、通信ネットワークを介して）分散されてもよい。システム７９０のコンポーネントは、リモートデバイスと、広範囲の様々なコンピュータ可読媒体のうちの任意の媒体も含むことが出来る。
前述から、本技術の特定の実施形態が、例示の目的で本明細書に記述されてきたが、本開示から逸脱することなく、種々の改変が行われてもよいことが理解されるだろう。例えば、半導体ダイアセンブリの実施形態のうちの多くがＨＭＣに関連して記述されたが、他の実施形態においては、半導体ダイアセンブリは、他のメモリデバイスとして、または他の種類の積層されたダイアセンブリとして構成することが出来る。個々の実施形態の文脈で記述された新規技術の複数の特定の態様を、他の実施形態においては、組み合わせることもできるし、または排除することもできる。さらに、本新規技術の特定の実施形態に関連する利点は、それらの実施形態の文脈で記述されてきたが、他の実施形態も、このような利点を示してもよいし、本技術の範囲内に含まれるために、全ての実施形態が、このような利点を必ずしも示す必要はない。したがって、本開示および関連する技術は、本明細書に明確に図示されていない、または記述されていない他の実施形態を包含することが出来る。

Claims (35)

  1. 第一の論理ダイと、
    第二の論理ダイと、
    前記第一および第二の論理ダイの間に配置されたメモリダイの積層と、
    を含む、
    半導体ダイアセンブリ。
  2. 前記第一の論理ダイは、メモリコントローラを含み、
    前記第二の論理ダイは、通信コンポーネントを含む、
    請求項１に記載のダイアセンブリ。
  3. 前記通信コンポーネントは、シリアル／デシリアライザ回路を含む、
    請求項２に記載のダイアセンブリ。
  4. 筐体を画定する熱伝導性ケーシングをさらに含み、前記メモリダイの積層は、前記筐体内に配置される、
    請求項１に記載のダイアセンブリ。
  5. 前記第二の論理ダイは、前記熱伝導性ケーシングと前記メモリダイの積層との間に配置され、前記第二の論理ダイは、前記メモリダイの積層を介して、前記第一の論理ダイに電気的に結合される、
    請求項４に記載のダイアセンブリ。
  6. 前記第二の論理ダイは、半導体基板を含み、前記半導体基板は、前記半導体基板を通って延びる如何なるダイ貫通相互接続も含まない、
    請求項５に記載のダイアセンブリ。
  7. 前記第一の論理ダイは第一の厚さを有し、
    前記第二の論理ダイは、前記第一の厚さよりも小さい第二の厚さを有する、
    請求項１に記載のダイアセンブリ。
  8. 前記第一の厚さは、約５０μｍから約２００μｍの範囲内にあり、
    前記第二の厚さは、約３００μｍから約１０００μｍの範囲内にある、
    請求項７に記載のダイアセンブリ。
  9. 前記メモリダイの積層を通って延び、前記第一の論理ダイを前記第二の論理ダイと電気的に結合する複数の積層貫通相互接続をさらに含む、
    請求項１に記載のダイアセンブリ。
  10. 前記メモリダイの積層を通って延び、前記メモリダイの積層の個々のメモリダイと前記第二の論理ダイを電気的に結合する、複数の積層貫通相互接続をさらに含む、
    請求項１に記載のダイアセンブリ。
  11. 熱伝導性ケーシングと、
    前記熱伝導性ケーシングの第一部分に取り付けられた第一の半導体ダイと、
    前記第一部分から分離された前記熱伝導性ケーシングの第二部分に取り付けられた第二の半導体ダイと、
    前記熱伝導性ケーシング内に少なくとも部分的に包囲された第三の半導体ダイの積層と、
    前記第三の半導体ダイの積層を通って延びる複数の積層貫通相互接続と、
    を含み、
    前記第三の半導体ダイの積層は、前記第一および第二の半導体ダイの間に配置され、
    前記積層貫通相互接続の少なくとも一部分は、前記第二の半導体ダイと前記第一の半導体ダイを電気的に結合する、
    半導体ダイアセンブリ。
  12. 前記積層貫通相互接続の別の部分は、前記第一の半導体ダイから機能的に分離される、
    請求項１１に記載のダイアセンブリ。
  13. 前記積層貫通相互接続の前記部分は、前記第一および第二の半導体ダイの間に専用回線経路を提供する、
    請求項１１に記載のダイアセンブリ。
  14. 前記第一の半導体ダイは、コントローラコンポーネントを含み、
    前記第二の半導体ダイは、前記積層貫通相互接続の前記部分を介して、前記コントローラコンポーネントに動作可能なように結合された通信コンポーネントを含む、
    請求項１１に記載のダイアセンブリ。
  15. 前記第一の半導体ダイを支持するパッケージ基板をさらに含み、
    前記パッケージ基板は、複数のパッケージ接点を含み、
    前記第一の半導体ダイは、前記パッケージ接点と、前記積層貫通相互接続の前記部分との間に結合されたシリアライザ／デシリアライザ回路を含む、
    請求項１１に記載のダイアセンブリ。
  16. シリアルデータストリームを受信し、前記シリアルデータストリームをパラレルデータストリームにデシリアライズするように構成された第一の論理ダイと、
    メモリダイの積層と、
    前記メモリダイの積層によって支持された第二の論理ダイと、
    を含み、
    前記第二の論理ダイは、前記メモリダイの積層を介して前記パラレルデータストリームを受信するように構成される、
    半導体ダイアセンブリ。
  17. 前記第一の論理ダイは、前記メモリダイの積層を介して、前記パラレルデータストリームを受信するように構成されたメモリコントローラを含む、
    請求項１６に記載のダイアセンブリ。
  18. パッケージ基板をさらに含み、前記第一の論理ダイは、前記パッケージ基板を介して前記シリアルデータストリームを受信するように構成される、
    請求項１６に記載のダイアセンブリ。
  19. 前記第一の論理ダイおよび前記メモリダイの積層は、異なる位置で前記パッケージ基板に取り付けられる、
    請求項１８に記載のダイアセンブリ。
  20. 前記第一の論理ダイは、前記パッケージ基板と、前記メモリダイの積層との間に配置される、
    請求項１８に記載のダイアセンブリ。
  21. 半導体ダイアセンブリを動作させるための方法であって、
    第一の論理ダイの第一の集積回路コンポーネントで信号を処理することと、
    メモリダイの積層を通ってほぼ縦方向に延びる複数の第一の通信経路を介して、第二の論理ダイの第二の集積回路コンポーネントで、前記処理された信号を受信することであって、前記メモリダイの積層は、前記第一の論理ダイと前記第二の論理ダイとの間に配置される、ことと、
    前記処理された信号に基づいて、前記第二の集積回路コンポーネントを用いて、前記メモリダイの積層を通ってほぼ縦方向に延びる複数の第二の通信経路を介して前記メモリダイの積層のメモリにアクセスすることと、
    を含む、
    方法。
  22. 前記信号を処理することは、シリアルデータストリームをパラレルデータストリームにデシリアライズすることを含む、
    請求項２１に記載の方法。
  23. 前記メモリダイの積層のメモリにアクセスすることは、メモリを読み出す、書き込む、および／または消去するために前記パラレルデータを処理することを含む、
    請求項２２に記載の方法。
  24. 前記第一の集積回路コンポーネントに隣接する熱伝導性ケーシングの第一部分に対して、前記第一の集積回路コンポーネントによって生成される熱を放散することと、
    前記第二の集積回路コンポーネントに隣接する熱伝導性ケーシングの第二部分に対して、前記第二の集積回路コンポーネントによって生成される熱を放散することと、
    をさらに含む、
    請求項２２に記載の方法。
  25. 半導体ダイアセンブリを形成するための方法であって、
    メモリダイの積層の第一面に第一の論理ダイを取り付けることと、
    前記第一面に対向するメモリダイの積層の第二面に、第二の論理ダイを取り付けることと、
    熱伝導性ケーシング内に前記第二の論理ダイおよび前記メモリダイの積層を少なくとも部分的に包囲することと、
    を含む、
    方法。
  26. 前記第二の論理ダイおよび前記メモリダイの積層を少なくとも部分的に包囲することは、
    前記第一の論理ダイの周辺部分に、前記熱伝導性ケーシングの第一部分を取り付けることと、
    前記第二の論理ダイの裏面部分に、前記熱伝導性ケーシングの第二部分を取り付けることと、
    を含む、
    請求項２５に記載の方法。
  27. 前記第二の論理ダイおよび前記メモリダイの積層を少なくとも部分的に包囲することは、
    前記第一の論理ダイの通信コンポーネントに隣接して、前記熱伝導性ケーシングの第一部分を取り付けることと、
    前記第二の論理ダイのメモリコントローラに隣接して、前記熱伝導性ケーシングの第二部分を取り付けることと、
    を含む、
    請求項２６に記載の方法。
  28. 前記通信コンポーネントは、シリアライザ／デシリアライザ回路を含む、
    請求項２７に記載の方法。
  29. 半導体ダイアセンブリを形成する方法であって、
    第一の論理ダイと熱伝導性ケーシングとの間にメモリダイの積層を配置することと、
    前記メモリダイの積層と、前記熱伝導性ケーシングとの間に第二の論理ダイを配置することと、
    前記第一の論理ダイを第二の論理ダイに電気的に結合するために、前記積層またはメモリダイを通って複数の積層貫通相互接続を形成することと、
    を含む、
    方法。
  30. 前記熱伝導性ケーシングの壁部分を前記第一の論理ダイに取り付けることと、
    熱伝導性ケーシングのキャップ部分を前記第二の論理ダイに取り付けることと、
    をさらに含む、
    請求項２９に記載の方法。
  31. 前記複数の積層貫通相互接続を形成することは、前記第一の論理ダイのシリアライザ／デシリアライザ回路に対して、前記複数の積層貫通相互接続を電気的に結合することを含む、
    請求項２９に記載の方法。
  32. 前記複数の積層貫通相互接続を形成することは、前記積層貫通相互接続の少なくとも一部分が前記シリアル／デシリアライザ回路と前記第二の論理ダイのメモリコントローラとの間に一つ以上の専用回線経路を提供するように、前記積層貫通相互接続を形成することをさらに含む、
    請求項３１に記載の方法。
  33. 前記複数の積層貫通相互接続は、第一の複数の積層貫通相互接続であり、前記方法は、前記第二の論理ダイを前記メモリダイの積層の個々のメモリダイと電気的に結合する第二の複数の積層貫通相互接続を形成することをさらに含む、
    請求項２９に記載の方法。
  34. 前記第二の複数の積層貫通相互接続を形成することは、第二の複数の積層貫通相互接続が前記第一の論理ダイから機能的に分離されるように、前記第二の複数の積層貫通相互接続を形成することを含む、
    請求項３３に記載の方法。
  35. 第一の論理ダイと、
    第二の論理ダイと、
    前記第一の論理ダイと前記第二の論理ダイとの間に配置されたメモリダイの積層と、
    前記第二の論理ダイに取り付けられ、筐体内に前記メモリダイの積層を包囲する熱伝導性ケーシングと、
    を含むハイブリッドメモリキューブ（ＨＭＣ）と、
    前記第一の論理ダイに電気的に結合されたドライバと、
    を含む、
    半導体システム。
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