KR20220118006A - 3차원 적층 구조를 갖는 반도체 패키지 - Google Patents

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KR20220118006A
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memory
semiconductor package
processor chip
memory stacks
stacks
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정연승
김종훈
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Abstract

본 발명의 실시 예에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 일정 간격을 갖도록 이격 배치된 복수의 메모리 스택들; 각 메모리 스택과 부분적으로 중첩하도록 상기 복수의 메모리 스택들 상에 배치된 하나 또는 그 이상의 프로세서 칩들; 및 상기 복수의 메모리 스택들 각각의 노출된 상면 상에 배치된 방열 구조체를 포함한다.

Description

3차원 적층 구조를 갖는 반도체 패키지{Semiconductor package having a three-dimensional stacked structure}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 3차원 적층 구조를 갖는 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다.
그러나 반도체 집적 기술의 한계로 단일의 반도체 칩만으로는 요구되는 용량을 만족시키기 어려우므로, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
반도체 패키지가 복수의 반도체 칩을 포함하더라도, 동작의 정확성 및 속도 향상, 사이즈의 최소화, 공정 단순화 및 비용 감소 등의 요구들이 만족되어야 한다.
본 발명의 실시 예는 신호 경로 길이의 축소와 입출력 라인의 증가를 통해 성능을 향상시킬 수 있는 반도체 패키지를 제공한다.
본 발명의 실시 예에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 일정 간격을 갖도록 이격 배치된 복수의 메모리 스택들; 각 메모리 스택과 부분적으로 중첩하도록 상기 복수의 메모리 스택들 상에 배치된 하나 또는 그 이상의 프로세서 칩들; 및 상기 복수의 메모리 스택들 각각의 노출된 상면 상에 배치된 방열 구조체를 포함한다.
본 실시 예에 따르면, 프로세서 칩과 메모리 스택들을 직접 연결함으로써 신호 경로(signal path)의 길이를 줄여 신호 전송에 소모되는 전력량을 줄일 수 있고, 실리콘 인터포저(silicon interposer) 등과 같은 부가적인 전기적 연결매개체를 생략할 수 있다.
또한, 본 실시 예에 따르면, 메모리 스택들을 감싸는 몰딩막에 형성된 관통 몰딩 비아(Through molding via, TMV)를 통해 프로세서 칩과 외부 장치 간의 입출력(Input/Output, I/O) 라인을 증가시킴으로써, 파워를 안정적으로 공급받고 대역폭(bandwidth)을 확장시켜 패키지 성능을 향상시킬 수 있다.
또한, 본 실시 예에 따르면, 방열 구조체가 메모리 스택들의 상면 상에 배치됨으로써, 메모리 스택들에서 발생되는 열이 빠르게 외부로 방출될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 2는 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ′선 방향으로 자른 단면도이다.
도 3은 도 2의 반도체 패키지에 리드가 추가된 것을 나타낸 단면도이다.
도 4는 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ′선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ′선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 7은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 것으로, 도 6의 Ⅱ-Ⅱ′선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 9는 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 것으로, 도 8의 Ⅲ-Ⅲ′선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 11은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 것으로, 도 10의 Ⅳ-Ⅳ′선 방향으로 자른 단면도이다.
도 12는 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 13은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 것으로, 도 12의 Ⅴ-Ⅴ′선 방향으로 자른 단면도이다.
도 14는 도 13의 A를 확대한 단면도이다.
도 15는 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 16은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 것으로, 도 15의 Ⅵ-Ⅵ′선 방향으로 자른 단면도이다.
도 17은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 18은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 것으로, 도 17의 Ⅶ-Ⅶ′선 방향으로 자른 단면도이다.
도 19는 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 평면도이다.
도 20은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 것으로, 도 19의 Ⅷ-Ⅷ′선 방향으로 자른 단면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지(100)를 나타낸 평면도이고, 도 2는 본 발명의 실시 예에 따른 반도체 패키지(100A)를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ′선 방향으로 자른 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 예에 따른 반도체 패키지(100, 100A)는 패키지 기판(110), 재배선층(120), 복수의 메모리 스택들(130), 몰딩막(135), 프로세서 칩(140), 및 방열 구조체(150)를 포함할 수 있다.
패키지 기판(110)은 인쇄 회로 기판(Printed Circuit Board: PCB) 등과 같이 전기적 신호 전달을 위하여 회로 및/또는 배선 구조를 갖는 반도체 패키지용 기판일 수 있다. 패키지 기판(110)은 반도체 패키지에 포함되는 다양한 전자 소자들 예컨대, 메모리 스택들(130), 프로세서 칩(140)이 배치될 수 있는 상면과, 상면의 반대편에 위치하면서 반도체 패키지를 외부와 접속시키기 위한 요소가 배치될 수 있는 하면을 가질 수 있다.
재배선층(120)은 도 2에 도시한 것과 같이 패키지 기판(110)의 상면 상에 배치될 수 있다. 도 2에 도시하지는 않았으나, 재배선층(120)은 절연층과 절연층 내에 형성된 도전층을 포함할 수 있다. 도전층은 재배선층(120)의 상면 및 하면에 형성되는 재배선 패드들을 포함할 수 있다. 재배선 패드들은 재배선층(120)의 상면에 형성되는 상부 재배선 패드들과 재배선층(120)의 하면에 형성되는 하부 재배선 패드들을 포함할 수 있다. 또한, 재배선층(120)의 도전층은 절연층 내에 형성되고 상부 재배선 패드들과 하부 재배선 패드들 사이를 연결하는 재배선 라인들을 포함할 수 있다. 재배선층(120)의 상부 재배선 패드들은 메모리 스택들(130)에 연결되고, 재배선층(120)의 하부 재배선 패드들은 패키지 기판(110)에 연결될 수 있다.
복수의 메모리 스택들(130)은 재배선층(120) 상에 배치될 수 있다. 각 메모리 스택(130)은 수직으로 적층된 복수의 메모리 칩들(131)을 포함할 수 있다. 각 메모리 칩(131)은 DRAM(Dynamic random-access memory)과 같은 휘발성 메모리 칩을 포함할 수 있으나, 메모리 칩(131)의 종류가 이에 한정되는 것은 아니며, SRAM(Static random-access memory) 등과 같은 다른 휘발성 메모리 칩, NAND 플래시 메모리 칩, PRAM(Phase-change random-access memory), MRAM(Magnetoresistive random-access memory)등과 같은 비휘발성 메모리 칩 등의 다양한 메모리 칩을 포함할 수 있다.
각 메모리 스택(130)에 포함된 메모리 칩들(131)은 각각 주변 회로 영역에 형성된 관통 실리콘 비아(Through Silicon Via, TSV)(133)를 포함할 수 있다. 각 메모리 스택(130)은 관통 실리콘 비아(TSV)(133)를 통해 패키지 기판(110)과 프로세서 칩(140) 각각에 전기적으로 연결될 수 있다.
예를 들어, 각 메모리 스택(130)의 관통 실리콘 비아(TSV)(133)와 재배선층(120)의 상면에 형성된 상부 재배선 패드들 간의 본딩을 통해 메모리 스택(130)과 패키지 기판(110)이 전기적으로 연결될 수 있다. 또한, 각 메모리 스택(130)의 관통 실리콘 비아(TSV)(133)와 프로세서 칩(140)의 패드들 간의 본딩을 통해 메모리 스택(130)과 프로세서 칩(140)이 전기적으로 연결될 수 있다. 메모리 스택(130)의 관통 실리콘 비아(TSV)(133)와 재배선층(120)의 상부 재배선 패드들 및 프로세서 칩(140)의 패드들은 하이브리드 본딩 또는 범프 본딩을 통해 연결될 수 있다.
복수의 메모리 스택들(130)은 패키지 기판(110)의 상에 일정 간격을 갖도록 배치될 수 있다. 구체적으로, 메모리 스택들(130)은 패키지 기판(110)의 상면 상에 배치된 재배선층(120) 상에 배치될 수 있다. 예를 들어, 도 1에 도시한 것과 같이, 복수의 메모리 스택들(130)은 패키지 기판(110) 상의 X축 방향으로 양 측 에지(edge) 부분에 근접하도록 배치될 수 있다. 또한, 패키지 기판(110) 상의 양 측 에지 부분에 근접하도록 배치된 메모리 스택들(130)은 Y축 방향으로 일정 간격을 갖도록 이격 배치될 수 있다. 이에 따라, 패키지 기판(110)의 중심부 상에는 메모리 스택들(130)이 배치되지 않을 수 있다.
몰딩막(135)은 메모리 스택들(130)을 모두 감싸도록 형성될 수 있다. 즉, 복수의 메모리 스택들(130)은 몰딩막(135)에 의해 하나의 패키지 예컨대, 메모리 패키지로 묶일 수 있다. 몰딩막(135)은 메모리 스택들(130) 각각의 상면과 하면을 노출시키도록 형성될 수 있다. 몰딩막(135)은 절연 물질 예컨대, 에폭시 몰딩 컴파운드(epoxy molding compound) 등의 물질로 형성될 수 있으나, 몰딩막(135)의 물질이 이에 한정되는 것은 아니다.
전술한 바와 같이, 메모리 스택들(130)이 패키지 기판(110)의 중심부 상에 배치되지 않음에 따라 도 2에 도시한 바와 같이, 패키지 기판(110)의 중심부 상에는 몰딩막(135)이 배치될 수 있다. 패키지 기판(110)의 중심부 상에 배치된 몰딩막(135)에는 관통 몰딩 비아(Through Molding Via, TMV)(137)가 형성될 수 있다. 관통 몰딩 비아(TMV)(137)는 몰딩막(135)을 수직으로 관통하도록 형성될 수 있다. 이에 따라, 재배선층(120)과 프로세서 칩(140)은 관통 몰딩 비아(TMV)(137)를 통해 전기적으로 연결할 수 있다.
프로세서 칩(140)은 각 메모리 스택(130)과 부분적으로 중첩하도록 복수의 메모리 스택들(130) 상에 배치될 수 있다. 다른 실시 예에서, 프로세서 칩(140)은 각 메모리 스택(130)과 전체적으로 중첩하도록 복수의 메모리 스택들(130) 상에 배치될 수 있다. 프로세서 칩(140)은 외부로 노출되는 상면과 메모리 스택들(130)과 마주하는 하면을 포함할 수 있다. 예를 들어, 프로세서 칩(140)의 하면은 각 메모리 스택(130)의 상면에 부분적으로 중첩될 수 있다.
도 1 및 도 2에 도시하지는 않았으나, 프로세서 칩(140)은 하면에 형성된 칩 패드들을 포함할 수 있다. 프로세서 칩(140)의 칩 패드들 중 제1 칩 패드들은 메모리 스택들(130)의 관통 실리콘 비아(TSV)(133)에 직접 연결될 수 있다. 예를 들어, 메모리 스택들(130)의 관통 실리콘 비아(TSV)(133)는 프로세서 칩(140)과 부분적으로 중첩되는 영역 예컨대, 메모리 스택들(130)의 에지 부분에 형성되고, 프로세서 칩(140)의 제1 칩 패드들에 직접 연결될 수 있다. 도 1 및 도 2에 도시하지는 않았으나, 메모리 스택들(130)은 패키지 기판(110)과 메모리 칩들(131)을 전기적으로 연결하기 위한 관통 실리콘 비아(TSV)를 더 포함할 수 있다.
프로세서 칩(140)의 칩 패드들 중 제2 칩 패드들은 몰딩막(135)에 형성된 관통 몰딩 비아(TMV)(137)에 연결될 수 있다. 프로세서 칩(140)의 제1 및 제2 칩 패드들과 관통 실리콘 비아(TSV)(133) 및 관통 몰딩 비아(TMV)(137)는 하이브리드 본딩 또는 범프 본딩을 통해 연결될 수 있다.
프로세서 칩(140)은 관통 몰딩 비아(TMV)(137), 재배선층(120) 및 패키지 기판(110)을 통해 외부 장치(도시하지 않음)와 통신할 수 있고, 외부 장치로부터 파워를 공급받을 수 있다. 또한, 프로세서 칩(140)은 관통 실리콘 비아(TSV)(133)를 통해 각 메모리 스택(130) 내의 메모리 칩들(131)과 신호 및 데이터 등을 주고 받을 수 있다.
이와 같이, 프로세서 칩(140)과 메모리 스택들(130)을 직접 연결함으로써 신호 경로(signal path)의 길이를 줄임으로써, 신호 전송을 위해 소모되는 전력량을 줄일 수 있다. 또한, 관통 몰딩 비아(TMV)(137)를 통해 프로세서 칩(140)과 외부 장치 간의 입출력(Input/Output, I/O) 라인을 증가시킴으로써, 프로세서 칩(140)이 외부 장치로부터 파워를 안정적으로 공급받을 수 있고, 프로세서 칩(140)과 외부 장치 간의 대역폭(bandwidth)을 확장시켜 패키지 성능을 향상시킬 수 있다.
방열 구조체(150)는 메모리 스택들(130)을 덮도록 메모리 스택들(130) 상에 배치될 수 있다. 예를 들어, 각 메모리 스택(130)의 상면은 프로세서 칩(140)과 중첩되는 제1 상면 및 프로세서 칩(140)과 중첩되지 않고 노출되는 제2 상면을 포함할 수 있고, 방열 구조체(150)는 각 메모리 스택(130)의 제2 상면을 덮도록 메모리 스택들(130) 상에 배치될 수 있다. 도 1 및 도 2에 도시하지는 않았으나, 방열 구조체(150)와 메모리 스택들(130)의 제2 상면들 사이에는 열 전달율을 높이기 위한 물질 예컨대, 열 전달 물질(Thermal Interface Material, TIM)이 도포될 수 있다. 방열 구조체(150)는 금속 물질 예컨대, 구리(Cu), 니켈(Ni) 등을 포함할 수 있으나, 방열 구조체(150)의 물질이 이에 한정되는 것은 아니다. 이와 같이, 방열 구조체(150)가 메모리 스택들(130) 상에 배치됨으로써, 메모리 스택들(130)에서 발생되는 열이 방열 구조체(150)를 통해 빠르게 외부로 방출될 수 있다.
또한, 도 1 및 도 2에 도시하지는 않았으나, 프로세서 칩(140)의 상면과 방열 구조체(150) 상면 상에 히트 싱크(heat sink)(도시하지 않음)가 배치될 수 있다. 히트 싱크는 금속 물질 예컨대, 구리(Cu), 니켈(Ni) 등을 포함할 수 있으나, 히트 싱크의 물질이 이에 한정되는 것은 아니다. 히트 싱크(heat sink)가 프로세서 칩(140)과 방열 구조체(150)에 직접적으로 접촉함으로써, 프로세서 칩(140)에서 발생되는 열과 메모리 스택들(130)에서 발생되는 열을 빠르게 낮출 수 있다.
도 3은 도 2의 반도체 패키지(100A)에 리드(lid)가 추가된 것을 나타낸 단면도이다.
도 3을 참조하면, 패키지 기판(110) 상에 재배선층(120), 몰딩막(135), 프로세서 칩(140) 및 방열 구조체(150)를 덮는 리드(lid)(170)가 배치될 수 있다. 예를 들어, 리드(170)는 패키지 기판(110)의 상면에 평행하게 연장하는 제1 리드(171)와 상부 리드(171)의 하면의 에지 부분으로부터 패키지 기판(110)의 상면을 향해 연장하는 제2 리드(173)를 포함할 수 있다.
리드(170)는, 제1 리드(171)의 하면이 프로세서 칩(140)의 상면 및 방열 구조체(160)의 상면과 접하고, 제2 리드(173)가 패키지 기판(110)의 상면, 재배선층(120)의 측면 및 몰딩막(135)의 측면을 덮도록 패키지 기판(110) 상에 배치될 수 있다. 리드(170)는 금속 물질 예컨대, 구리(Cu), 니켈(Ni) 등을 포함할 수 있으나, 리드(170)의 물질이 이에 한정되는 것은 아니다. 도 3에 도시하지는 않았으나, 리드(170)의 제1 리드(171)의 상면 상에는 히트 싱크(heat sink)(도시하지 않음)가 배치될 수 있다. 또한, 리드(170)의 제1 리드(171)의 하면과 프로세서 칩(140) 사이에 열 전달 물질(Thermal Interface Material, TIM)이 도포될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 패키지(100B)를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ′선 방향으로 자른 단면도이다. 도 4를 참조하여 본 실시 예에 따른 반도체 패키지(100B)를 설명함에 있어서, 도 2의 반도체 패키지(100A)와 동일한 구성에 대한 설명은 생략한다.
도 4를 참조하면, 반도체 패키지(100B)는 패키지 기판(110), 재배선층(120), 복수의 메모리 스택들(130), 몰딩막(135), 제1 프로세서 칩(141), 제2 프로세서 칩(143) 및 방열 구조체(150)를 포함할 수 있다.
제1 프로세서 칩(141)은 각 메모리 스택(130)과 부분적으로 중첩하도록 복수의 메모리 스택들(130) 상에 배치될 수 있다. 제1 프로세서 칩(141)은 메모리 스택들(130)에 접하는 하면과 하면의 반대편인 상면을 포함할 수 있다. 예를 들어, 제1 프로세서 칩(141)의 하면은 각 메모리 스택(130)의 상면에 부분적으로 중첩될 수 있다.
제2 프로세서 칩(143)은 제1 프로세서 칩(141)의 상면 상에 배치될 수 있다. 제2 프로세서 칩(144)은 제1 프로세서 칩(141)에 접하는 하면과 외부로 노출되는 상면을 포함할 수 있다. 제1 프로세서 칩(141)의 상면과 제2 프로세서 칩(143)의 하면은 하이브리드 본딩 또는 범프 본딩을 통해 연결될 수 있다.
도 4에 도시하지는 않았으나, 제1 프로세서 칩(141)은 관통 실리콘 비아(TSV)(도시하지 않음)를 포함할 수 있다. 제2 프로세서 칩(143)은 제1 프로세서 칩(141)의 관통 실리콘 비아(TSV)를 통해 메모리 스택들(130), 몰딩막(135)의 관통 몰딩 비아(TMV)(137), 재배선층(120) 및 패키지 기판(110) 각각에 전기적으로 연결될 수 있다. 제1 프로세서 칩(141)과 제2 프로세서 칩(143)은 서로 다른 기능을 수행할 수 있다.
도 5는 본 발명의 실시 예에 따른 반도체 패키지(100C)를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ′선 방향으로 자른 단면도이다. 도 5를 참조하여 본 실시 예에 따른 반도체 패키지(100C)를 설명함에 있어서, 도 2의 반도체 패키지(100A)와 동일한 구성에 대한 설명은 생략한다.
도 5를 참조하면, 본 실시 예에 따른 반도체 패키지(100C)는 패키지 기판(110), 재배선층(120), 복수의 메모리 스택들(130), 몰딩막(135), 프로세서 칩(140) 및 방열 구조체(150)를 포함할 수 있다.
복수의 메모리 스택들(130)은 재배선층(120) 상에 배치될 수 있다. 각 메모리 스택(130)은 수직으로 적층된 복수의 메모리 칩들(131) 및 최상부 메모리 칩(131) 상에 배치된 컨트롤러 칩(132)을 포함할 수 있다. 컨트롤러 칩(132)은 프로세서 칩(140)으로부터 수신된 신호에 따라 메모리 칩들(131)의 동작을 제어하기 위한 논리 회로들이 집적된 반도체 칩일 수 있다. 각 메모리 스택(130)에 포함된 메모리 칩들(131)과 컨트롤러 칩(132)은 각각 관통 실리콘 비아(Through Silicon Via, TSV)(133)를 포함할 수 있다. 각 메모리 스택(130)은 관통 실리콘 비아(TSV)(133)를 통해 패키지 기판(110)과 프로세서 칩(140) 각각에 전기적으로 연결될 수 있다.
도 6은 본 발명의 실시 예에 따른 반도체 패키지(200)를 나타낸 평면도이고, 도 7은 도 6의 Ⅱ-Ⅱ′선 방향으로 자른 단면도이다. 도 6 및 도 7을 참조하여 본 실시 예에 따른 반도체 패키지(200)를 설명함에 있어서, 도 2의 반도체 패키지(100A)와 동일한 구성에 대한 설명은 생략한다.
도 6 및 도 7을 참조하면, 본 실시 예에 따른 반도체 패키지(200)는 패키지 기판(210), 재배선층(220), 복수의 메모리 스택들(230), 몰딩막(235), 프로세서 칩(240), 방열 구조체(250) 및 반도체 칩(270)를 포함할 수 있다.
복수의 메모리 스택들(230) 각각은 수직으로 적층된 복수의 메모리 칩들(231)을 포함할 수 있다. 각 메모리 스택(230)은 메모리 칩들(231) 간의 전기적 연결 및 프로세서 칩(240), 메모리 스택(230) 및 재배선층(220) 간의 전기적 연결을 위한 관통 실리콘 비아(TSV)(233)를 포함할 수 있다.
몰딩막(235)은 메모리 스택들(230)을 모두 감싸도록 형성될 수 있다. 몰딩막(235)은 프로세서 칩(240)과 재배선층(220)을 전기적으로 연결하기 위한 관통 몰딩 비아(TMV)(237)를 포함할 수 있다.
반도체 칩(270)은 프로세서 칩(240)의 하면에 연결될 수 있다. 반도체 칩(270)의 측면들은 몰딩막(235)에 의해 덮일 수 있다. 반도체 칩(270)은 프로세서 칩(240)으로부터 전송되는 신호에 따라 동작할 수 있다. 반도체 칩(270)은 메모리 스택들(230)에 포함된 메모리 칩들(231)과 다른 종류의 메모리 칩을 포함할 수 있다. 또한, 반도체 칩(270)은 프로세서 칩(240)과 다른 기능을 하는 로직 칩을 포함할 수 있다. 반도체 칩(270)과 프로세서 칩(240)은 하이브리드 본딩 또는 범프 본딩에 의해 연결될 수 있다.
도 8은 본 발명의 실시 예에 따른 반도체 패키지(300)를 나타낸 평면도이고, 도 9는 도 8의 Ⅲ-Ⅲ′선 방향으로 자른 단면도이다. 도 8 및 도 9를 참조하여 본 실시 예에 따른 반도체 패키지(300)를 설명함에 있어서, 도 2의 반도체 패키지(100A)와 동일한 구성에 대한 설명은 생략한다.
도 8 및 도 9를 참조하면, 본 실시 예에 따른 반도체 패키지(300)는 패키지 기판(310), 재배선층(320), 복수의 메모리 스택들(330), 몰딩막(335), 프로세서 칩(340), 방열 구조체(350) 및 브리지 다이들(370)을 포함할 수 있다.
복수의 메모리 스택들(330) 각각은 수직으로 적층된 복수의 메모리 칩들(331)을 포함할 수 있다. 각 메모리 스택(330)은 메모리 칩들(331) 간의 전기적 연결 및 프로세서 칩(340), 메모리 스택(330) 및 재배선층(320) 간의 전기적 연결을 위한 관통 실리콘 비아(TSV)(333)를 포함할 수 있다.
브리지 다이들(370)은 재배선층(320) 상에 배치될 수 있다. 예를 들어, 브리지 다이들(370)은 프로세서 칩(340)과 재배선층(320) 사이에 배치될 수 있다. 브리지 다이들(370)은 각각 메모리 스택들(330)에 근접하도록 재배선층(320) 상에 배치될 수 있다. 브리지 다이들(370)은 도 8에 도시한 바와 같이, 평면상에서 X축 방향 및 Y축 방향으로 서로 일정 간격을 갖도록 이격 배치될 수 있다. 브리지 다이들(370) 각각의 측면은 몰딩막(335)에 의해 덮일 수 있다.
도 8 및 도 9에서는 재배선층(320)과 프로세서 칩(340) 사이에 하나의 브리지 다이(370)가 평면상에서 복수 개 이격 배치된 실시 예를 도시하였으나, 메모리 스택(330)의 적층되는 메모리 칩(331)의 수에 따라 재배선층(320)과 프로세서 칩(340) 사이에 복수 개의 브리지 다이(370)가 적층된 브리지 다이 스택(도시하지 않음)이 배치될 수 있다. 이에 따라, 브리지 다이(370)의 높이를 메모리 스택(330)의 높이에 맞출 수 있다. 브리지 다이들(370)은 각각 프로세서 칩(340)과 재배선층(320)을 전기적으로 연결하기 위한 관통 실리콘 비아(TSV)(375)를 포함할 수 있다.
도 10은 본 발명의 실시 예에 따른 반도체 패키지(400)를 나타낸 평면도이고, 도 11은 도 10의 Ⅳ-Ⅳ′선 방향으로 자른 단면도이다. 도 10 및 도 11을 참조하여 본 실시 예에 따른 반도체 패키지(400)를 설명함에 있어서, 도 2의 반도체 패키지(100A)와 동일한 구성에 대한 설명은 생략한다.
도 10 및 도 11을 참조하면, 본 실시 예에 따른 반도체 패키지(400)는 패키지 기판(410), 재배선층(420), 복수의 메모리 스택들(430), 몰딩막(435), 프로세서 칩(440), 방열 구조체(450) 및 브리지 다이들(470)을 포함할 수 있다.
복수의 메모리 스택들(430) 각각은 수직으로 적층된 복수의 메모리 칩들(431)을 포함할 수 있다. 각 메모리 스택(430)은 메모리 칩들(431) 간의 전기적 연결 및 프로세서 칩(440), 메모리 스택(430) 및 재배선층(420) 간의 전기적 연결을 위한 관통 실리콘 비아(TSV)(433)를 포함할 수 있다.
브리지 다이들(470)은 재배선층(420) 상에 배치될 수 있다. 예를 들어, 브리지 다이들(470)은 프로세서 칩(440)과 재배선층(420) 사이에 배치될 수 있다. 브리지 다이들(470)은 도 10에 도시한 바와 같이, 평면상에서 Y축 방향으로 서로 일정 간격을 갖도록 이격 배치될 수 있다. 브리지 다이들(470) 각각의 측면은 몰딩막(335)에 의해 덮일 수 있다.
도 11에서는 재배선층(420)과 프로세서 칩(440) 사이에 하나의 브리지 다이(470)가 배치된 실시 예를 도시하였으나, 메모리 스택(430)의 적층되는 메모리 칩(431)의 수에 따라 재배선층(420)과 프로세서 칩(440) 사이에 복수 개의 브리지 다이(470)가 적층 및 배치될 수 있다. 브리지 다이들(470)은 각각 프로세서 칩(440)과 재배선층(420)을 전기적으로 연결하기 위한 관통 실리콘 비아(TSV)(475)를 포함할 수 있다.
도 12는 본 발명의 실시 예에 따른 반도체 패키지(500)를 나타낸 평면도이고, 도 13은 도 12의 Ⅴ-Ⅴ′선 방향으로 자른 단면도이고, 도 14는 도 13의 A를 확대한 단면도이다. 도 12 내지 도 14를 참조하여 본 실시 예에 따른 반도체 패키지(500)를 설명함에 있어서, 도 2의 반도체 패키지(100A)와 동일한 구성에 대한 설명은 생략한다.
도 12 및 도 13을 참조하면, 본 실시 예에 따른 반도체 패키지(500)는 패키지 기판(510), 하부 재배선층(520), 복수의 메모리 스택 유닛들(580), 프로세서 칩(540), 방열 구조체(550) 및 상부 재배선층(590)을 포함할 수 있다. 복수의 메모리 스택 유닛들(580)은 각각 메모리 스택(520), 브리지 다이(570) 및 몰딩막(535)를 포함할 수 있다.
메모리 스택(530)은 수직으로 적층된 복수의 메모리 칩들(531)을 포함할 수 있다. 메모리 스택(530)은 메모리 칩들(531) 간의 전기적 연결 및 상부 재배선층(590), 메모리 스택(530) 및 하부 재배선층(520) 간의 전기적 연결을 위한 관통 실리콘 비아(TSV)(533)를 포함할 수 있다.
도 14를 참조하면, 메모리 스택(530)은 프로세서 칩(540)과 중첩되고 관통 실리콘 비아(533)가 형성되는 제1 영역(530a), 프로세서 칩(540) 및 방열 구조체(550)와 부분적으로 중첩되는 제2 영역(530b) 및 방열 구조체(550)와 중첩되는 제3 영역(530c)을 포함할 수 있다. 예를 들어, 메모리 스택(530)의 제1 영역(530a)은 주변 회로 영역이고, 메모리 스택(530)의 제2 및 제3 영역(530b 및 530c)은 셀 영역일 수 있다. 예를 들어, 메모리 스택(530)의 제2 영역(530b)은 더미 셀들을 포함하고, 메모리 스택(530)의 제3 영역(530c)은 워킹 셀들을 포함할 수 있다. 이와 같이, 방열 구조체(550)와 일부만 중첩하는 메모리 스택(530)의 제2 영역(530b)의 셀들을 더미 셀들로 지정함으로써, 발열로 인한 데이터 손실을 방지하여 패키지의 신뢰성을 향상시킬 수 있다.
브리지 다이(570)는 메모리 스택(530)에 근접하도록 배치될 수 있다. 브리지 다이(570)는 상부 재배선층(590)과 하부 재배선층(520)을 전기적으로 연결하기 위한 관통 실리콘 비아(TSV)(575)를 포함할 수 있다.
몰딩막(535)은 메모리 스택(530)의 측면과 브리지 다이(570)의 측면을 감싸고 메모리 스택(530)의 상면과 하면 및 브리지 다이(570)의 상면과 하면은 노출시키도록 형성될 수 있다.
도 12에 도시한 바와 같이, 메모리 스택 유닛들(580)은 평면상에서 X축 방향 및 Y축 방향으로 일정 간격을 갖도록 이격 배치될 수 있다. 이에 따라, X축 방향으로 이격 배치된 메모리 스택 유닛들(580) 사이에는 몰딩막 없는 빈 공간일 수 있다.
메모리 스택(530)의 상부 및 하부에는 각각 상부 재배선층(590) 및 하부 재배선층(520)이 배치될 수 있고, 프로세서 칩(540) 및 방열 구조체(550)는 상부 재배선층(590) 상에 배치될 수 있다.
도 15는 본 발명의 실시 예에 따른 반도체 패키지(600)를 나타낸 평면도이고, 도 16은 도 15의 Ⅵ-Ⅵ′선 방향으로 자른 단면도이다. 도 15 및 도 16을 참조하여 본 실시 예에 따른 반도체 패키지(600)를 설명함에 있어서, 도 2의 반도체 패키지(100A)와 동일한 구성에 대한 설명은 생략한다.
도 15 및 도 16을 참조하면, 본 실시 예에 따른 반도체 패키지(600)는 패키지 기판(610), 하부 재배선층(620), 복수의 메모리 스택 유닛들(680), 프로세서 칩(640), 방열 구조체(650) 및 상부 재배선층(690)을 포함할 수 있다. 복수의 메모리 스택 유닛들(680)은 각각 메모리 스택(620), 브리지 다이(670) 및 몰딩막(635)를 포함할 수 있다. 메모리 스택(630)은 수직으로 적층된 복수의 메모리 칩들(631)을 포함할 수 있다. 메모리 스택(630)은 메모리 칩들(631) 간의 전기적 연결 및 상부 재배선층(690), 메모리 스택(630) 및 하부 재배선층(620) 간의 전기적 연결을 위한 관통 실리콘 비아(TSV)(633)를 포함할 수 있다.
본 실시 예에 따른 메모리 스택(630)의 관통 실리콘 비아(633)는 메모리 스택(530)의 중심부에 형성될 수 있다. 이와 같이, 관통 실리콘 비아(633)가 메모리 스택(530)의 중심부에 형성됨에 따라, 관통 실리콘 비아(633)로부터 가장 멀리 떨어진 셀 영역까지의 길이 예컨대, 신호 경로 길이가 감소하여 빠른 신호 전송이 가능하다. 또한, 신호 경로 길이가 감소함에 따라 신호 전송을 위해 소모되는 전력량을 줄일 수 있다.
도 17은 본 발명의 실시 예에 따른 반도체 패키지(700)를 나타낸 평면도이고, 도 18은 도 17의 Ⅶ-Ⅶ′선 방향으로 자른 단면도이다. 도 17 및 도 18을 참조하여 본 실시 예에 따른 반도체 패키지(700)를 설명함에 있어서, 도 2의 반도체 패키지(100A)와 동일한 구성에 대한 설명은 생략한다.
도 17 및 도 18을 참조하면, 본 실시 예에 따른 반도체 패키지(700)는 패키지 기판(710), 재배선층(720), 복수의 메모리 스택들(730), 몰딩막(735), 프로세서 칩(740) 및 방열 구조체(750)를 포함할 수 있다.
본 실시 예에 따른 반도체 패키지(700)의 방열 구조체(750)는 패키지 기판(710) 상에 재배선층(720), 메모리 스택들(730), 몰딩막(735) 및 프로세서 칩(740)를 덮도록 배치될 수 있다. 예를 들어, 방열 구조체(750)는 패키지 기판(710)의 상면에 평행하고 플레이트 형상을 갖는 제1 부분(751), 프로세서 칩(740)에 대응하는 크기의 중공부를 갖는 제2 부분(753) 및 재배선층(720)에 대응하는 크기의 중공부를 갖는 제3 부분(755)을 포함할 수 있다. 즉, 방열 구조체(750)는 외부를 향하는 외측 면과 외측 면의 반대편인 내측 면을 포함하고, 방열 구조체(750)의 내측 면은 계단 형상을 가질 수 있다. 또한, 방열 구조체(750)의 제1 부분(751), 제2 부분(753) 및 제3 부분(755)은 일체형일 수 있다.
방열 구조체(750)는, 제1 부분(751)의 하면이 프로세서 칩(740)의 상면에 접하고, 제2 부분(753)의 하면이 메모리 스택들(730)의 상면에 접하고, 제3 부분(755)의 내부 측면이 재배선층(720)의 외부 측면과 몰딩막(735)의 외부 측면에 접하도록 패키지 기판(710) 상에 배치될 수 있다. 방열 구조체(750)는 금속 물질 예컨대, 구리(Cu), 니켈(Ni) 등을 포함할 수 있으나, 방열 구조체(750)의 물질이 이에 한정되는 것은 아니다.
도 18에 도시하지는 않았으나, 방열 구조체(750)의 제1 부분(751)의 상면 상에는 히트 싱크(heat sink)(도시하지 않음)가 배치될 수 있다.
도 19는 본 발명의 실시 예에 따른 반도체 패키지(800)를 나타낸 평면도이고, 도 20은 도 19의 Ⅷ-Ⅷ′선 방향으로 자른 단면도이다. 도 19 및 도 20을 참조하여 본 실시 예에 따른 반도체 패키지(800)를 설명함에 있어서, 도 2의 반도체 패키지(100A)와 동일한 구성에 대한 설명은 생략한다.
도 19 및 도 20을 참조하면, 본 실시 예에 따른 반도체 패키지(800)는 패키지 기판(810), 재배선층(820), 복수의 메모리 스택들(830), 몰딩막(835), 프로세서 칩(840) 및 방열 구조체(850)를 포함할 수 있다.
본 실시 예에 따른 반도체 패키지(800)의 방열 구조체(850)는 패키지 기판(810) 상에 재배선층(820), 메모리 스택들(830) 및 몰딩막(835)을 덮도록 배치될 수 있다. 예를 들어, 방열 구조체(850)는 프로세서 칩(840)에 대응하는 크기의 중공부를 갖는 제1 부분(851) 및 재배선층(820)에 대응하는 크기의 중공부를 갖는 제2 부분(853)을 포함할 수 있다. 방열 구조체(850)의 제1 부분(851)과 제2 부분(853)은 일체형일 수 있다.
방열 구조체(850)는, 제1 부분(851)이 프로세서 칩(840)의 측면과 메모리 스택들(830)의 상면에 접하고, 제2 부분(853)의 내부 측면이 재배선층(820)의 외부 측면과 몰딩막(835)의 외부 측면에 접하도록 패키지 기판(810) 상에 배치될 수 있다. 이에 따라, 프로세서 칩(840)의 상면은 외부로 노출될 수 있다. 방열 구조체(850)는 금속 물질 예컨대, 구리(Cu), 니켈(Ni) 등을 포함할 수 있으나, 방열 구조체(850)의 물질이 이에 한정되는 것은 아니다.
도 20에 도시하지는 않았으나, 방열 구조체(850)의 제1 부분(851)의 상면과 프로세서 칩(840)의 상면 상에는 히트 싱크(heat sink)(도시하지 않음)가 배치될 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500, 600, 700, 800: 반도체 패키지
110, 210, 310, 410, 510, 610, 710, 810: 패키지 기판
120, 220, 320, 420, 520, 620, 720, 820: 재배선층
130, 230, 330, 430, 530, 630, 730, 830: 메모리 스택
135, 235, 335, 435, 535, 635, 735, 835: 몰딩막
140, 240, 340, 440, 540, 640, 740, 840: 프로세서 칩
150, 250, 350, 450, 550, 650, 750, 850: 방열 구조체

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상에 일정 간격을 갖도록 이격 배치된 복수의 메모리 스택들;
    각 메모리 스택과 부분적으로 중첩하도록 상기 복수의 메모리 스택들 상에 배치된 하나 또는 그 이상의 프로세서 칩들; 및
    상기 복수의 메모리 스택들 각각의 노출된 상면 상에 배치된 방열 구조체
    를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 복수의 메모리 스택들과 상기 프로세서 칩은 하이브리드 본딩 또는 범프 본딩을 통해 전기적으로 연결되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 각 메모리 스택은,
    상기 패키지 기판에 수직하는 방향으로 적층된 복수의 메모리 칩들; 및
    상기 복수의 메모리 칩들과 상기 프로세서 칩 간의 전기적 연결을 위해 상기 복수의 메모리 칩들 각각을 관통하도록 형성된 관통 실리콘 비아(Through silicon via, TSV)
    를 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 관통 실리콘 비아(TSV)는 상기 각 메모리 스택의 에지부에 형성된 반도체 패키지.
  5. 제3항에 있어서,
    상기 관통 실리콘 비아(TSV)는 상기 각 메모리 스택의 중심부에 형성된 반도체 패키지.
  6. 제1항에 있어서,
    상기 복수의 메모리 스택들의 상면들 및 하면들은 노출시키고 측면들은 감싸도록 형성된 몰딩막을 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 프로세서 칩과 상기 패키지 기판 간의 전기적 연결을 위해 상기 몰딩막을 관통하도록 형성된 관통 몰딩 비아(Through molding via, TMV)들을 더 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 프로세서 칩의 하면 상에 배치된 반도체 칩을 더 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 복수의 메모리 스택들에 근접하도록 상기 패키지 기판 상에 배치된 복수의 브리지 다이들을 더 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 프로세서 칩과 상기 패키지 기판 간의 전기적 연결을 위해 상기 브리지 기판을 관통하도록 형성된 관통 실리콘 비아(Through silicon via, TSV)들을 더 포함하는 반도체 패키지.
  11. 제9항에 있어서,
    상기 복수의 메모리 스택들은 각각 상기 복수의 브리지 다이들 중 대응하는 브리지 다이와 몰딩되는 반도체 패키지.
  12. 제1항에 있어서,
    상기 복수의 메모리 스택들 각각은,
    상기 프로세서 칩과 수직으로 중첩하는 제1 영역, 상기 프로세서 칩의 일부 및 상기 방열 구조체의 일부와 수직으로 중첩하는 제2 영역 및 상기 방열 구조체와 수직으로 중첩하는 제3 영역을 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 복수의 메모리 스택들 각각의 상기 제1 영역은 주변 회로를 포함하고, 상기 제2 영역은 더미 셀들을 포함하고, 상기 제3 영역은 워킹 셀들을 포함하는 반도체 패키지.
  14. 제1항에 있어서,
    상기 각 메모리 스택은,
    상기 패키지 기판에 수직하는 방향으로 적층된 복수의 메모리 칩들;
    상기 복수의 메모리 칩들 중 최상부의 메모리 칩 상에 적층된 컨트롤러 칩; 및
    상기 복수의 메모리 칩들과 상기 프로세서 칩 간의 전기적 연결을 위해 상기 복수의 메모리 칩들 및 상기 컨트롤러 칩 각각을 관통하도록 형성된 관통 실리콘 비아(Through silicon via, TSV)
    를 포함하는 반도체 패키지.
  15. 제1항에 있어서,
    상기 패키지 기판과 상기 복수의 메모리 스택들 사이에 배치된 하부 재배선층을 더 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 복수의 메모리 스택들과 상기 프로세서 칩 사이에 배치된 상부 재배선층을 더 포함하는 반도체 패키지.
  17. 제1항에 있어서,
    상기 패키지 기판 상에 상기 복수의 메모리 스택들, 상기 프로세서 칩들 및 상기 방열 구조체를 덮도록 배치된 리드를 더 포함하는 반도체 패키지.
  18. 제1항에 있어서,
    상기 방열 구조체는 상기 프로세서 칩들의 측면과 상면 및 상기 복수의 메모리 스택들의 측면들을 덮도록 연장되는 반도체 패키지.
  19. 제1항에 있어서,
    상기 방열 구조체는 상기 프로세서 칩들의 측면 및 상기 복수의 메모리 스택들의 측면들을 덮도록 연장되는 반도체 패키지.
  20. 제1항에 있어서,
    상기 프로세서 칩들이 복수 개인 경우,
    복수의 프로세서 칩들은 상기 패키지 기판에 수직하는 방향으로 적층되는 반도체 패키지.
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