CN107039407A - 堆叠半导体封装件及其制造方法 - Google Patents

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CN107039407A
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China
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chip
insulating barrier
semiconductor chip
fan
redistribution line
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CN201610894379.4A
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李仁荣
郑显秀
赵泰济
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

公开了堆叠半导体封装件及其制造方法。提供第一半导体芯片和包围第一半导体芯片侧部的第一绝缘层；提供第二半导体芯片和包围第二半导体芯片侧部的第二绝缘层；在第一半导体芯片和第一绝缘层下方提供第三绝缘层，使得第一半导体芯片在第三绝缘层与第二半导体芯片之间，第三绝缘层形成封装衬底；在第三绝缘层上提供多个外部连接端子，使得第三绝缘层具有面对第一半导体芯片的第一表面和面对外部连接端子的第二表面；提供位于第三绝缘层的第一表面上并且沿着第三绝缘层的第一表面水平延伸的第一再分配线，其接触第一半导体芯片的第一导电焊盘；在第二半导体芯片的表面提供连接至第二导电焊盘的第二再分配线，其穿过第一绝缘层以接触第一再分配线。

Description

堆叠半导体封装件及其制造方法
相关申请的交叉引用
本申请要求于2015年10月21日在韩国知识产权局提交的韩国专利申请No.10-2015-0146664的优先权的利益，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及一种半导体封装件及其制造方法，并且更具体地说，涉及一种晶圆级半导体封装件及其制造方法。
背景技术
在半导体工业中，已发展了技术以增加在封装和安装小尺寸集成半导体芯片的过程中的可靠性。例如，对小型化的需求加速了尺寸接近于集成的半导体芯片的尺寸的小封装件的发展，并且对可靠安装技术的需求刺激了用于有效地封装半导体芯片和提高封装的半导体芯片的机械和电特征的封装技术的发展。在半导体封装技术中，用于在晶圆级别封装芯片的晶圆级半导体封装件在按照各种形式演变的同时发展。
发明内容
根据特定实施例，一种方法包括：提供封装衬底；在封装衬底的底表面上提供外部连接端子；在封装衬底的顶表面上提供第一半导体芯片，第一半导体芯片具有面对封装衬底的底表面和与该底表面相对的顶表面，并且具有位于底表面的第一导电焊盘；在第一半导体芯片上提供第二半导体芯片，第二半导体芯片具有面对第一半导体芯片的顶表面的底表面和与该底表面相对的顶表面，并且具有位于底表面上的第二导电焊盘；提供包围第一半导体芯片的外侧表面的绝缘层；提供从第一导电焊盘延伸至位于第一半导体芯片横向外部的区域的第一再分配线，第一再分配线布置在封装衬底的顶表面和第一半导体芯片的底表面上，第一再分配线水平地延伸；以及提供从第二导电焊盘延伸至位于第一半导体芯片横向外部的区域的第二再分配线，第二再分配线包括从第二导电焊盘延伸至位于第一半导体芯片横向外部的区域的第一部分和在第一部分与第一再分配线之间延伸的第二部分，第二部分在第一部分与第一再分配线之间水平地和竖直地延伸。
在一些实施例中，一种方法包括：提供第一半导体芯片和包围第一半导体芯片的侧部的第一绝缘层；提供第二半导体芯片和包围第二半导体芯片的侧部的第二绝缘层；在第一半导体芯片和第一绝缘层下方提供第三绝缘层，使得第一半导体芯片在第三绝缘层与第二半导体芯片之间，第三绝缘层形成封装衬底；在第三绝缘层上提供多个外部连接端子，使得第三绝缘层具有面对第一半导体芯片的第一表面和面对外部连接端子的第二表面；提供位于第三绝缘层的第一表面上并且沿着第三绝缘层的第一表面水平地延伸的第一再分配线，第一再分配线接触第一半导体芯片的第一导电焊盘；以及在第二半导体芯片的表面提供连接至第二导电焊盘的第二再分配线，第二再分配线穿过第一绝缘层以接触第一再分配线。
在一些实施例中，一种方法包括：提供被第二绝缘层包围的第二半导体芯片；在第二绝缘层上形成第一绝缘结构，第一绝缘结构从第二绝缘层的表面突出；在第一绝缘结构、第二绝缘层和第二半导体芯片上保形地形成第二再分配层，第二再分配层接触第二半导体芯片上的导电焊盘；在第二半导体芯片上安装第一半导体芯片；形成第一绝缘层以填充第一绝缘结构与第一半导体芯片之间的空间；以及在第一半导体芯片、第一绝缘层和第一绝缘结构上形成第一再分配层，以接触第二再分配层。
在一些实施例中，一种堆叠的半导体封装件包括：基础封装件，其包括扇入区和包围扇入区的扇出区，扇入区包括第一芯片，并且扇出区包括第一绝缘层；至少一个第二芯片，其位于扇入区中的第一芯片上；绝缘支承结构，其位于扇出区中的第一绝缘层上，绝缘支承结构与第一芯片和第二芯片间隔开；第二绝缘层，其保护第一芯片和第二芯片；再分配层，其位于绝缘支承结构的一个表面上，再分配层将第一芯片电连接至第二芯片；以及扇入区和扇出区中的多个外部连接端子，外部连接端子电连接至再分配层。
一种堆叠扇出型晶圆级半导体封装件包括：基础封装件，其包括扇入区中的第一芯片和包围扇入区的扇出区中的第一绝缘层；支承构件，其位于扇出区中的第一绝缘层上；第一再分配层，其从第一芯片的上侧延伸至支承构件的上侧；至少一个第二芯片，其位于第一芯片上；第二绝缘层，其包围第二芯片和支承构件，第二绝缘层暴露出第二芯片的表面和第一再分配层的上表面的一部分；第二再分配层，其从第二芯片的上侧延伸至第一再分配层的上表面的暴露的部分；第三绝缘层，其位于第二芯片、第二再分配层、支承构件和第二绝缘层上；以及多个外部连接端子，其位于扇入区和扇出区中的第三绝缘层上，外部连接端子电连接至第二再分配层。
在一些实施例中，一种堆叠扇出型晶圆级半导体封装件包括：基础封装件，其包括扇入区中的第一芯片和包围扇入区的扇出区中的第一绝缘层，第一芯片包括第一芯片的上侧上的第一芯片焊盘；支承构件，其位于扇出区中的第一绝缘层上，第一绝缘层包围第一芯片并且与第一芯片间隔开；第一再分配层，其从第一芯片的第一芯片焊盘的上侧延伸至支承构件的上侧；第二芯片，其位于第一芯片上，第二芯片包括第二芯片的上侧上的第二芯片焊盘；第二绝缘层，其包围第二芯片和支承构件，第二绝缘层暴露出第二芯片的表面和第一再分配层的上表面；第二再分配层，其将第二芯片的第二芯片焊盘电连接至第一再分配层的暴露的上表面；第三绝缘层，其位于第二芯片、第二再分配层、支承构件和第二绝缘层上；以及多个外部连接端子，其位于扇入区和扇出区中的第三绝缘层上，外部连接端子电连接至第二再分配层。
附图说明
将从以下结合附图的详细描述中更加清楚地理解本发明构思的实施例，附图中：
图1A和图1B是根据示例性实施例的堆叠扇出型晶圆级半导体封装件的主要部分的平面图；
图2A和图2B是根据示例性实施例的沿着图1A和图1B的线II-II'截取的图1A和图1B的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图；
图3是根据示例性实施例的用于与图2A和图2B的实施例比较的比较实施例的剖视图；
图4是根据示例性实施例的堆叠扇出型晶圆级半导体封装件的主要部分的平面图；
图5A和图5B是根据示例性实施例的沿着图4的线V-V'截取的图4的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图；
图6是根据示例性实施例的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图；
图7是根据示例性实施例的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图；
图8A和图8B是根据示例性实施例的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图；
图9是根据示例性实施例的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图；
图10是根据示例性实施例的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图；
图11至图21是用于解释根据示例性实施例的制造堆叠扇出型晶圆级半导体封装件的方法的示图；
图22和图23示出了用于解释根据示例性实施例的制造堆叠扇出型晶圆级半导体封装件的方法的流程图；
图24是包括根据示例性实施例的堆叠扇出型晶圆级半导体封装件的半导体模块的示意性平面图；
图25是包括根据示例性实施例的堆叠扇出型晶圆级半导体封装件的卡的示意图；
图26是包括根据示例性实施例的堆叠扇出型晶圆级半导体封装件的电子电路板的示意性框图；
图27是包括根据示例性实施例的堆叠扇出型晶圆级半导体封装件的电子系统的示意性框图；
图28是包括根据示例性实施例的堆叠扇出型晶圆级半导体封装件的电子系统的示意图；以及
图29是包括根据示例性实施例的堆叠扇出型晶圆级半导体封装件的电子装置的示意性透视图。
具体实施方式
现在将在下文中参照其中示出了各个实施例的附图更完全地描述本公开。
图1A和图1B是根据示例性实施例的堆叠扇出型晶圆级半导体封装件的主要部分的平面图，并且图2A和图2B是沿着图1A和图1B的线II-II'截取的图1A和图1B的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图。
具体地说，图1A是堆叠扇出型晶圆级半导体封装件100-1的平面图，其中为了方便起见未示出图1B的外部连接端子120，并且图1B是堆叠扇出型晶圆级半导体封装件100-1的平面图，其中仅示出了所述外部连接端子。
图2A是沿着图1A和图1B的线II-II'截取的示为包括图1B的外部连接端子120的主要部分的剖视图，并且图2B是沿着图1A和图1B的线II-II'截取的示为用于详细描述第一再分配层108的主要部分的剖视图。
堆叠扇出型晶圆级半导体封装件100-1可包括基础封装件BP，基础封装件BP包括：扇入区FI，其包括第一芯片102；以及包围扇入区FI的扇出区FO中的第一绝缘层105。第一芯片102排列在基础封装件BP的扇入区FI中。在一个实施例中，第一芯片102可为逻辑芯片(或者控制芯片)。第一绝缘层105形成在基础封装件BP的扇出区FO中。第一绝缘层105可为模制第一芯片102的模制层。例如，模制层可由诸如树脂的聚合物层形成。例如，模制层可由环氧树脂模塑料(EMC)形成。第一芯片102可包括多个第一芯片焊盘104。
本文所述的装置的各个焊盘可为连接至装置的内部布线的导电端子，并且可在装置的内部布线和/或内部电路与外部源之间发送信号和/或供应电压。例如，半导体芯片的芯片焊盘可电连接至与半导体芯片连接的装置，以及在半导体芯片的集成电路与连接至半导体芯片的装置之间发送供应电压和/或信号。各个焊盘可设置在装置的外部表面上或附近，并且可通常具有平坦表面区域(通常大于与它们连接的内部布线的对应表面区域)，以促进与诸如凸块或焊料球和/或外部布线的其它端子的连接。
如本文所用，半导体封装件可指具有堆叠在封装衬底上的一个或多个芯片的半导体装置。半导体封装件还可指多个堆叠的封装件，诸如叠层封装装置。术语“半导体装置”可通常用于指这些封装件(单个封装件或者叠层封装装置)之一，并且还可用于指诸如单个半导体芯片的装置，例如其形成在来自晶圆的裸片上。
在图1A、图2A和图2B中，第一芯片焊盘104可为在第一芯片102的边缘附近的部分中的边缘焊盘。第二芯片112排列在扇入区FI中的第一芯片102上。
在该示例性实施例中，第二芯片112堆叠在扇入区FI中的第一芯片102上并且通过粘合剂层110附着于扇入区FI中的第一芯片102。例如，第二芯片112可为存储器芯片。粘合剂层110可由非导电膜(NCF)、各向异性导电膜(ACF)、UV膜、瞬时粘合剂、热固性粘合剂、激光可固化粘合剂、超声波可固化粘合剂、非导电膏(NCP)等形成。
在图1A、图2A和图2B中，虽然由于第二芯片112排列在第一芯片102中，第二芯片112示为比第一芯片102具有更小的尺寸，但是第二芯片112可比第一芯片102具有更大的尺寸。例如，在一些实施例中，第二芯片112也可占据扇入区FI周围的扇出区FO。虽然图1A中未示出，但是在一些实施例中，下面更加详细地描述的再分配线116具有扇形形状，其中再分配线在同与它们连接的第一芯片和/或第二芯片竖直地重叠的位置更紧密地靠在一起，并且随着再分配线延伸至第一芯片和/或第二芯片外部的不与第一芯片和/或第二芯片重叠的区域中它们彼此越来越分开。可将与一个或多个芯片重叠的区域描述为扇入区，并且可将芯片中的一个或全部外部的区域描述为扇出区。
在图1A的示例性实施例中，虽然第二芯片112示为排列在第一芯片102中，但是在替代性实施例中，第二芯片112可具有矩形形状，因此就第二芯片112的宽度或长度方向而言第二芯片112可排列为超出第一芯片102。
如图1A、图2A和图2B所示，第二芯片112的类型可与第一芯片102的类型不同。例如，第一芯片102可为逻辑芯片(或者控制芯片)，并且第二芯片112可为存储器芯片。在一些实施例中，第二芯片112的类型可与第一芯片102的类型相同。第二芯片112可包括多个第二芯片焊盘114。在图1A、图2A和图2B中，第二芯片焊盘114可为在第二芯片112的边缘附近的部分中的边缘焊盘。
支承构件106排列在扇出区FO中，同时与第一芯片102和第二芯片112分开。支承构件106形成在扇出区FO中的第一绝缘层105上。支承构件106可为形成在第一绝缘层105上并且连续地包围第一芯片102和第二芯片112的坝构件。
在一个实施例中，支承构件106由非导电材料形成。例如，支承构件106可包括聚合物层。在一些实施例中，如图2A所示，支承构件106的最上面的表面可在竖直方向上与第二芯片112的最上面的表面位于同一水平。在一些实施例中，如图2B所示，支承构件106的最上面的表面可在竖直方向上比第二芯片112的最上面的表面位于更高的水平。如图2A和图2B所示，支承构件106可具有半椭圆形截面，但是不限于此。支承构件106可具有任何期望的几何构造。在一些实施例中，例如，支承构件106可具有四边形(例如，矩形或方形)截面或者另一类型的有角度的截面。
在一些实施例中，第一再分配层108从第一芯片102的上侧延伸至支承构件106的上侧。例如，第一再分配层108可包括铝、铜等。如图2B所示，第一再分配层108可包括：第一子再分配层108a，其位于第一芯片焊盘104、第一芯片102和第一绝缘层105上；第二子再分配层108b，其位于支承构件106的一个侧表面上；以及第三子再分配层108c，其位于支承构件106的上表面上。第一再分配层108可通常被称作第一线或者再分配线。第一再分配层108可具有线形形状，其沿着第一芯片102和第一绝缘层105的表面可为平坦的并且随后可弯曲远离第一绝缘层105以保形地跟随支承构件106的形状，从而形成在竖直方向上弯曲的整体弯曲形状。
堆叠扇出型晶圆级半导体封装件100-1可包括保护第一芯片102和第二芯片112的第二绝缘层115。第二绝缘层115至少在第二芯片112和支承构件106的侧表面周围包围它们。第二绝缘层115可为包围第二芯片112和支承构件106的涂层。例如，第二绝缘层115可由氧化物层、氮化物层、聚合物层或它们的组合而形成。与支承构件106组合的第二绝缘层115可一起被称作绝缘层，如在一些实施例中，它们二者均由绝缘材料形成。
如图2B所示，第二绝缘层115形成在第二芯片112和支承构件106周围，以使得第二芯片112的表面和第一再分配层108的上表面的一部分(例如，第三子再分配层108c)相对于第二绝缘层115被暴露出来。如图2B所示，第二绝缘层115包围第二芯片112和支承构件106，同时暴露出第二芯片112的表面和第一再分配层108的上表面的所述部分(例如，第三子再分配层108c)。
第二再分配层116从第二芯片112的上侧延伸至被暴露的第一再分配层108的上侧。第二再分配层116形成在第二芯片焊盘114、第二芯片112、第二绝缘层115和暴露的第一再分配层108的表面上。还可被称作第二线或再分配线的第二再分配层116将第二芯片112的第二芯片焊盘114电连接至暴露的第一再分配层108。第二再分配层116可因此接触第二芯片焊盘114和第一再分配层108的一部分(例如，第三子再分配层108c)二者。例如，第二再分配层116可包括铝、铜等。堆叠扇出型晶圆级半导体封装件100-1允许第一芯片102和第二芯片112通过包括第一再分配层108和第二再分配层116的再分配层彼此电连接。
如图2A所示，堆叠扇出型晶圆级半导体封装件100-1包括形成在第二芯片112、第二再分配层116、支承构件106和第二绝缘层115上的第三绝缘层118。第三绝缘层118可由氧化物层、氮化物层、聚合物层或它们的组合而形成。第三绝缘层118可形成半导体封装件100-1的底层或基础层。
如图2A所示，通过第三绝缘层118中的内部布线层119电连接至再分配层108、116的外部连接端子120形成在扇入区FI和扇出区FO中的第三绝缘层118上。例如，外部连接端子120可由铜(Cu)、铝(Al)、金(Au)、焊料等形成。如果由焊料形成，则外部连接端子120可被称作焊料球或焊料凸块。
外部连接端子120可通过内部布线层119和第二再分配层116电连接至第一再分配层108。外部连接端子120可包括扇入区FI中的第一外部连接端子120a和扇出区FO中的第二外部连接端子120b。
这样，堆叠扇出型晶圆级半导体封装件100-1包括外部连接端子120，其甚至形成在尺寸(面积)大于芯片102、112的尺寸(面积)的扇出区FO中，从而实现了有利于高性能和高速信号处理的半导体封装件。应该注意，虽然本文的某些解释仅相对于一个元件(例如，外部连接端子120或者再分配线)描述了特征，从图中应该明显看出，在各个图中示出的各个实施例中包括了多个这种元件。
堆叠扇出型晶圆级半导体封装件100-1允许第一芯片102和第二芯片112通过支承构件106和再分配层108、116彼此电连接，从而实现薄厚度T1的半导体封装件。由于堆叠扇出型晶圆级半导体封装件100-1允许支承构件106的厚度T11设为对应于没有焊料连接器的第二芯片112的厚度，因此封装件的厚度T1可减小。
另外，堆叠扇出型晶圆级半导体封装件100-1允许第二芯片112直接可靠地堆叠在第一芯片102上(例如，通过粘合剂110直接堆叠)，从而表现出高制造产率和降低的制造成本。
图3是用于与图2A和图2B的实施例比较的比较实施例的剖视图。
具体地，根据比较实施例的图3的堆叠扇出型晶圆级半导体封装件200包括扇入区FI中的第一芯片201和位于第一芯片201的两侧的扇出区FO中的第一绝缘层205。
第一芯片焊盘203形成在第一芯片201的下表面上，并且电连接至第一再分配层209。第一再分配层209连接至第一绝缘层205内部的穿通过孔207。第一再分配层209连接至外部连接端子221。
在根据比较实施例的堆叠扇出型晶圆级半导体封装件200中，安装有第一芯片201和通过第一绝缘层205上的焊料连接器211连接至第一芯片201的第二芯片213。第二芯片213安装在扇入区FI的上侧上，并且第二绝缘层217在第二芯片213的两侧形成在扇出区FO的上侧上。
第二芯片焊盘215形成在第二芯片213的下表面上，并且连接至第二芯片213的下表面和第二绝缘层217的下表面上的第二再分配层219。第二再分配层219可通过焊料连接器211、穿通过孔207和第一再分配层209连接至第一芯片201。
下文中，将图2A和图2B的堆叠扇出型晶圆级半导体封装件100-1与根据比较实施例的图3的堆叠扇出型晶圆级半导体封装件200进行比较。
如上所述，由于图2A和图2B的堆叠扇出型晶圆级半导体封装件100-1不包括焊料连接器211，因此半导体封装件100-1的厚度T1可小于图3的堆叠扇出型晶圆级半导体封装件200的厚度T2。
由于图2A和图2B的堆叠扇出型晶圆级半导体封装件100-1允许第二芯片112不使用穿通过孔207直接堆叠在第一芯片102上(例如，通过粘合剂110直接堆叠)，因此与图3的堆叠扇出型晶圆级半导体封装件200相比，半导体封装件100-1可具有更高的制造产率和更低的制造成本。
图4是根据实施例的堆叠扇出型晶圆级半导体封装件的主要部分的平面图，并且图5A和图5B是沿着图4的线V-V'截取的图4的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图。
具体地说，图4是堆叠扇出型晶圆级半导体封装件100-2的示图，其中为了方便起见未示出外部连接端子120。图5A是沿着图4的V-V'线截取的示为包括外部连接端子120的堆叠扇出型晶圆级半导体封装件100-2的剖视图，图5B是沿着图4的线V-V'截取的示为用于详细描述第一再分配层108-1的堆叠扇出型晶圆级半导体封装件100-2的剖视图。
堆叠扇出型晶圆级半导体封装件100-2可与图1A、图1B、图2A和图2B的堆叠扇出型晶圆级半导体封装件100-1几乎相同，不同的是，第一芯片焊盘104a和第二芯片焊盘114a分别是第一芯片102和第二芯片112的中心部分中的中心焊盘。在参照图4、图5A和图5B的描述中，与图1A、图1B、图2A和图2B中的相同的标号指代相同组件，并且为了方便起见，将简单描述或者省略重复部分。
堆叠扇出型晶圆级半导体封装件100-2可包括基础封装件BP，该基础封装件BP包括：扇入区FI，其包括第一芯片102；以及包围扇入区FI的扇出区FO中的第一绝缘层105。
第一芯片102可包括多个第一芯片焊盘104a。在图5A和图5B中，第一芯片焊盘104a可为第一芯片102的中心部分中的中心焊盘。第二芯片112堆叠在扇入区FI中的第一芯片102上，并且通过粘合剂层110附着至扇入区FI中的第一芯片102。第二芯片112可包括多个第二芯片焊盘114a。在图4、图5A和图5B中，第二芯片焊盘114a可为第二芯片112的中心部分中的中心焊盘。
支承构件106排列在扇出区FO中，同时与第一芯片102和第二芯片112分开。第一再分配层108-1从第一芯片102的上侧延伸至支承构件106的上侧。如图5B所示，第一再分配层108-1可包括：第一子再分配层108a-1,其位于第一芯片焊盘104a、第一芯片102和第一绝缘层105上；第二子再分配层108b，其位于支承构件106的一个侧表面上；以及第三子再分配层108c，其位于支承构件106的上表面上。
堆叠扇出型晶圆级半导体封装件100-2可包括保护第一芯片102和第二芯片112的第二绝缘层115。如图5B所示，第二绝缘层115形成在第二芯片112和支承构件106周围，以暴露出第二芯片112的表面和第一再分配层108(即，第三子再分配层108c)的上(最上)表面。
第二再分配层116a从第二芯片112的上侧延伸至暴露的第一再分配层108-1的上侧。第二再分配层116a将第二芯片112的第二芯片焊盘114a电连接至暴露的第一再分配层108-1。堆叠扇出型晶圆级半导体封装件100-2允许第一芯片102和第二芯片112通过包括第一再分配层108-1和第二再分配层116a的再分配层彼此电连接。
如图5A所示，堆叠扇出型晶圆级半导体封装件100-2包括形成在第二芯片112、第二再分配层116a、支承构件106和第二绝缘层115上的第三绝缘层118。如图4和图5A所示，通过内部布线层119电连接至再分配层108-1、116a的外部连接端子120形成在扇入区FI和扇出区FO中的第三绝缘层118上。外部连接端子120可包括扇入区FI中的第一外部连接端子120a和扇出区FO中的第二外部连接端子120b。
这样，即使包括分别为第一芯片102和第二芯片112的中心部分中的中心焊盘的第一芯片焊盘104a和第二芯片焊盘114a，堆叠扇出型晶圆级半导体封装件100-2也可提供与堆叠扇出型晶圆级半导体封装件100-1相同的效果。
图6是根据实施例的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图。
具体地，堆叠扇出型晶圆级半导体封装件100-3可与图2A和图2B的堆叠扇出型晶圆级半导体封装件100-1几乎相同，不同的是，支承构件106a具有矩形截面。在参照图6的描述中，与图2A和图2B中的相同的标号指代相同组件，并且为了方便起见将简单描述或者省略重复的部分。
堆叠扇出型晶圆级半导体封装件100-3可包括基础封装件BP，所述基础封装件BP包括：扇入区FI，其包括第一芯片102；以及包围扇入区FI的扇出区FO中的第一绝缘层105。
第一芯片102可包括所述多个第一芯片焊盘104。第二芯片112堆叠在扇入区FI中的第一芯片102上并且通过粘合剂层110附着至扇入区FI中的第一芯片102。支承构件106a排列在扇出区FO中同时与第一芯片102和第二芯片112分开。支承构件106a可为具有矩形截面的支承构件。
第一再分配层108-2从第一芯片102的上侧延伸至支承构件106a的上侧。第一再分配层108-2可包括：第一子再分配层108a，其位于第一芯片焊盘104、第一芯片102和第一绝缘层105上；第二子再分配层108b，其位于支承构件106a的一个侧表面上；以及第三子再分配层108c，其位于支承构件106a的上表面上。
堆叠扇出型晶圆级半导体封装件100-3可包括保护第一芯片102和第二芯片112的第二绝缘层115。第二再分配层116从第二芯片112的上侧延伸至暴露的第一再分配层108-2的上侧。第一芯片102和第二芯片112通过包括第一再分配层108-2和第二再分配层116的再分配层彼此电连接。
堆叠扇出型晶圆级半导体封装件100-3包括形成在第二芯片112、第二再分配层116、支承构件106a和第二绝缘层115上的第三绝缘层118。通过内部布线层119电连接至再分配层108-2、116的外部连接端子120形成在扇入区FI和扇出区FO中的第三绝缘层118上。外部连接端子120可包括扇入区FI中的第一外部连接端子120a和扇出区FO中的第二外部连接端子120b。
这样，即使包括具有矩形截面的支承构件106a，堆叠扇出型晶圆级半导体封装件100-3也可提供与堆叠扇出型晶圆级半导体封装件100-1相同的效果。
图7是根据示例性实施例的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图。
具体地说，堆叠扇出型晶圆级半导体封装件100-4可与图2A和图2B的堆叠扇出型晶圆级半导体封装件100-1几乎相同，不同的是，支承构件106b具有梯形截面。在参照图7的描述中，与图2A和图2B中的相同标号指代相同组件，并且为了方便起见将简单描述或者省略重复的部分。
堆叠扇出型晶圆级半导体封装件100-4可包括基础封装件BP，该基础封装件BP包括：扇入区FI，其包括第一芯片102；以及包围扇入区FI的扇出区FO中的第一绝缘层105。
第一芯片102可包括所述多个第一芯片焊盘104。第二芯片112堆叠在扇入区FI中的第一芯片102上，并且通过粘合剂层110附着至扇入区FI中的第一芯片102。支承构件106b排列在扇出区FO中，同时与第一芯片102和第二芯片112分开。支承构件106b可为具有梯形截面的支承构件。
第一再分配层108-3从第一芯片102的上侧延伸至支承构件106b的上侧。第一再分配层108-3可包括：第一子再分配层108a，其位于第一芯片焊盘104、第一芯片102和第一绝缘层105上；第二子再分配层108b，其位于支承构件106b的一个侧表面上；以及第三子再分配层108c，其位于支承构件106b的上表面上。
堆叠扇出型晶圆级半导体封装件100-4可包括保护第一芯片102和第二芯片112的第二绝缘层115。第二再分配层116从第二芯片112的上侧延伸至暴露的第一再分配层108-3的上侧。第一芯片102和第二芯片112通过包括第一再分配层108-3和第二再分配层116的再分配层彼此电连接。
堆叠扇出型晶圆级半导体封装件100-4包括形成在第二芯片112、第二再分配层116、支承构件106b和第二绝缘层115上的第三绝缘层118。通过内部布线层119电连接至再分配层108-3、116的外部连接端子120形成在扇入区FI和扇出区FO中的第三绝缘层118上。外部连接端子120可包括扇入区FI中的第一外部连接端子120a和扇出区FO中的第二外部连接端子120b。
这样，即使包括具有梯形截面的支承构件106b，堆叠扇出型晶圆级半导体封装件100-4也可提供与堆叠扇出型晶圆级半导体封装件100-1相同的效果。虽然图6和图7中的支承构件106a、106b示为具有矩形或梯形截面，但是根据本发明构思的堆叠扇出型晶圆级半导体封装件可包括具有四边形截面(例如，平行四边形截面、菱形截面、正方形截面等)的支承构件。
图8A和图8B是根据实施例的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图。
具体地，堆叠扇出型晶圆级半导体封装件100-5a、100-5b可与图2A和图2B的堆叠扇出型晶圆级半导体封装件100-1相同，不同的是，第一芯片102、102b的尺寸或类型与第二芯片112a的尺寸或类型不同。在图8A的堆叠扇出型晶圆级半导体封装件100-5a中，第二芯片112a的类型可与第一芯片102的类型相同，因此其尺寸与第一芯片102的尺寸相同。
在图8B的堆叠扇出型晶圆级半导体封装件100-5b中，第二芯片112a的类型可与第一芯片102b的类型不同，因此其尺寸与第一芯片102b的尺寸不同。另外，图8B的堆叠扇出型晶圆级半导体封装件100-5b的第二芯片112a可比第一芯片102b具有更大的尺寸，并且还可占据第一绝缘层105。在参照图8A和图8B的描述中，与图2A和图2B中的相同的标号指代相同组件，并且为了方便起见将简单描述或者省略重复的部分。
堆叠扇出型晶圆级半导体封装件100-5a、1005b可包括基础封装件BP，该基础封装件BP包括：扇入区FI，其包括第一芯片102或102b；以及包围扇入区FI的扇出区FO中的第一绝缘层105。第一芯片102或102b可为逻辑芯片(或者控制芯片)。第一芯片102或102b可包括所述多个第一芯片焊盘104。
第二芯片112a堆叠在扇入区FI中的第一芯片102或102b上，并且通过粘合剂层110附着至扇入区FI中的第一芯片102或102b。在图8B中，由于第一芯片102b的尺寸小于第二芯片112a的尺寸，因此第二芯片112a可占据扇出区FO。根据需要，第二芯片112a可具有小于第一芯片102b的尺寸的尺寸。
第二芯片112a的类型可与第一芯片102或102b的类型相同或者不同。第二芯片112a可为逻辑芯片(或者控制芯片)。第二芯片112a可具有与第一芯片102或102b的尺寸相同或不同的尺寸。第二芯片112a可包括第二芯片焊盘114。
支承构件106排列在扇出区FO中，同时与第一芯片102或102b和第二芯片112a分开。第一再分配层108从第一芯片102或102b的上侧延伸至支承构件106的上侧。
堆叠扇出型晶圆级半导体封装件100-5a、100-5b可包括保护第一芯片102或102b和第二芯片112a的第二绝缘层115。第二再分配层116从第二芯片112a的上侧延伸至第一再分配层108的上侧。第一芯片102或102b和第二芯片112a通过包括第一再分配层108和第二再分配层116的再分配层彼此电连接。
第三绝缘层118形成在第二芯片112a、第二再分配层116、支承构件106和第二绝缘层115上。通过内部布线层119电连接至再分配层108、116的外部连接端子120形成在扇入区FI和扇出区FO中的第三绝缘层118上。外部连接端子120可包括扇入区FI中的第一外部连接端子120a和扇出区FO中的第二外部连接端子120b。
这样，即使包括类型相同或不同的第一芯片102或102b和第二芯片112a，堆叠扇出型晶圆级半导体封装件100-5a、1005b也可提供与堆叠扇出型晶圆级半导体封装件100-1相同的效果。
图9是根据实施例的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图。
具体地，堆叠扇出型晶圆级半导体封装件100-6可与图2A和图2B的堆叠扇出型晶圆级半导体封装件100-1几乎相同，不同的是，第一绝缘层105a形成在第一芯片102的下侧上。在参照图9的描述中，与图2A和图2B中的相同的标号指代相同组件，并且为了方便起见将简单描述或者省略重复的部分。
堆叠扇出型晶圆级半导体封装件100-6可包括基础封装件BP，该基础封装件BP包括：扇入区FI，其包括第一芯片102；以及包围扇入区FI的扇出区FO中的第一绝缘层105a。另外，在基础封装件BP中，第一绝缘层105a还形成在扇入区FI中的第一芯片102的下侧上，从而保护第一芯片102。第一芯片102可包括所述多个第一芯片焊盘104。
第二芯片112堆叠在扇入区FI中的第一芯片102上并且通过粘合剂层110附着至扇入区FI中的第一芯片102。第二芯片112可包括第二芯片焊盘114。支承构件106排列在扇出区FO中同时与第一芯片102和第二芯片112分开。第一再分配层108从第一芯片102的上侧延伸至支承构件106的上侧。
堆叠扇出型晶圆级半导体封装件100-6可包括保护第一芯片102和第二芯片112的第二绝缘层115。第二再分配层116从第二芯片112的上侧延伸至第一再分配层108的上侧。第一芯片102和第二芯片112通过包括第一再分配层108和第二再分配层116的再分配层彼此电连接。
第三绝缘层118形成在第二芯片112、第二再分配层116、支承构件106和第二绝缘层115上。通过内部布线层119电连接至再分配层108、116的外部连接端子120形成在扇入区FI和扇出区FO中的第三绝缘层118上。外部连接端子120可包括扇入区FI中的第一外部连接端子120a和扇出区FO中的第二外部连接端子120b。
这样，即使进一步包括第一芯片102的下侧上的第一绝缘层105a，堆叠扇出型晶圆级半导体封装件100-6也可提供与堆叠扇出型晶圆级半导体封装件100-1相同的效果。
图10是根据实施例的堆叠扇出型晶圆级半导体封装件的主要部分的剖视图。
具体地，堆叠扇出型晶圆级半导体封装件100-7可与图2A和图2B的堆叠扇出型晶圆级半导体封装件100-1几乎相同，不同的是，在第二芯片112上还堆叠第三芯片112-1。在参照图10的描述中，与图2A和图2B中的相同的标号指代相同组件，并且为了方便起见将简单描述或者省略重复的部分。
堆叠扇出型晶圆级半导体封装件100-7可包括基础封装件BP，该基础封装件BP包括：扇入区FI，其包括第一芯片102；以及包围扇入区FI的扇出区FO中的第一绝缘层105a。第一芯片102可包括所述多个第一芯片焊盘104。
第二芯片112堆叠在扇入区FI中的第一芯片102上并且通过粘合剂层110附着至扇入区FI中的第一芯片102。第二芯片112可包括第二芯片焊盘114。支承构件106排列在扇出区FO中，同时与第一芯片102和第二芯片112分开。第一再分配层108从第一芯片102的上侧延伸至支承构件106的上侧。
堆叠扇出型晶圆级半导体封装件100-7可包括保护第一芯片102和第二芯片112的第二绝缘层115。第二再分配层116从第二芯片112的上侧延伸至第一再分配层108的上侧。第一芯片102和第二芯片112通过包括第一再分配层108和第二再分配层116的再分配层彼此电连接。
第三芯片112-1堆叠在扇入区FI中的第二芯片112上，并且通过粘合剂层110附着至扇入区FI中的第二芯片112。第三芯片112-1可包括第三芯片焊盘114-1。第二支承构件106-1排列在扇出区FO中，同时与第三芯片112-1分开。第二再分配层108-4从第一芯片102的上侧延伸至第二支承构件106-1的上侧。
堆叠扇出型晶圆级半导体封装件100-7可包括保护第二芯片112并且使第二芯片112与第三芯片112-1绝缘的第三绝缘层115-1。第三再分配层116-1从第三芯片112-1的上侧延伸至第二再分配层108-4的上侧。第一芯片102、第二芯片112和第三芯片112-1通过包括第一再分配层108、第二再分配层108-4和第三再分配层116-1的再分配层彼此电连接。在图10中，虽然第二芯片112和第三芯片112-1与第一芯片102不同，但是第二芯片112和第三芯片112-1可与第一芯片102相同。
第四绝缘层118-1形成在第三芯片112-1、第三再分配层116-1、第二支承构件106-1和第三绝缘层115-1上。通过内部布线层119电连接至再分配层108、108-4、116-1的外部连接端子120形成在扇入区FI和扇出区FO中的第四绝缘层118-1上。外部连接端子120可包括扇入区FI中的第一外部连接端子120a和扇出区FO中的第二外部连接端子120b。
这样，即使第二芯片112和第三芯片112-1按次序堆叠在第一芯片102上，堆叠扇出型晶圆级半导体封装件100-7也可提供与堆叠扇出型晶圆级半导体封装件100-1相同的效果。
图11至图21是用于解释根据实施例的制造半导体封装件的方法的图，并且图22和图23示出了用于解释图11至图21的制造半导体封装件的方法的流程图。
具体地，图11是用于解释在支承承载件上再排列第一芯片的图。图12至图19是用于解释制造堆叠扇出型晶圆级半导体封装件的方法的剖视图。图20和图21是用于解释制造堆叠扇出型晶圆级半导体封装件的方法的平面图。
图11至图21是用于解释制造图1A、图1B、图2A和图2B的堆叠扇出型晶圆级半导体封装件的方法的图。在参照图11至图21的描述中，与图1A、图1B、图2A和图2B中的相同的标号指代相同组件，并且为了方便起见将简单描述或者省略重复的部分。
通过晶圆制造工艺在例如硅晶圆的晶圆上制造图11和图12中的多个第一芯片102(图22中的操作410)。本领域技术人员已知通过晶圆制造工艺制造第一芯片102，因此为了方便起见本文将不描述。
参照图11、图12和图22，第一芯片102在晶圆级别在支承承载件302的粘合箔304上再排列(操作415)。支承承载件302可包括硅、锗、硅锗、砷化镓(GaAs)、玻璃、金属、塑料和陶瓷衬底。支承承载件302可具有晶圆形状，如图11所示。其中排列有第一芯片102的区域可为扇入区FI。扇入区FI周围的区域可为扇出区FO。在一些实施例中，第一芯片102排列在支承承载件302的粘合箔304中限定的扇入区FI中，并且扇入区FI周围的区域被限定为扇出区FO。
当在支承承载件302上的粘合箔304上再排列时，第一芯片102再排列，以使得第一芯片102的第一芯片焊盘104向下面对支承承载件302。因此，第一芯片焊盘104与支承承载件302上的粘合箔304接触，并且附着于粘合箔304。
参照图13、图14和图22，如图13所示，第一绝缘层105形成在围绕第一芯片102的扇出区FO中(操作420)，其中第一芯片102在晶圆级别在扇入区FI中再排列。因此，形成了包括在晶圆级别在扇入区FI中再排列的第一芯片102和形成在扇入区FI周围的扇出区FO中的第一绝缘层105的基础封装件BP。
可通过对支承承载件302上的粘合箔304上再排列的第一芯片102的模制，通过在第一芯片102周围形成模制层来获得第一绝缘层105。可通过以下步骤形成第一绝缘层105：形成模制层以覆盖在支承承载件302上的粘合箔304上再排列的第一芯片102；然后蚀刻模制层，以暴露出第一芯片102的表面。第一绝缘层105可由例如环氧树脂层的模制层形成。
如图14所示，第一芯片102和第一绝缘层105通过剥离粘合箔304与支承承载件302分离。因此，制备了包括第一芯片102和第一绝缘层105的基础封装件BP(操作425)。图14示出了由于基础封装件BP翻转导致的其中第一芯片焊盘104形成在第一芯片102的上表面上的状态。
参照图15和图20，支承构件106形成在扇出区FO中的第一绝缘层105上。这里，形成支承构件106，以使得第一芯片102的第一芯片焊盘104向上暴露。例如，支承构件106形成为坝构件，其形成在第一绝缘层105上以突出至第一绝缘层上方并且包围第一芯片102。支承构件106可为连续结构，并且可完全包围第一芯片102。然而，本文所述的各种封装件的实施不限于该实施例。
例如，可通过以下步骤形成支承构件106：在第一绝缘层105上形成聚合物层；接着通过对聚合物层的热处理使聚合物层流动。因此，支承构件106可包括聚合物层，并且可具有半椭圆形截面。
支承构件106可根据聚合物层的流动程度具有半椭圆形或四边形截面。支承构件106可由除聚合物层以外的非导电构件形成。支承构件106可形成为对应于随后堆叠的第二芯片112的高度。
第一再分配层108形成在第一芯片102和支承构件106上。第一再分配层108可形成在包括第一芯片焊盘104的第一芯片102的表面以及支承构件106的一个侧表面上。如上所述，第一再分配层108可包括在第一芯片焊盘104、第一芯片102和第一绝缘层105上的第一子再分配层108a、在支承构件106的一个侧表面上的第二子再分配层108b以及在支承构件106的表面上的第三子再分配层108c。如图15所示，多个再分配线108可形成为从第一芯片的表面(例如，顶表面)延伸至支承构件106的表面(例如，顶表面，诸如最顶上的表面)。例如，各个再分配线108可通过在第一芯片102、第一绝缘层105和支承构件106上图案化导电层的工艺形成。例如，所述工艺可包括镀覆工艺、光刻工艺或者蚀刻工艺。可使用电镀工艺来形成第一再分配层108。
参照图16、图17和图21，如图16和图21所示，通过使粘合剂层110介于第二芯片112与扇入区FI中的第一芯片102之间，第二芯片112分别堆叠在扇入区FI中的第一芯片102上。这里，第二芯片112可分别堆叠在第一芯片102上，以使得第二芯片112的第二芯片焊盘114向上取向。各个第一芯片焊盘104和再分配线108可彼此接触，并且彼此电附着和物理附着。
接着，如图17和图21所示，形成了第二绝缘层115，其在覆盖第二芯片112和支承构件106同时暴露出第一再分配层108的上表面。第二绝缘层115可保护第一芯片102和第二芯片112，并且可使第一芯片102与第二芯片112绝缘。第二绝缘层115可包围第二芯片112和支承构件106。第二绝缘层115可为包围第二芯片112和支承构件106的涂层。
如上所述，第二绝缘层115可由氧化物层、氮化物层、聚合物层或它们的组合而形成。可利用化学气相沉积(CVD)、旋转涂布、物理气相沉积(PVD)等形成第二绝缘层115。
第二绝缘层115形成在第二芯片112和支承构件106周围，使得第二芯片112的表面和第一再分配层108(例如，第三子再分配层108c)的上表面被暴露。在一个实施例中，第二绝缘层115包围第二芯片112和支承构件106，同时暴露出第二芯片112的表面和第一再分配层108(例如，第三子再分配层108c)的上表面。
参照图18，形成了将第二芯片112电连接至暴露的第一再分配层108的第二再分配层116。第二再分配层116形成在第二芯片焊盘114、第二芯片112、第二绝缘层115和暴露的第一再分配层108的表面上。
第二再分配层116可将第二芯片112的第二芯片焊盘114电连接至暴露的第一再分配层108。结果，第一芯片102可通过包括第一再分配层108和第二再分配层116的再分配层电连接至第二芯片112。
参照图19，第三绝缘层118形成在第二芯片112、第二再分配层116、支承构件106和第二绝缘层115上。接着，电连接至第二再分配层116的外部连接端子120形成在扇入区FI和扇出区FO中的第三绝缘层118上。
外部连接端子120形成在扇入区FI和扇出区FO中的第三绝缘层118上，并且通过内部布线层119电连接至再分配层108、116。外部连接端子120可通过内部布线层119和第二再分配层116电连接至第一再分配层108。外部连接端子120可包括形成在扇入区FI中的第一外部连接端子120a和形成在扇出区FO中的第二外部连接端子120b。
接着，通过沿着切割线124切割第一绝缘层105、第二绝缘层115和第三绝缘层118形成包括第一芯片102、第二芯片112和支承构件106的单位半导体封装件UP。单位半导体封装件UP可为上述堆叠扇出型晶圆级半导体封装件100-1。
作为示例，参照从图2A开始的上面的附图，尽管第一芯片102和第一绝缘层105在本文中可被描述为基础封装件BP，但是它们也可被描述为半导体封装件的半导体芯片和模制层。例如，当图2A所示的封装件100-1是单个封装件时，其可被从相对于图2A所示的颠倒的角度进行观看。在这个角度，芯片102可为封装件的上部芯片，还被描述为第二芯片，芯片112可为封装件的下部芯片，还被描述为第一芯片，绝缘层105可被称作模制层、上部模制层或者上部绝缘层105，绝缘层115可被称作下部模制层或者下部绝缘层115，并且绝缘层118可被描述为封装衬底或者封装件基础层118。另外，可由绝缘材料形成的支承构件106可被看作是下部模制层或者下部绝缘层的一部分。上部模制层105和下部模制层115/106可按照组合方式被称作模制层或者包封层。在一些实施例中，例如，如图9中所示，上模制层105a可在上芯片102的顶表面的上方延伸并覆盖该顶表面。
进一步沿着这些线，再分配层116可被描述为形成在封装衬底118上，并且通常可被描述为形成在封装衬底118上的布线或再分配线。再分配线116可形成在单个竖直水平并且水平地延伸。再分配层108通常可被描述为布线或再分配线。此外，再分配层108的部分108a可被称作再分配线的一部分(例如，第一部分)，或者简单地被称作再分配线(例如，形成在单个竖直水平并且水平地延伸)，而部分108b和108c可被称作再分配线的一部分(例如，第二部分)，或者被称作在第一竖直水平的第一再分配线(例如，108a，其可为用于第一芯片102的再分配线)与在第二竖直水平的第二再分配线(例如，116，其可为用于第二芯片112的再分配线)之间延伸的布线。因此，由部分108b和108c形成的布线可竖直地和水平地延伸，以使得其形成在一定范围的竖直水平上。
如可在图2A和各个其它附图中看出，半导体封装件设为可具有用于在封装件的底部连接至封装件的外部的外部连接端子(例如，120)。外部连接端子可设在封装衬底(例如，118，还被描述为封装件基础层)的底表面。封装衬底可包括其上的再分配线(例如，116)，并且可包括穿过衬底并且将外部连接端子电连接至形成在上衬底的再分配线(例如，116)的布线(例如，119)。再分配线可在第一芯片(例如，112)的底表面连接至导电焊盘(例如，114)。底表面可为第一芯片112的有源表面。例如，再分配线(例如，116)可水平地延伸，并且可接触焊盘114，以形成电连接。再分配线116可在再分配线116的第一端或第一部分处接触焊盘114。再分配线116可设置在设置焊盘114的竖直水平与设置外部连接端子120的竖直水平之间的竖直位置。
再分配线116也可接触或者连接至穿过包围第一芯片112的绝缘层的布线(例如，108b和108c)。包围第一芯片112的绝缘层还被称作模制层或者第一绝缘层，可包括绝缘层115和支承构件106。诸如图2A和图2B所示的部分108b和108c的组合可由连续导电线形成，并且可保形地形成在包围第一芯片112的绝缘层的一部分上。例如，部分108b和108c的组合可被描述为穿过底部绝缘层的布线。所述布线可布置在底部绝缘层的第一结构(例如，支承结构106)与底部绝缘层的第二结构(例如，绝缘层115)之间的边界处。该边界可为第一结构与第二结构的表面之间的表面边界。布线的一端可接触第一再分配线116，以电连接至再分配线116，布线的另一端可接触第二再分配线108a以电连接至再分配线108a。
第二再分配线108a可设为接触和电连接至设置在第二芯片102的表面(诸如底表面)的导电焊盘(例如，104)。底表面可为第二芯片102的有源表面。
因此，从这个角度可以看出，布线(108b和108c)的形状可不同于常规引线键合线的形状，也不同于常规穿通过孔的形状。例如，穿过第一芯片112的竖直水平并且在第一芯片112外部水平地形成的布线(108b和108c)可具有在封装件100-1上朝着第一芯片112向内鼓起的形状，并且可相对于封装件100-1的中心和/或第一芯片112的中心凹进。布线可具有弯曲形状，如图2A和图2B所示。从一个终端至相对终端，布线可在水平上位于由第一芯片112占据的区域以外。所述布线可竖直地仅形成在布置在下部芯片112的底表面的第一再分配线(例如，116)与布置在上部芯片102的底表面的第二再分配线(例如，108a)之间。所述布线可在包围第一芯片112的绝缘层的两个分离地形成的部分(例如，可由不同材料形成)之间穿过。例如，布线可保形地形成在作为包围第一芯片112的绝缘层的一部分的支承结构上。在一些实施例中，诸如在图6和图7中，在形成在第一芯片的底表面的下部再分配线与形成在第二芯片的底表面的上部再分配线之间延伸的布线具有成角度的形状，但是仍然保持朝着半导体芯片鼓起并且相对于封装件的中心凹进的形状。例如，这些实施例示出了随着布线水平地更加靠近半导体芯片，所述布线相对于封装衬底弯曲远离。
如可从各个方法图中进一步看出，在提供封装衬底、外部连接端子、下部芯片(例如，当在外部连接端子位于封装件的底部的情况下观看时更靠近封装衬底的芯片)、上部芯片、下部芯片上的再分配线、下部芯片上的再分配线和连接不同的再分配线的布线的过程中，在一些实施例中，可在形成封装衬底的绝缘层(例如，封装衬底)之前形成封装衬底的再分配线。另外，包围半导体芯片的模制层可在形成封装衬底之前形成在半导体芯片上。另外，在一些实施例中，布线(例如，组合的108b和108c)可与形成在上部芯片的底表面上的再分配线(例如，108a)同时形成，因此，各条布线(例如，108b和108c)及其对应的再分配线(例如，108a)可为单根连续的整根线或结构。
基于上述结构和方法，堆叠芯片封装件可设为具有更小的厚度和更高的产率。
图24是包括根据实施例的堆叠扇出型晶圆级半导体封装件的半导体模块的示意性平面图。
具体地说，半导体模块1300包括模块衬底1352、模块衬底1352上的多个半导体封装件1354以及与模块衬底1352的一个边缘毗邻地并列形成并且各自电连接至半导体封装件1354的模块接触端子1358。
模块衬底1352可为印刷电路板(PCB)。可使用模块衬底1352的两个表面。也就是说，半导体封装件1354可排列在模块衬底1352的前后表面二者上。虽然示出了在图24中的模块衬底1352的前表面上排列了八个半导体封装件1354，但这仅是示例。半导体模块1300还可包括用于控制半导体封装件1354的分离的半导体封装件。
半导体封装件1354中的至少一个可为根据上述实施例的堆叠扇出型晶圆级半导体封装件。模块接触端子1358可由金属形成，并且具有抗氧化性。模块接触端子1358可根据半导体模块1300的标准不同地设置。因此，示出的模块接触端子1358的数量没有特别的含义。
图25是包括根据实施例的堆叠扇出型晶圆级半导体封装件的卡的示意图。
具体地说，卡1400可包括排列在电路板1402上的控制器1410和存储器1420。控制器1410和存储器1420可彼此交换电信号。例如，如果控制器1410向存储器1420提供命令，则存储器1420可发送数据。存储器1420或者控制器1410可包括根据实施例的堆叠扇出型晶圆级半导体封装件。
卡1400可包括各种卡，例如，记忆棒卡、智能媒体卡(SM)、安全数字卡(SD)、迷你安全数字卡(迷你SD)或多媒体卡(MMC)。
图26是包括根据实施例的堆叠扇出型晶圆级半导体封装件的电子电路板的示意性框图。
具体地说，电子电路板1500包括微处理器1530、与微处理器1530通信的主要存储电路1535和补充存储电路1540、向微处理器1530发送命令的输入信号处理电路1545、从微处理器1530接收命令的输出信号处理电路1550以及将信号发送至其它电路板和从其它电路板接收信号的通信信号处理电路1555，上述组件排列在电路板1525上。可以理解，图26中的箭头意指可传输电信号的路径。
微处理器1530可接收和处理各种电信号，输出处理的结果，以及控制电子电路板1500的其它组件。例如，微处理器1530可包括中央处理单元(CPU)、主要控制单元(MCU)等。
主要存储电路1535可临时存储总是或者经常被微处理器1530要求的数据或者处理前或处理后的数据。由于主要存储电路1535要求快响应速度，因此主要存储电路1535可包括半导体存储器芯片。更具体地说，主要存储电路1535可为被称作高速缓存的半导体存储器，并且可包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、电阻式随机存取存储器(RRAM)和它们的应用，例如，实用RAM、铁电RAM、快周期RAM、相位可变RAM、磁性RAM和其它半导体存储器。
另外，主要存储电路1535是否为易失性/非易失性的，这无关紧要，并且主要存储电路1535可包括随机存取存储器。主要存储电路1535可包括根据本文所述的实施例的半导体封装件或者半导体模块中的至少一个。补充存储电路1540是大容量元件，并且可为诸如闪速存储器的非易失性半导体存储器，或为利用磁场的硬盘驱动器。可替换地，补充存储电路1540可为利用光的紧凑盘驱动器。与主要存储电路1535相比，当补充存储电路1540需要存储大量数据而不要求快速度时，可使用补充存储电路1540。补充存储电路1540是否为随机式/非随机式，这无关紧要，并且补充存储电路1540可包括非易失性存储元件。
补充存储电路1540可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件或半导体模块。输入信号处理电路1545可将电子电路板1500外部的命令转换为电信号，或者将从电子电路板1500外部传输的电信号传输至微处理器1530。
从电子电路板1500外部传输的命令或电信号可为操作命令、待处理的电信号或者待存储的数据。例如，输入信号处理电路1545可包括：终端信号处理电路，其处理从键盘、鼠标、触摸板、图像识别装置或者各个传感器传输的信号；图像信号处理电路，其处理从扫描仪或相机、各种传感器或输入信号接口等输入的图像信号。输入信号处理电路1545可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件或者半导体模块。
输出信号处理电路1550可为用于将由微处理器1530处理的电信号发送至电子电路板1500外部的组件。例如，输出信号处理电路1550可为图形卡、图像处理器、光学转换器、波束面板卡、具有各种功能的接口电路等。输出信号处理电路1550可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件或者半导体模块。
通信电路1555是一种将电信号直接发送至其它电子系统或其它电路板和从其它电子系统或其它电路板直接接收电信号而不使用输入信号处理电路1545或输出信号处理电路1550的组件。例如，通信电路1555可包括个人计算机系统的调制解调器、LAN卡、各种接口电路等。通信电路1555可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件或者半导体模块。
图27是包括根据实施例的堆叠扇出型晶圆级半导体封装件的电子系统的示意性框图。
具体地，电子系统1600包括控制单元1665、输入单元1670、输出单元1675和存储单元1680，并且还可包括通信单元1685和/或其它操作单元1690。
控制单元1665可统一控制电子系统1600和所述组件中的每一个。控制单元1665可为中央处理单元或者中央控制单元，并且可包括根据实施例的图26的电子电路板1500。另外，控制单元1665可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件或者半导体模块。
输入单元1670可将电命令信号发送至控制单元1665。输入单元1670可包括键盘、键区、鼠标、触摸板、诸如扫描仪的图像识别器或者各种输入传感器。输入单元1670可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件或者半导体模块。
输出单元1675可从控制单元1665接收电信号，并且输出由电子系统1600处理的结果。输出单元1675可包括监视器、打印机、波束投影仪或者各种机械装置。输出单元1675可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件或者半导体模块。
存储单元1680可为用于暂时或永久地存储将被控制单元1665处理或者已被控制单元1665处理的电信号的组件。存储单元1680可物理地连接或耦合或者电连接或耦合至控制单元1665。存储单元1680可包括半导体存储器、诸如硬盘的磁性存储装置、诸如紧凑盘的光学存储装置或者具有数据存储功能的其它服务器。另外，存储单元1680可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件或者半导体模块。
通信单元1685可从控制单元1665接收电命令信号，并且将电信号发送至其它电子系统或者从其它电子系统接收电信号。通信单元1685可包括诸如调制解调器或者LAN卡的有线收发器、诸如WiBro接口、红外端口等的无线收发器。另外，通信单元1685可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件或者半导体模块。
其它操作单元1690可根据控制单元1665的命令执行物理操作或机械操作。例如，其它操作单元1690可为执行机械操作的组件，诸如绘图仪、指示器、上/下操作器等。电子系统1600可包括计算机、网络服务器、网络打印机、扫描仪、无线控制器、用于移动通信的终端、开关系统或者执行编程的操作的其它电子元件。
另外，电子系统1600可用于移动电话、MP3播放器、导航系统、便携式多媒体播放器(PMP)、固态盘(SSD)或者家用电器。
图28是包括根据实施例的堆叠扇出型晶圆级半导体封装件的电子系统的示意图。
具体地，电子系统1700可包括控制器1710、输入/输出装置1720、存储器1730和接口1740。电子系统1700可为移动系统或者用于发送或接收信息的系统。移动系统可为PDA、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器或者存储器卡。
控制器1710可用于执行程序和控制电子系统1700。控制器1710可包括根据本发明构思的堆叠扇出型晶圆级半导体封装件。例如，控制器1710可为微处理器、数字信号处理器、微控制器或者与其相似的装置。
输入/输出装置1720可用于输入或输出电子系统1700的数据。电子系统1700可通过利用输入/输出装置1720连接至电子系统1700外部的装置，例如，个人计算机或网络，因此与外部装置交换数据。例如，输入/输出装置1720可为键区、键盘或显示器。
存储器1730可存储用于控制器1710的操作的代码和/或数据，和/或可存储通过控制器1710处理的数据。存储器1730可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件。接口1740可为电子系统1700与电子系统1700外部的其它装置之间的数据传输路径。控制器1710、输入/输出装置1720、存储器1730和接口1740可通过总线1750彼此通信。
例如，电子系统1700可用于移动电话、MP3播放器、导航系统、便携式多媒体播放器(PMP)、固态盘(SSD)或家用电器。
图29是包括根据实施例的堆叠扇出型晶圆级半导体封装件的电子装置的示意性透视图。
具体地说，图29示出了其中图28的电子系统1700应用于移动电话1800的示例。移动电话1800可包括系统芯片1810。系统芯片1810可包括根据公开的实施例的堆叠扇出型晶圆级半导体封装件。由于移动电话1800可包括系统芯片1810(其可包括具有相对高的性能的主要功能块)，因此移动电话1800可具有相对高的性能。另外，由于系统芯片1810即使在面积相同的情况下也可具有相对高的性能，因此移动电话1800即使在具有最小化的尺寸的情况下也可具有相对高的性能。
虽然已经参照本发明构思的实施例具体示出和描述了本发明构思的各个方面，但是应该理解，在不脱离权利要求的精神和范围的情况下，可在其中作出各种形式和细节上的修改。

Claims (25)

1.一种制造堆叠半导体封装件的方法，包括：
提供封装衬底；
在封装衬底的底表面上提供外部连接端子；
在封装衬底的顶表面上提供第一半导体芯片，第一半导体芯片具有面对封装衬底的底表面和与该底表面相对的顶表面，并且具有位于底表面的第一导电焊盘；
在第一半导体芯片上提供第二半导体芯片，第二半导体芯片具有面对第一半导体芯片的顶表面的底表面和与该底表面相对的顶表面，并且具有位于底表面上的第二导电焊盘；
提供包围第一半导体芯片的外侧表面的绝缘层；
提供从第一导电焊盘延伸至位于第一半导体芯片横向外部的区域的第一再分配线，第一再分配线布置在封装衬底的顶表面和第一半导体芯片的底表面上，第一再分配线水平地延伸；以及
提供从第二导电焊盘延伸至位于第一半导体芯片横向外部的区域的第二再分配线，第二再分配线包括从第二导电焊盘延伸至位于第一半导体芯片横向外部的区域的第一部分和在第一部分与第一再分配线之间延伸的第二部分，第二部分在第一部分与第一再分配线之间水平地和竖直地延伸。
2.根据权利要求1所述的方法，其中第二再分配线的第二部分布置在绝缘层的第一结构与绝缘层的第二结构之间边界处，该边界位于第一结构的表面和第二结构的表面。
3.根据权利要求1所述的方法，其中第二再分配线的第二部分相对于第一半导体芯片的中心具有凹形形状。
4.根据权利要求1所述的方法，其中第二再分配线的第一部分和第二再分配线的第二部分由连续的导电材料一体地形成。
5.根据权利要求4所述的方法，还包括：
在形成第二再分配线的第二部分的同时形成第二再分配线的第一部分。
6.根据权利要求1所述的方法，其中在形成第一再分配线之后将封装衬底形成在第一半导体芯片上。
7.根据权利要求1所述的方法，其中第二再分配线从竖直地位于第二半导体芯片下方的位置处的第二导电焊盘延伸至封装衬底的顶表面。
8.根据权利要求1所述的方法，其中第二再分配线的第二部分保形地形成在形成绝缘层的一部分的绝缘结构上。
9.根据权利要求8所述的方法，其中第二再分配线的第二部分具有相对于第一半导体芯片的中心凹进的弯曲形状。
10.根据权利要求8所述的方法，其中：
第一半导体芯片、第二半导体芯片、封装衬底和绝缘层形成封装件的一部分；
第二再分配线的第一部分与封装件的扇入区中的第二导电焊盘接触；并且
第二再分配线的第二部分与封装件的扇出区中的第一再分配线接触。
11.根据权利要求1所述的方法，其中绝缘层是第一绝缘层，并且所述方法还包括：
提供包围第二半导体芯片的侧表面的第二绝缘层，
其中第一绝缘层接触第二绝缘层。
12.一种制造堆叠半导体封装件的方法，包括：
提供第一半导体芯片和包围第一半导体芯片的侧部的第一绝缘层；
提供第二半导体芯片和包围第二半导体芯片的侧部的第二绝缘层；
在第一半导体芯片和第一绝缘层下方提供第三绝缘层，使得第一半导体芯片在第三绝缘层与第二半导体芯片之间，第三绝缘层形成封装衬底；
在第三绝缘层上提供多个外部连接端子，使得第三绝缘层具有面对第一半导体芯片的第一表面和面对外部连接端子的第二表面；
提供位于第三绝缘层的第一表面上并且沿着第三绝缘层的第一表面水平地延伸的第一再分配线，第一再分配线与第一半导体芯片的第一导电焊盘接触；以及
在第二半导体芯片的表面提供与第二导电焊盘连接的第二再分配线，第二再分配线穿过第一绝缘层以接触第一再分配线。
13.根据权利要求12所述的方法，其中第二再分配线包括水平地延伸的第一部分以及竖直地和水平地延伸穿过第一绝缘层的第二部分。
14.根据权利要求13所述的方法，其中第二再分配线的第二部分沿着形成第一绝缘层的两个不同的绝缘结构之间的边界形成。
15.根据权利要求14所述的方法，其中在形成了形成第一绝缘层的两个不同的绝缘结构中的第一绝缘结构之后且在形成了形成第一绝缘层的两个不同的绝缘结构中的第二绝缘结构之前形成第二再分配线。
16.根据权利要求15所述的方法，其中第二再分配线保形地形成在第一绝缘结构、第二绝缘层和第二半导体芯片上。
17.根据权利要求12所述的方法，其中在第三绝缘层之前形成第一再分配线。
18.根据权利要求12所述的方法，其中第二再分配线在第二半导体芯片的面对第一半导体芯片的表面处接触第二导电焊盘。
19.一种制造堆叠半导体封装件的方法，包括：
提供被第二绝缘层包围的第二半导体芯片；
在第二绝缘层上形成第一绝缘结构，第一绝缘结构从第二绝缘层的表面突出；
在第一绝缘结构、第二绝缘层和第二半导体芯片上保形地形成第二再分配层，第二再分配层接触第二半导体芯片上的导电焊盘；
在第二半导体芯片上安装第一半导体芯片；
形成第一绝缘层以填充第一绝缘结构与第一半导体芯片之间的空间；以及
在第一半导体芯片、第一绝缘层和第一绝缘结构上形成第一再分配层，以接触第二再分配层。
20.根据权利要求19所述的方法，还包括：
在第一再分配层上形成封装衬底；以及
在封装衬底上形成外部连接端子，使得外部连接端子电连接至第一再分配层。
21.一种堆叠半导体封装件，包括：
基础封装件，其包括扇入区和包围扇入区的扇出区，扇入区包括第一芯片，并且扇出区包括第一绝缘层；
至少一个第二芯片，其位于扇入区中的第一芯片上；
绝缘支承结构，其位于扇出区中的第一绝缘层上，该绝缘支承结构与第一芯片和第二芯片间隔开；
第二绝缘层，其保护第一芯片和第二芯片；
再分配层，其位于绝缘支承结构的一个表面上，该再分配层将第一芯片电连接至第二芯片；以及
多个外部连接端子，其位于扇入区和扇出区中，该外部连接端子电连接至再分配层。
22.根据权利要求21所述的堆叠半导体封装件，其中绝缘支承结构是连续地包围第一芯片和第二芯片的坝构件。
23.根据权利要求21所述的堆叠半导体封装件，其中再分配层从第一芯片经由绝缘支承结构延伸至第二芯片。
24.根据权利要求21所述的堆叠半导体封装件，其中第一芯片包括多个第一芯片焊盘，第二芯片包括多个第二芯片焊盘，并且再分配层从第一芯片焊盘经由绝缘支承结构延伸至第二芯片焊盘。
25.根据权利要求21所述的堆叠半导体封装件，其中第一绝缘层包括包围第一芯片的模制层。
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