KR20190079165A - 웨이퍼 레벨 패키지 제조방법 - Google Patents

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Abstract

본 발명은 기판 상에 복수의 칩들을 서로 이격하여 배치하는 단계; 상기 칩과 전기적으로 연결된 도전성 패턴으로서 서로 이격된 복수의 층을 구성하는 재배선 패턴을 형성하는 단계; 및 상기 재배선 패턴의 적어도 일부를 매립하는 산화물 유전층(dielectric layer)을 구현하기 위하여 Spin-on 공정을 이용하는 유전체(Dielectric) 소재를 형성하는 단계;를 포함하는 웨이퍼 레벨 패키지 제조방법을 제공한다.

Description

웨이퍼 레벨 패키지 제조방법{Methods of fabricating wafer level package}
본 발명은 패키지 제조방법에 관한 것으로서, 더 상세하게는 웨이퍼 레벨 패키지의 제조방법에 관한 것이다.
반도체 패키지의 기본적인 구성을 보면, 리드프레임, 인쇄회로기판, 회로필름 등과 같은 기판과, 기판에 부착되는 반도체 칩과, 기판과 반도체 칩을 도전 가능하게 연결하는 도전성 연결수단과, 반도체 칩과 도전성 연결수단을 외부로부터 보호하기 위하여 감싸는 몰딩 컴파운드 수지와, 반도체 칩의 신호를 최종적으로 출력하도록 기판에 융착되는 입출력수단 등을 포함하여 구성된다.
최근에는 위와 같은 기본적인 구성을 포함하는 패키지에서 탈피하여, 고집적화를 요구하는 동시에 소형화 및 경박단소화를 추구함에 따라 웨이퍼 레벨에서 각 칩을 패키징하여 칩의 크기에 가깝게 제조하는 칩 스케일 패키징 기술이 적용되고 있다. 칩 스케일 패키지의 일례로서, 각 칩의 면적내에 전기적 신호 전달을 위해서 재배선(redistribution layer)을 이용하여 솔더볼과 같은 입출력단자를 전기적으로 연결하는 웨이퍼 레벨의 팬-인(fan-in) 패키지와, 별도의 인터포져 등을 이용하여 칩의 면적 바깥쪽까지 재배선 도전라인을 연장하는 동시에 연장된 부위에 입출력 단자를 융착하는 웨이퍼 레벨의 팬-아웃(fan-out) 패키지를 들 수 있다.
한국공개특허 제1020170046387호(발명의 명칭: 적층형 팬아웃 웨이퍼 레벨 반도체 패키지 및 그 제조 방법, 공개일: 2017.05.02.)
본 발명은 전기적, 기계적 신뢰성을 개선하며 패키징 공정 단축으로 원가 경쟁력을 확보할 수 있는 웨이퍼 레벨 패키지 제조방법을 제공하고자 한다. 그러나, 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따른 웨이퍼 레벨 패키지 제조방법이 제공된다. 상기 웨이퍼 레벨 패키지 제조방법은 기판 상에 복수의 칩들을 서로 이격하여 배치하는 단계; 상기 칩과 전기적으로 연결된 도전성 패턴으로서 서로 이격된 복수의 층을 구성하는 재배선 패턴을 형성하는 단계; 및 상기 재배선 패턴의 적어도 일부를 매립하는 산화물 유전층(dielectric layer)을 구현하기 위하여 Spin-on 공정을 이용하는 유전체(Dielectric) 소재를 형성하는 단계;를 포함한다.
상기 웨이퍼 레벨 패키지 제조방법에서, 상기 Spin-on 공정을 이용하는 유전체 소재는 SOG(spin-on glass) 소재로 감광제 역할을 하는 소재이며, 상기 SOG 소재를 형성한 이후에 상기 SOG 소재를 노광한 후 식각 공정으로 패터닝하는 단계;를 포함할 수 있다.
상기 웨이퍼 레벨 패키지 제조방법에서, 상기 웨이퍼 레벨 패키지는 팬-아웃(fan-out) 웨이퍼 레벨 패키지일 수 있다.
상기 웨이퍼 레벨 패키지 제조방법에서, 상기 웨이퍼 레벨 패키지는 팬-인(fan-in) 웨이퍼 레벨 패키지일 수 있다.
본 발명의 일 관점에 따른 웨이퍼 레벨 패키지가 제공된다. 상기 웨이퍼 레벨 패키지는 기판 상에 서로 이격하여 배치된 복수의 칩들; 상기 칩과 전기적으로 연결된 상기 도전성 패턴으로서 서로 이격된 복수의 층을 구성하는 재배선 패턴; 및 상기 재배선 패턴의 적어도 일부를 매립하되, SOG(Spin-On-Glass) 소재로 이루어진, 산화물 유전층(dielectric layer);을 포함한다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 전기적, 기계적, 열적 신뢰성을 개선하며 패키징 공정 단축으로 원가 경쟁력을 확보할 수 있는 웨이퍼 레벨 패키지 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 도해하는 순서도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 순차적으로 도해하는 도면들이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지 제조방법에서 재배선 패턴을 형성하기 이전의 예시적인 단계들을 순차적으로 도해하는 도면들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 도해하는 순서도이고, 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지 제조방법을 순차적으로 도해하는 도면들이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지 제조방법은 기판(114) 상에 복수의 칩(113)들을 서로 이격하여 배치하는 단계(S100); 상기 칩(113)과 전기적으로 연결된 도전성 패턴으로서 서로 이격된 복수의 층을 구성하는 재배선 패턴(123a, 123b)을 형성하는 단계(S200); 및 상기 재배선 패턴의 적어도 일부를 매립하는 산화물 유전층(dielectric layer)을 구현하기 위하여 Spin-on 공정을 이용하는 유전체(Dielectric) 소재를 형성하는 단계(S300);를 포함한다.
단계(S300)에서, 상기 Spin-on 공정을 이용하는 유전체(Dielectric) 소재는 SOG(spin-on glass) 소재로 감광제 역할을 하는 소재이며, 상기 Spin-on 공정을 이용하는 유전체(Dielectric) 소재를 형성하는 단계는 상기 SOG(spin-on glass) 소재를 노광한 후 식각 공정으로 패터닝 하는 단계를 포함할 수 있다.
단층 또는 2층 이상의 재배선(redistribution layer)으로 구성된 현재 팬-아웃 웨이퍼 레벨 패키징(FOWLP) 구조에서는 유전층(dielectric layer)으로 폴리머 소재를 사용할 수 있다. 그러나 차세대 팬-아웃 웨이퍼 레벨 패키징(FOWLP) 구조는 2층 이상의 다층 구조의 미세 피치(pitch)를 가진 재배선으로 구성될 예정이며, 다층 구조의 배선 라인이 되면 폴리머 소재를 유전층으로 사용하기가 어렵다. 미세 피치(2um 이하) 배선이 되면 폴리머 유전체의 경우 금속 라인 간 유전체 브레이크 다운(dielectric breakdown)이 쉽게 발생하고, 기계적 스트레스에 취약하며, 휨(warpage)도 심하게 발생하고 열적 안정성에 취약하기 때문이다.
본 발명은 다층 재배선의 경우 적어도 한 층은 폴리머 유전체가 아닌 산화물 유전체로 구성되는 제조방법을 제시한다. 다만, 패키징 공정에서 사용해야 하기 때문에 저온 공정이 가능해야 하며, 또한 현재 팬-아웃 웨이퍼 레벨 패키징(FOWLP) 공정에서 주로 사용중인 폴리머 유전체처럼 감광제 역할을 할 수 있는 소재이어야 한다.
본 발명자는 상기 산화물 유전체로서 SOG(spin-on-glass) 소재의 FOWLP 적용에 성공하였다. 상기 SOG 소재는 감광제 역할을 하여 노광 후 식각 공정을 통해 패터닝이 가능하다. 나아가, 상기 SOG 소재는 저온 베이킹(baking) 공정이 가능하고, 후속 큐어링(curing) 공정이 없는 기술이며, 다층 재배선 팬-아웃 웨이퍼 레벨 패키징(FOWLP) 구조에 적용 가능함을 확인하였다. 기존의 패키징 공정에서는 산화물 유전체를 전혀 사용하지 않고 있으나, 저온 공정이 가능하고 감광제 역할도 할 수 있는 새로운 산화물 소재를 패키징 공정에 새로 적용하는 기술을 제안하며, 현재 패키징 공정에서 폴리머 유전체로 인해 발생하는 해결해야 하는 전기적 기계적 열적 도전과제들을 해결할 수 있다.
이하에서는 SOG 소재에 대하여 상세하게 설명한다.
먼저 본 발명의 비교예에 따른 SOG 소재의 성막 과정은 i) SOG 용액을 회전 도포하는 단계, ii) 소프트 베이킹으로 제 1 열처리하는 단계, iii) 퍼니스 큐어링으로 제 2 열처리하는 단계를 포함할 수 있다. SOG 소재는 유기 SOG와 무기 SOG 등이 있다.
유기 SOG 형성 용액인 실라놀 화합물의 일반식은 다음과 같다.
RnSi(OR)m(OH)4-m-n
실라놀 화합물 중에서, 예를 들어, (CH3)nSi(OH)4-n을 이용한 유기 SOG 용액에서 형성된 SOG 내부의 결합 형태는 -CH3 bond가 형성되어 있다. 대부분의 수분이 퍼니스 큐어링 과정을 거치면서 제거되고 안정한 상태의 막이 형성될 수 있다. 유기 SOG는 고농도의 탄소를 함유하여 소프트 베이킹(soft baking)시 리플로우 특성이 나타나며 이로 인한 수축 현상이 나타나는 바, 대략 25 ~ 35% 정도의 수축을 한다. 유기 SOG의 큐어링 이후 응력은 5 ~ 8 x 108 dyne/cm2 정도의 인장응력을 가진다.
무기 SOG는 HSQ(Hydrogen-SilsesQuioxane) 계열 SOG, Polysilazane 계열 SOG 등이 있다.
HSQ 계열 SOG는 무기 계열의 SOG로 silicate 계열의 Si-O-Si 결합의 일부를 Si-H 결합으로 대체하여 개개의 Si에 하나의 H를 치환시켜 결합의 유연성과 결합 네트워크의 치밀화를 억제시켜 낮은 밀도를 갖도록 한 물질이다. 이러한 낮은 밀도는 전기 다이폴의 수를 감소시키는 효과를 가져와 저유전율을 갖는 물질이 되는 것이다. 비교예로서 MSQ 계열의 유기 SOG도 메틸기가 이러한 역할을 하여 자체적으로는 저유전상수(k= 2.7 ~ 3.3)를 갖는 물질이나 에치백 공정으로 인해 대부분 제거되므로 저유전율 효과를 볼 수 없다.
Polysilazane 계열 SOG는 기본물질이 SiNHx의 형태로 존재하여 자체적으로는 산화물이 아니다. 따라서 안정한 산화물로 전환시키기 위해서는 산소가 필요하며 단순한 산화반응에서는 충분한 산화가 어렵기 때문에 미량의 증기(H2O)를 촉매로 하여 산화되어 silicate oxide로 전환되는 물질이다. 열처리를 통해 전환된 최종물질은 silicate 형태의 oxide이기 때문에 기본적으로는 Si-O 결합만이 존재한다. 분자 네트워크 자체에 수소와 같은 네트워크 브레이커가 없으므로 치밀도가 HSQ보다 높아 저유전특성은 없고 일반 산화물과 비슷한 수준의 유전율을 갖는다.
상술한 본 발명의 비교예에 따른 SOG 소재의 성막 과정과 달리, 본 발명의 실시예에 따른 SOG 소재의 성막 과정은 i) SOG 용액을 회전 도포하는 단계, ii) 소프트 베이킹으로 저온 열처리하는 단계를 포함한다. 본 발명의 실시예에 따른 SOG 소재의 성막 과정은 소프트 베이킹 단계 이후에 별도의 퍼니스 큐어링으로 열처리하는 단계를 생략한다.
본 발명의 실시예에 따른 SOG 소재는, 유무기 복합 SOG 소재로서, 수소나 질소를 산소로 치환해야 하는 소재가 아니므로 SOG 소재에 바로 노광 및 현상 공정으로 패터닝할 수 있다. 이에 반하여, 본 발명의 비교예에 따른 사릴 무기 SOG 소재는 수소나 질소를 산소로 치환하여 실리콘 산화물을 만드는 바, 이 경우, SOG 소재는 노광이 되지 않으므로, SOG 소재 상에 별도의 감광막을 도포, 노광, 패터닝한 후에 패터닝된 감광막을 이용하여 SOG 소재를 패터닝해야 하는 공정 상의 번거로움이 있다.
즉, 본 발명의 실시예에 따른 유무기 복합 SOG 소재는 별도의 퍼니스 큐어링 공정이 필요없고, 별도의 산소 치환 공정이 필요없고, 별도의 포토레지스트막에 대한 포토리소그래피 공정이 필요없는 바, 공정의 단순화를 구현하고 패키징 공정에 의하여 칩의 열적 열화를 방지할 수 있다는 유리한 장점을 가진다.
이러한 본 발명의 실시예에 따른 유무기 복합 SOG 소재의 예로서, (RSiO1.5)n로 표시되는 유무기 복합 SOG 소재를 제공할 수 있다. 상기 유무기 복합 SOG 소재는 하기의 화학식1로 표현될 수 있다.
[화학식 1]
Figure pat00001
상기 화학식 1을 참조하면, R 자리에 붙는 기능성 유기 그룹 때문에 노광이 가능하고 패턴 제작이 가능하게 된다.
상기 유무기 복합 SOG 소재는 기능성 유기 그룹을 가지는 실리콘 옥사이드 케이지(cage) 형태의 소재이며, 예를 들어, organotrichlrosilane의 가수분해에 의하여 부분적인 cage 구조를 합성하고 여기에 trialkoxyalkylsilane 또는organotrichlorosilane과의 축합반응 등을 이용하여 다양한 구조의 화합물 및 단량체를 합성함으로써 구현된다.
상기 기능성 유기 그룹 중 acrylate, benzocyclobutane, 또는 epoxy 등으로 기능화(functionalize)된 (RSiO1.5)n로 표시되는 유무기 복합 SOG 소재의 경우 노광이 가능하다. 즉 UV에 조사된 부분과 조사되지 않은 부분이 cross-linking 되는 정도가 달라져서, negative-type의 경우 UV 조사되지 않은 부분이 현상 용액에 식각될 수 있다. 기능성 유기 그룹의 종류나 크기를 조절하여 노광 후 수직한 패턴이 잘 나오도록 할 수 있다.
도 2a 및 도 2b를 참조하면, 기판(114) 상에 복수의 칩(113)들을 서로 이격하여 배치하고, 상기 칩(113)과 전기적으로 연결된 재배선 패턴(123)을 형성한다. 재배선 패턴(123a, 123b)은 도전성 패턴이며, 예를 들어, 구리(Cu) 패턴을 포함할 수 있다. 재배선 패턴(123a, 123b)은 칩(113) 상에 배치된 패드(121)에서부터 신장되어 칩(113)의 면적 바깥쪽까지 연장될 수 있다.
재배선 패턴(123a, 123b)의 적어도 일부는 산화물 유전층(dielectric layer; 124a, 124b, 124c) 내에 매립될 수 있다. 예를 들어, 제 1 재배선 패턴(123a)과 기판(114) 사이에 제 1 산화물 유전층(124a)이 개재될 수 있으며, 제 1 재배선 패턴(123a)과 제 2 재배선 패턴(123b) 사이에 제 2 산화물 유전층(124b)이 개재될 수 있으며, 제 2 재배선 패턴(123b) 상에 제 3 산화물 유전층(124c)이 형성될 수 있다.
2층 이상의 다층 구조의 미세 피치(pitch)를 가진 재배선 패턴(123a, 123b)을 도입하는 경우, 폴리머 소재를 유전층으로 사용하기가 어렵다. 미세 피치(2um 이하) 배선이 되면 폴리머 유전체의 경우 금속 라인 간 유전체 브레이크 다운(dielectric breakdown)이 쉽게 발생하고, 기계적 스트레스에 취약하며, 휨(warpage)도 심하게 발생하기 때문이다.
본 발명자는 다층 재배선 패턴(123a, 123b)의 경우 유전층으로서 적어도 한 층은 폴리머 유전체가 아닌 산화물 유전체를 제공함으로써, 금속 라인 간 유전체 브레이크 다운(dielectric breakdown)을 방지하고 기계적 스트레스에 대응하며 휨(warpage)을 방지하고, 열적 안정성을 확보할 수 있음을 발견하였다.
한편, 유전층을 형성하는 공정은 패키징 공정에서 사용해야 하기 때문에 저온 공정이 가능해야 하며, 또한 현재 팬-아웃 웨이퍼 레벨 패키징(FOWLP) 공정에서 주로 사용중인 폴리머 유전체처럼 감광제 역할을 할 수 있는 소재이어야 하는 바, 상기 산화물 유전체로서 패턴 가능한 SOG(spin-on-glass) 소재의 패키지 적용에 성공하였다. 상기 SOG 소재는 감광제 역할을 하여 노광 후 식각 공정을 통해 패터닝이 가능하다. 나아가, 상기 SOG 소재는 저온 베이킹(baking)이 가능하며, 큐어링(curing) 공정이 없는 기술이고, 다층 재배선 팬-아웃 웨이퍼 레벨 패키징(FOWLP) 구조에 적용 가능함을 확인하였다.
한편, 복수의 칩(113)들이 배치된 기판(114) 구조체는 다양한 방식으로 구현할 수 있는 바, 일 예의 방식을, 이하에서 설명한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 웨이퍼 레벨 패키지 제조방법에서 재배선 패턴을 형성하기 이전의 예시적인 공정들을 순차적으로 도해하는 도면들이다.
도 3a를 참조하면, 캐리어(111) 상에 테이프(112)를 라미네이션(lamination)한다. 캐리어(111)는, 예를 들어, 스틸이나 글래스 물질로 이루어질 수 있다. 테이프(112)는, 예를 들어, 탈부착이 가능한, 발포 테이프나 UV 테이프를 포함할 수 있다. 도 3b를 참조하면, 테이프(112) 상에 복수의 칩(113)을 배치할 수 있다. 도 3c를 참조하면, 테이프(112) 및 칩(113)을 모두 덮도록 웨이퍼 레벨의 몰딩(wafer level molding) 공정을 수행한다. 몰딩체(114)는, 예를 들어, EMC로 이루어질 수 있다. 도 3d를 참조하면, 몰딩체(114)와 테이프(112) 사이의 경계를 기준으로 캐리어(111)와 칩(113)을 분리할 수 있다. 분리된 몰딩체(114) 및 칩(113)이 도 1에 도시된 칩(113)이 실장된 기판(114)으로 제공될 수 있다.
다시, 도 2b를 참조하면, 평탄화된 유전체(124c)에 대하여 노광 및 현상 공정을 수행하여 패터닝한 후, 도전성 패드(125)를 형성하고 전기적 연결 구조체(126)를 형성한다. 전기적 연결 구조체(126)는 외부와 전기적으로 연결될 수 있는 구조체로서, 예를 들어, 솔더볼일 수 있다.
도 2c 및 도 2d를 참조하면, 칩(113)을 개별화하도록 다이싱 영역을 따라 소잉(S) 공정을 수행하여 각각의 반도체 패키지를 구현한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (5)

  1. 기판 상에 복수의 칩들을 서로 이격하여 배치하는 단계;
    상기 칩과 전기적으로 연결된 도전성 패턴으로서 서로 이격된 복수의 층을 구성하는 재배선 패턴을 형성하는 단계; 및
    상기 재배선 패턴의 적어도 일부를 매립하는 산화물 유전층(dielectric layer)을 구현하기 위하여 Spin-on 공정을 이용하는 유전체(Dielectric) 소재를 형성하는 단계;
    를 포함하는,
    웨이퍼 레벨 패키지 제조방법.
  2. 제 1 항에 있어서,
    상기 Spin-on 공정을 이용하는 유전체(Dielectric) 소재는 SOG(spin-on glass) 소재로 감광제 역할을 하는 소재이며,
    상기 Spin-on 공정을 이용하는 유전체(Dielectric) 소재를 형성하는 단계는 상기 SOG(spin-on glass) 소재를 노광한 후 식각 공정으로 패터닝 하는 단계;를 포함하는,
    웨이퍼 레벨 패키지 제조방법.
  3. 제 1 항에 있어
    상기 웨이퍼 레벨 패키지는 팬-아웃(fan-out) 웨이퍼 레벨 패키지인 것을 특징으로 하는,
    웨이퍼 레벨 패키지 제조방법.
  4. 제 1 항에 있어
    상기 웨이퍼 레벨 패키지는 팬-인(fan-in) 웨이퍼 레벨 패키지인 것을 특징으로 하는,
    웨이퍼 레벨 패키지 제조방법.
  5. 기판 상에 서로 이격하여 배치된 복수의 칩들;
    상기 칩과 전기적으로 연결된 상기 도전성 패턴으로서 서로 이격된 복수의 층을 구성하는 재배선 패턴; 및
    상기 재배선 패턴의 적어도 일부를 매립하되, SOG(Spin-On-Glass) 소재로 이루어진, 산화물 유전층(dielectric layer);
    을 포함하는,
    웨이퍼 레벨 패키지.
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