CN102738067B - 半导体器件以及用于形成半导体封装的方法 - Google Patents

半导体器件以及用于形成半导体封装的方法 Download PDF

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Abstract

本发明涉及半导体器件以及用于形成半导体封装的方法。半导体器件具有半导体管芯和沉积在半导体管芯上的密封剂。在管芯和密封剂上形成第一绝缘层。用多个驻留循环固化第一绝缘层以增强对管芯和密封剂的粘附。第一导电层形成在第一绝缘层上。第二绝缘层形成在第一绝缘层和第一导电层上。用多个驻留循环固化第二绝缘层以增强对第一绝缘层和第一导电层的粘附。第二导电层形成在第二绝缘层和第一导电层上。第三绝缘层形成在第二绝缘层和第二导电层上。第一、第二和第三绝缘层具有不同的CTE。将第二绝缘层或者第三绝缘层固化成致密状态以阻挡湿气。

Description

半导体器件以及用于形成半导体封装的方法
要求国内优先权
依照35U.S.C.§120，本申请要求于2011年1月21日提交的临时申请No.61/435,215的优先权。
技术领域
本发明总体上涉及半导体器件，以及，更具体地，涉及半导体器件以及形成具有位于半导体管芯上的装配互连结构的半导体封装的方法，所述半导体管芯具有不同CTE绝缘层以跨越互连结构形成梯度电介质。绝缘层被优化用于粘附到相邻层。
背景技术
在现代电子产品中通常会发现有半导体器件。半导体器件在电部件的数量和密度上有变化。分立的半导体器件一般包括一种电部件，例如发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器、以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包括数百到数百万的电部件。集成半导体器件的实例包括微控制器、微处理器、电荷耦合器件(CCD)、太阳能电池、以及数字微镜器件(DMD)。
半导体器件执行多种功能，例如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将日光转换成电、以及为电视显示器生成可视投影。在娱乐、通信、功率转换、网络、计算机、以及消费品领域中有半导体器件的存在。在军事应用、航空、汽车、工业控制器、以及办公设备中也有半导体器件的存在。
半导体器件利用半导体材料的电特性。半导体材料的原子结构允许通过施加电场或基极电流(base current)或者通过掺杂工艺来操纵(manipulated)它的导电性。掺杂把杂质引入半导体材料中以操纵和控制半导体器件的导电性。
半导体器件包括有源和无源电结构。有源结构(包括双极和场效应晶体管)控制电流的流动。通过改变掺杂水平并且施加电场或基极电流，晶体管促进或限制电流的流动。无源结构(包括电阻器、电容器、和电感器)产生执行多种电功能所必需的电压和电流之间的关系。无源和有源结构被电连接以形成电路，所述电路能够使半导体器件执行高速计算和其它有用的功能。
通常利用两个复杂的制造工艺来制造半导体器件，即前端制造和后端制造，每个可能包括数百个步骤。前端制造包括在半导体晶片的表面上形成多个管芯。每个半导体管芯通常相同并且包括通过电连接有源和无源部件形成的电路。后端制造包括从已完成的晶片单体化(singulating)单个半导体管芯并且封装管芯以提供结构支撑和环境隔离。在此使用的术语“半导体管芯”不仅指词的单数形式而且指词的复数形式，并且因此不仅可以指单个半导体器件而且可以指多个半导体器件。
半导体制造的一个目标是制造更小的半导体器件。更小的半导体器件通常消耗更少功率、具有更高的性能、并且能够被更有效地制造。另外，更小的半导体器件具有更小的占位空间(footprint)，其对于更小的最终产品而言是期望的。通过改善导致产生具有更小、更高密度的有源和无源部件的半导体管芯的前端工艺可以实现更小的半导体管芯尺寸。通过改善电互连和封装材料，后端工艺可以产生具有更小占位空间的半导体器件封装。
装配互连结构通常形成在半导体管芯上用于电互连。装配互连结构包含一个或多个绝缘层以及绝缘层间的一个或多个导电层。由于相邻表面间的热膨胀系数(CTE)失配，特别是在温度循环测试期间，绝缘层经受破裂。由于非最佳固化轮廓，绝缘层经常展示出低抗拉强度和伴有表面皱褶的伸长以及对相邻层的弱粘附。装配互连结构的绝缘层中的缺陷导致较低的制造产率和较高的成本。
发明内容
需要位于半导体管芯上的装配互连结构，该装配互连结构对于破裂是鲁棒的并且展示出对相邻表面的良好粘附。因此，在一个实施例中，本发明是一种制作半导体器件的方法，该方法包括以下步骤：提供半导体管芯，在半导体管芯上沉积密封剂，在半导体管芯和密封剂上形成第一绝缘层，利用多个驻留循环固化第一绝缘层以增强对半导体管芯和密封剂的粘附，在第一绝缘层上形成第一导电层，在第一绝缘层和第一导电层上形成第二导电层，以及利用多个驻留循环固化第二绝缘层以增强对第一绝缘层和第一导电层的粘附。第二绝缘层具有与第一绝缘层的CTE不同的CTE。
在另一实施例中，本发明是一种制作半导体器件的方法，该方法包括以下步骤：提供半导体管芯，在半导体管芯上形成第一绝缘层，在第一绝缘层上形成第一导电层，以及在第一绝缘层和第一导电层上形成第二绝缘层。第二绝缘层具有与第一绝缘层的CTE不同的CTE。
在另一实施例中，本发明是一种制作半导体器件的方法，该方法包括以下步骤：提供半导体管芯，在半导体管芯上形成第一绝缘层，利用多个驻留循环固化第一绝缘层以增强对相邻层的粘附，在第一绝缘层上形成第一导电层，以及在第一绝缘层和第一导电层上形成第二绝缘层。
在另一实施例中，本发明是一种半导体器件，其包括半导体管芯和形成在半导体管芯上的第一绝缘层。第一导电层形成在第一绝缘层上。第二绝缘层形成在第一绝缘层和第一导电层上。第二绝缘层具有与第一绝缘层的CTE不同的CTE。
附图说明
图1示出具有安装到其表面的不同类型封装的PCB；
图2a-2c示出安装到PCB的典型半导体封装的更多细节；
图3a-3c示出具有被划片街区(saw street)分开的多个半导体管芯的半导体晶片；
图4a-4i示出形成具有位于半导体管芯上的互连结构的ECWLP封装的过程，所述半导体管芯具有不同CTE绝缘层并且每个绝缘层被优化用于粘附到相邻层；
图5示出具有用于半导体管芯的互连结构的ECWLP封装，所述半导体管芯具有不同CTE绝缘层并且每个绝缘层被优化用于粘附到相邻层；
图6a-6g示出形成具有位于管芯上的互连结构的ECWLP封装的另一过程，所述管芯具有不同CTE绝缘层并且每个绝缘层被优化用于粘附到相邻层；以及
图7示出具有用于半导体管芯的互连结构的ECWLP封装，所述半导体管芯具有不同CTE绝缘层并且每个绝缘层被优化用于粘附到相邻层。
具体实施方式
参考附图在下列描述中的一个或多个实施例中描述本发明，在附图中相似的数字表示相同或类似的元件。虽然根据用来实现本发明的目的的最佳方式描述本发明，但是本领域技术人员将理解的是，它旨在覆盖可以被包含在由被下列公开和各图所支持的所附权利要求及其等效物限定的本发明的精神和范围内的替代物、变型、和等效物。
一般利用两个复杂的制造工艺制造半导体器件：前端制造和后端制造。前端制造包括在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包括有源和无源电部件，所述有源和无源电部件被电连接以形成功能电路。有源电部件，例如晶体管和二极管，具有控制电流的流动的能力。无源电部件，例如电容器、电感器、电阻器、和变压器，产生执行电路功能所必需的电压和电流之间的关系。
通过包括掺杂、沉积、光刻、刻蚀、和平面化的一系列工艺步骤在半导体晶片的表面上形成无源和有源部件。掺杂通过例如离子注入或热扩散的技术将杂质引入到半导体材料中。所述掺杂工艺改变有源器件中的半导体材料的导电性，将半导体材料转变成绝缘体、导体，或响应于电场或基极电流动态改变半导体材料导电性。晶体管包括有变化的掺杂类型和程度的区域，所述区域根据需要被设置为使晶体管能够在施加电场或基极电流时促进或限制电流的流动。
通过具有不同电特性的材料的层形成有源和无源部件。所述层可以通过部分地由被沉积的材料的类型决定的多种沉积技术形成。例如，薄膜沉积可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、电解电镀、以及无电极电镀(electroless plating)工艺。每个层通常被图案化以形成有源部件、无源部件、或部件之间的电连接的各部分。
可以利用光刻图案化所述层，所述光刻包括在将被图案化的层上沉积光敏材料，例如光致抗蚀剂。利用光将图案从光掩模转移到光致抗蚀剂。在一个实施例中，利用溶剂将经受光的光致抗蚀剂图案部分除去，暴露将被图案化的下层的各部分。在另一个实施例中，利用溶剂将未经受光的光致抗蚀剂(负性光致抗蚀剂)图案部分除去，暴露将被图案化的下层的各部分。光致抗蚀剂的剩余物被除去，留下被图案化的层。可替换地，利用例如无电极电镀或电解电镀的技术通过直接将材料沉积到通过先前的沉积/刻蚀工艺形成的区域或空隙中来图案化一些类型的材料。
在现有图案上沉积材料的薄膜可能会放大下面的图案并且引起不均匀的平面。需要均匀的平面来制造更小和更密集包装的有源和无源部件。可以利用平面化从晶片的表面除去材料和制造均匀平面。平面化包括利用抛光垫抛光晶片的表面。在抛光期间，磨料和腐蚀性化学品被添加到晶片的表面。组合的磨料机械作用和化学品腐蚀作用除去了任何不规则的表面形貌(topography)，产生均匀的平面。
后端制造指的是将已完成的晶片切割或单体化成单个管芯，并且然后封装管芯用于结构支撑和环境隔离。为单体化半导体管芯，沿被叫做划片街区或划线的晶片非功能区域刻划和断开所述晶片。利用激光切割工具或锯条来单体化晶片。在单体化之后，单个半导体管芯被安装到封装衬底，所述封装衬底包括用来与其它系统部件互连的引脚或接触焊盘。形成在半导体管芯上的接触焊盘然后被连接到封装内的接触焊盘。可以利用焊料凸块、柱形凸块(stud bump)、导电胶、或线结合(wirebond)来制作电连接。密封剂或其它成型材料被沉积到封装上以提供物理支撑和电隔离。已完成的封装然后被插入电系统中并且半导体器件的功能可以用到其它系统部件。
图1示出具有芯片载体衬底或印刷电路板(PCB)52的电子器件50，所述芯片载体衬底或印刷电路板(PCB)52具有多个安装在它的表面上的半导体封装。电子器件50可以具有一种半导体封装、或多种半导体封装，这取决于应用。为了说明的目的，在图1中示出不同类型的半导体封装。
电子器件50可以是利用半导体封装来执行一个或多个电功能的独立系统。可替换地，电子器件50可以是更大系统的子部件。例如，电子器件50可以是蜂窝式电话、个人数字助理(PDA)、数码摄像机(DVC)或其它电子通信装置的一部分。可替换地，电子器件50可以是能被插入计算机中的图形卡、网络接口卡、或其它信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路(ASIC)、逻辑电路、模拟电路、RF电路、分立器件、或其它半导体管芯或电部件。对于将被市场接受的这些产品而言，小型化和减轻重量是必需的。半导体器件之间的距离必须被减小以实现更高的密度。
在图1中，PCB 52提供普通的衬底用于安装在PCB上的半导体封装的结构支撑和电互连。利用蒸发、电解电镀、无电极电镀、丝网印刷、或其它合适的金属沉积工艺将导电信号迹线(trace)54形成在PCB 52的表面上或各层内。信号迹线54提供半导体封装、安装的部件、以及其它外部系统部件中的每一个之间的电通信。迹线54也将电源和地连接提供给半导体封装中的每一个。
在一些实施例中，半导体器件可以具有两个封装级。第一级封装是用来将半导体管芯以机械和电的方式附着到中间载体的技术。第二级封装包括将所述中间载体以机械和电的方式附着到PCB。在其它实施例中，半导体器件可以仅具有第一级封装，其中管芯被以机械和电的方式直接安装到PCB。
为了说明的目的，几种第一级封装，包括接合线封装56和倒装芯片58，被示出在PCB 52上。另外，几种第二级封装，包括球栅阵列(BGA)60、凸块芯片载体(BCC)62、双列直插式封装(DIP)64、岸面栅格阵列(land grid array，LGA)66、多芯片模块(MCM)68、四侧无引脚扁平封装(quad flat non-leaded package，QFN)70、以及四侧扁平封装72被示出安装在PCB 52上。根据系统要求，利用第一和第二级封装形式的任何组合配置的半导体封装的任何组合、以及其它电子部件，可以被连接到PCB 52。在一些实施例中，电子器件50包括单个附着的半导体封装，虽然其它实施例要求多互连封装。通过在单个衬底上组合一个或多个半导体封装，制造商可以将预先制作的部件并入电子器件和系统中。因为所述半导体封装包括复杂功能，所以可以利用更便宜的部件和流水线制造工艺来制造电子器件。所得到的器件较少可能失效并且制造起来花费较少，对用户而言导致更低的成本。
图2a-2c示出示范性半导体封装。图2a示出安装在PCB 52上的DIP 64的更多细节。半导体管芯74包括包含模拟或数字电路的有源区，所述模拟或数字电路被实现为根据管芯的电设计形成在管芯内并且被电互连的有源器件、无源器件、导电层、和介电层。例如，电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及形成在半导体管芯74的有源区内的其它电路元件。接触焊盘76是一层或多层的导电材料，例如铝(AL)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、或银(Ag)，并且电连接到形成在半导体管芯74内的电路元件。在DIP64的组装期间，利用金硅共晶层或粘附材料(例如热的环氧或环氧树脂)将半导体管芯74安装到中间载体78。封装体包括绝缘封装材料，例如聚合物或陶瓷。导体引线80和接合线82在半导体管芯74和PCB 52之间提供电互连。密封剂84被沉积在封装上用于通过防止湿气与粒子进入所述封装以及污染半导体管芯74或接合线82来进行环境保护。
图2b示出安装在PCB 52上的BCC 62的更多细节。半导体管芯88利用底层填充材料或环氧树脂粘附材料92被安装到载体90上。接合线94在接触焊盘96和98之间提供第一级封装互连。模塑料或密封剂100被沉积在半导体管芯88和接合线94上以为所述器件提供物理支撑和电隔离。接触焊盘102利用电解电镀或无电极电镀这样合适的金属沉积形成在PCB52的表面上以防止氧化。接触焊盘102电连接到PCB 52中的一个或多个导电信号迹线54。凸块104被形成在BCC 62的接触焊盘98与PCB 52的接触焊盘102之间。
在图2c中，利用倒装芯片型第一级封装将半导体管芯58面朝下地安装到中间载体106。半导体管芯58的有源区108包含模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计形成的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及在有源区108内的其它电路元件。半导体管芯58通过凸块110被电连接和机械连接到载体106。
BGA 60利用凸块112电连接和机械连接到具有BGA型第二级封装的PCB52。半导体管芯58通过凸块110、信号线114、以及凸块112电连接到导电信号迹线54。模塑料或密封剂116被沉积在半导体管芯58和载体106上以为所述器件提供物理支撑和电隔离。倒装芯片半导体器件提供从半导体管芯58上的有源器件到PCB 52上的导电轨迹的短导电路径以便减小信号传播距离、降低电容、并且改善总的电路性能。在另一个实施例中，半导体管芯58可以在没有中间载体106的情况下利用倒装芯片型第一级封装被以机械和电的方式直接连接到PCB 52。
图3a示出具有用于结构支撑的基底衬底材料122(例如硅、锗、砷化镓、磷化铟、或碳化硅)的半导体晶片120。多个半导体管芯或部件124形成在晶片120上，被非有源的管芯间的晶片区域或划片街区126分开，如上所述。划片街区126提供切割区域以将半导体晶片120单体化成单个半导体管芯124。
图3b示出半导体晶片120的一部分的截面图。每个半导体管芯124具有后表面128和有源表面区域130，所述有源表面区域130包含模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计和功能形成在管芯内并且电互连的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、和形成在有源区域130内的其它电路元件以实现模拟电路或数字电路，例如数字信号处理器(DSP)、ASIC、存储器、或其它信号处理电路。半导体管芯124也可以包括集成无源器件(IPD)，例如电感器、电容器、和电阻器，用于RF信号处理。在一个实施例中，半导体管芯124是倒装芯片型管芯。
利用PVD、CVD、电解电镀、无电极电镀工艺、或其它合适的金属沉积工艺在有源表面130上形成导电层132。导电层132可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、或其它合适的导电材料。导电层132用作用于有源表面130上的电路的接触焊盘。可以离半导体管芯124的边缘第一距离并排设置接触焊盘132。可替换地，接触焊盘132可以多行偏移使得第一行接触焊盘被设置得离管芯的边缘为第一距离，并且与第一行交替的第二行接触焊盘被设置得离管芯的边缘为第二距离。
利用PVD、CVD、印刷、旋涂、喷涂、烧结或热氧化，在有源表面130和导电层132上形成用于电隔离的绝缘或者钝化层134。绝缘层134包括一层或多层的焊料抗蚀剂、二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、五氧化二钽(Ta2O5)、氧化铝(Al2O3)或者其它具有相似绝缘和结构特性的材料。可以利用蚀刻工艺通过光致抗蚀剂层去除一部分绝缘层134，以暴露导电层132。
在图3c中，使用锯条或激光切割工具136通过划片街区126将半导体晶片120单体化成单个半导体管芯124。
相对于图1和图2a-2c，图4a-4i示出形成嵌入式芯片晶片级球栅阵列(ECWLP)半导体封装的过程，所述嵌入式芯片晶片级球栅阵列半导体封装具有位于半导体管芯上的装配互连结构，所述半导体管芯具有不同CTE绝缘层并且每个绝缘层被优化用于粘附到相邻层。图4a示出了包含临时或者牺牲基底材料的衬底或者载体140，所述临时或者牺牲基底材料例如是硅、聚合物、氧化铍或者用于结构支撑的其它合适的低成本、刚性材料。界面层或者双面胶带142形成在载体140之上，作为临时粘性结合膜或者刻蚀停止层。
来自图3a-3c的半导体管芯124在绝缘层134面向载体140的情况下与载体140对准并且被安装到载体140。图4b示出了安装到载体140的半导体管芯124，其中绝缘层134结合到界面层142。
在图4c中，利用浆料印刷(paste printing)、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器(applicator)，将密封剂或者模塑料144沉积在半导体管芯124之上和周围。密封剂144可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂144不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。
在图4d中，在可选的背面研磨操作中通过研磨器148去除密封剂144的背表面146的一部分，以平面化密封剂且暴露半导体管芯124的背表面128。研磨操作减小了封装轮廓。
从图4c继续，通过化学腐蚀、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描、或湿法脱模来除去载体140和界面层142，以暴露接触焊盘132、绝缘层134和密封剂144，如图4e中所示。
在图4f中，利用层压、丝网印刷、切涂(slit coating)、旋涂或喷涂，在绝缘层134、密封剂144和暴露的导电层132上形成绝缘或介电层150。绝缘层150包括一层或多层的低温(小于250℃)固化聚合物介电材料，诸如低温固化负型聚酰亚胺(PI)、正型聚苯并恶唑(polybenzoxazoles，PBO)、具有或不具有填充物的非光敏聚合物电介质、或者其它合适的电介质材料。特别地，绝缘层150被图案化并且被固化以最优地粘附到半导体管芯124的导电层132、绝缘层134和密封剂144。绝缘层150的固化过程包括多步驻留轮廓(dwellprofile)，例如，具有至少三个不同驻留步骤，以增强在高压锅测试(PCT)下与导电层132、绝缘层134和密封剂144的机械和粘附特性，例如＞400kg/cm2持续0至200小时的未偏置湿度加速压力测试(uHAST)，而在固化后不引入表面褶皱。多步驻留轮廓包括温度小于100℃的第一驻留步骤，例如70-90℃、持续30-90分钟以去除溶剂和湿气，温度在120-150℃之间的第二驻留步骤，持续30-60分钟，以及温度在180-240℃之间的第三驻留步骤，持续60-180分钟。
绝缘层150在25℃下，具有抗拉强度＞100MPa，高度伸长＞20％以及模数＜3.0Gpa。特别地，绝缘层150的CTE在30-90ppm范围内选择。一部分绝缘层150通过刻蚀工艺被去除，例如UV曝光之后是湿法化学显影，或者仅激光(UV或准分子激光)通路钻孔，以暴露导电层132。
在图4g中，使用图案化和金属沉积工艺，诸如溅射、电解电镀和无电极电镀，在绝缘层150和导电层132上形成导电层或者再分配层(RDL)152。导电层152可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、钛(Ti)、钨(W)、TiW/Cu、Ti/Cu或者其它合适的导电材料。一部分导电层152电连接到半导体管芯124的导电层132。根据半导体管芯124的设计和功能，导电层152的其它部分可以共电(electrically common)或者被电隔离。
在图4h中，利用层压、丝网印刷、切涂、旋涂或喷涂，在绝缘层150和导电层152上形成绝缘或者介电层154。绝缘层154包括一层或多层的低温(小于250℃)固化聚合物介电材料，诸如低温固化负型PI、正型PBO、具有或不具有填充物的非光敏聚合物电介质、或者其它合适的电介质材料。特别地，绝缘层154被图案化并且被固化以最优地粘附到绝缘层150和导电层152。绝缘层154的固化过程包括多步驻留轮廓，例如，具有至少三个不同驻留步骤，以增强在PCT下与绝缘层150和导电层152的机械和粘附特性，例如＞400kg/cm2持续0至500小时的uHAST，而在固化后不引入表面褶皱。多步驻留轮廓包括温度小于100℃的第一驻留步骤，例如70-90℃、持续30-90分钟以去除溶剂和湿气，温度在120-150℃之间的第二驻留步骤，持续30-60分钟，以及温度在180-240℃之间的第三驻留步骤，持续60-180分钟。
绝缘层154在25℃下，具有抗拉强度＞100MPa，高度伸长＞20％以及模数＜3.0Gpa。特别地，绝缘层154的CTE被选择成与绝缘层150的CTE不同。例如，绝缘层154的CTE在90-150ppm范围内选择。可替换地，绝缘层150的CTE选择为90-150ppm，并且绝缘层154的CTE选择为30-90ppm。在一个实施例中，绝缘层150的CTE选择为73ppm，并且绝缘层154的CTE选择为126ppm。一部分绝缘层154通过刻蚀工艺被去除，例如UV曝光之后是湿法化学显影，或者仅激光(UV或准分子激光)通路钻孔，以暴露导电层152。
绝缘层150和154的不同CTE跨越互连结构158形成介电梯度。介电梯度减小了在温度循环期间，例如在可靠性测试期间，由绝缘层150和154，尤其是由于绝缘层154的自由边界表面和绝缘层150与密封剂144以及半导体管芯124之间的CTE失配引起的应力。
在另一个实施例中，绝缘层150和154具有相似CTE，例如，+/-30ppm/℃。在装配过程期间和在固化之后，绝缘层150具有与导电层132、绝缘层134和密封剂144的良好粘附性，以及抗拉强度＞100MPa和高度伸长＞20％的良好机械特性。绝缘层154具有与绝缘层150和导电层152的良好粘附性，以及抗拉强度＞100MPa和高度伸长(＞20％)的良好机械特性。另外，绝缘层154具有致密的材料结构以阻挡或者延迟湿气渗透到膜中，以及因此渗透到绝缘层150、150/144界面、和150/134界面中。绝缘层154的致密状态还改进了uHAST和PCT中的可靠性并且防止在150/144界面和150/134界面处的界面分层。
在另一个实施例中，绝缘层150和154具有与导电层132、绝缘层134和密封剂144的良好粘附性，以及抗拉强度＞100MPa和高度伸长＞20％的良好机械特性。绝缘层150在较高温度下被固化，例如，240℃+/-10℃，而绝缘层154在较低温度下被固化，例如215℃+/-10℃。由于用于导电层152的晶种层PVD中的不同残留应力，翘曲行为，排气控制，因而不同固化温度降低了导电层132和152间的接触电阻和封装温度循环测试可靠性性能，并且增强了在不同温度下150和154之间的界面。
在图4i中，使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在导电层152上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将凸块材料结合到导电层152。在一个实施例中，通过将凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块156。在一些应用中，凸块156被二次回流以改善到导电层152的电接触。凸块156也可以被压缩结合到导电层152。凸块156表示一种可以形成在导电层152上的互连结构。所述互连结构也可以使用柱形凸块、微凸块、或其它电互连。
绝缘层150和154、导电层152、和凸块156构成形成在半导体管芯124的有源表面130和密封剂144上的装配互连结构158。半导体管芯124和装配互连结构158代表重构晶片形式中ECWLP。使用锯条或激光切割工具160，通过装配互连结构158和密封剂144，将重构晶片单体化成包括半导体管芯124的单个ECWLP封装162。
图5示出了ECWLP封装162，其中半导体管芯124电连接到导电层152和凸块156以便外部互连到其它半导体器件。在一个实施例中，绝缘层150的CTE在30-90ppm的范围内选择，并且绝缘层154的CTE在90-150ppm的范围内被选择。可替换地，绝缘层150的CTE选择为90-150ppm，并且绝缘层154的CTE选择为30-90ppm。绝缘层150和154的不同CTE跨越互连结构158形成介电梯度。介电梯度减小了在温度循环期间，例如在可靠性测试期间，由绝缘层150和154，尤其是由于绝缘层154的自由边界表面和绝缘层150与密封剂144以及半导体管芯124之间的CTE失配引起的应力。
绝缘层150被图案化并且被固化以最优地粘附到半导体管芯124的导电层132、绝缘层134和密封剂144。绝缘层150的固化过程包括多步驻留轮廓以增强对导电层132、绝缘层134和密封剂144的机械和粘附特性，而不引入表面褶皱。绝缘层154被图案化并且被固化以最优地粘附到绝缘层150和导电层152。绝缘层154的固化步骤包括多步驻留轮廓以增强对绝缘层150和导电层152的机械和粘附特性，而不引入表面褶皱。
相对于图1和图2a-2c，图6a-6g示出形成ECWLP半导体封装的另一过程，所述ECWLP半导体封装具有位于半导体管芯上的装配互连结构，所述半导体管芯具有不同CTE绝缘层并且每个绝缘层被优化用于粘附到相邻层。从图4e继续，利用层压、丝网印刷、切涂、旋涂或喷涂，在绝缘层134、密封剂144和暴露的导电层132上形成绝缘或介电层170。绝缘层170包括一层或多层的低温(小于250℃)固化聚合物介电材料，诸如低温固化负型PI、正型PBO、具有或不具有填充物的非光敏聚合物电介质、或者其它合适的电介质材料。特别地，绝缘层170被图案化并且被固化以最优地粘附到半导体管芯124的导电层132、绝缘层134和密封剂144。绝缘层170的固化过程包括多步驻留轮廓，例如，具有至少三个不同驻留步骤，以增强在PCT下与导电层132、绝缘层134和密封剂144的机械和粘附特性，例如＞400kg/cm2持续0至200小时的uHAST，而在固化后不引入表面褶皱。多步驻留轮廓包括温度小于100℃的第一驻留步骤，例如70-90℃、持续30-90分钟以去除溶剂和湿气，温度在120-150℃之间的第二驻留步骤，持续30-60分钟，以及温度在180-240℃之间的第三驻留步骤，持续60-180分钟。绝缘层170在25℃下，具有抗拉强度＞100MPa，高度伸长＞20％以及模数＜3.0Gpa。特别地，绝缘层170的CTE在30-90ppm范围内选择。一部分绝缘层170通过刻蚀工艺被去除，例如UV曝光之后是湿法化学显影，或者仅激光(UV或准分子激光)通路钻孔，以暴露导电层132。
在图6b中，使用图案化和金属沉积工艺，诸如溅射、电解电镀和无电极电镀，在绝缘层170和导电层132上形成导电层或者RDL172。导电层172可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、Ti、W、TiW/Cu、Ti/Cu或者其它合适的导电材料。一部分导电层172电连接到半导体管芯124的导电层132。根据半导体管芯124的设计和功能，导电层172的其它部分可以共电或者被电隔离。
在图6c中，利用层压、丝网印刷、切涂、旋涂或喷涂，在绝缘层170和导电层172上形成绝缘或者介电层174。绝缘层174包括一层或多层的低温(小于250℃)固化聚合物介电材料，诸如低温固化负型PI、正型PBO、具有或不具有填充物的非光敏聚合物电介质、或者其它合适的电介质材料。特别地，绝缘层174被图案化并且被固化以最优地粘附到绝缘层170和导电层172。绝缘层174的固化过程包括多步驻留轮廓，例如，具有至少三个不同驻留步骤，以增强在PCT下与绝缘层170和导电层172的机械和粘附特性，例如＞400kg/cm2持续0至500小时的uHAST，而在固化后不引入表面褶皱。多步驻留轮廓包括温度小于100℃的第一驻留步骤，例如70-90℃、持续30-90分钟以去除溶剂和湿气，温度在120-150℃之间的第二驻留步骤，持续30-60分钟，以及温度在180-240℃之间的第三驻留步骤，持续60-180分钟。
绝缘层174在25℃下，具有抗拉强度＞100MPa，高度伸长＞20％以及模数＜3.0Gpa。特别地，绝缘层174的CTE被选择成与绝缘层170的CTE不同。例如，绝缘层174的CTE在90-110ppm范围内选择。可替换地，绝缘层170的CTE选择为90-110ppm，并且绝缘层174的CTE选择为30-90ppm。在一个实施例中，绝缘层170的CTE选择为73ppm，并且绝缘层174的CTE选择为106ppm。一部分绝缘层174通过刻蚀工艺被去除，例如UV曝光之后是湿法化学显影，或者仅激光(UV或准分子激光)通路钻孔，以暴露导电层172。
可替换地，绝缘层174在多步驻留固化轮廓后具有致密的结构以阻挡或者延迟湿气渗透到膜中，以及因此渗透到绝缘层170、170/144界面、和170/134界面中。
在图6d中，使用图案化和金属沉积工艺，诸如溅射、电解电镀和无电极电镀，在绝缘层174和导电层172上形成导电层或者RDL176。导电层176可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、Ti、W、TiW/Cu、Ti/Cu或者其它合适的导电材料。一部分导电层176电连接到导电层172。根据半导体管芯124的设计和功能，导电层176的其它部分可以共电或者被电隔离。
在图6e中，利用层压、丝网印刷、切涂、旋涂或喷涂，在绝缘层174和导电层176上形成绝缘或者介电层178。绝缘层178包括一层或多层的低温(小于250℃)固化聚合物介电材料，诸如低温固化负型PI、正型PBO、具有或不具有填充物的非光敏聚合物电介质、或者其它合适的电介质材料。特别地，绝缘层178被图案化并且被固化以最优地粘附到绝缘层174和导电层176。绝缘层178的固化过程包括多步驻留轮廓，例如，具有至少三个不同驻留步骤，以增强在PCT下与绝缘层174和导电层176的机械和粘附特性，例如＞400kg/cm2持续0至500小时的uHAST，而在固化后不引入表面褶皱。多步驻留轮廓包括温度小于100℃的第一驻留步骤，例如70-90℃、持续30-90分钟以去除溶剂和湿气，温度在120-150℃之间的第二驻留步骤，持续30-60分钟，以及温度在180-240℃之间的第三驻留步骤，持续60-180分钟。
绝缘层178在25℃下，具有抗拉强度＞100MPa，高度伸长＞20％以及模数＜3.0Gpa。特别地，绝缘层178的CTE被选择成与绝缘层170和174的CTE不同。例如，绝缘层178的CTE在110-150ppm范围内选择。可替换地，绝缘层170的CTE选择为110-150ppm，绝缘层174的CTE选择为90-110ppm，并且绝缘层178的CTE选择为30-90ppm。在一个实施例中，绝缘层170的CTE选择为73ppm，绝缘层174的CTE选择为106ppm，并且绝缘层178的CTE选择为126ppm。一部分绝缘层178通过刻蚀工艺被去除，例如UV曝光之后是湿法化学显影，或者仅激光(UV或准分子激光)通路钻孔，以暴露导电层176。
可替换地，绝缘层178在多步驻留固化轮廓后具有致密的结构以阻挡或者延迟湿气渗透到膜中，以及因此渗透到绝缘层178和178/174界面中。
绝缘层170、174和178的不同CTE跨越互连结构182形成介电梯度。介电梯度减小了在温度循环期间由绝缘层170、174和178引起的应力。
在图6f中，使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在导电层176上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将凸块材料结合到导电层176。在一个实施例中，通过将凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块180。在一些应用中，凸块180被二次回流以改善到导电层176的电接触。凸块180也可以被压缩结合到导电层176。凸块180表示一种可以形成在导电层176上的互连结构。所述互连结构也可以使用柱形凸块、微凸块、或其它电互连。
绝缘层170、174和178、导电层172和176、和凸块180构成形成在半导体管芯124的有源表面130和密封剂144上的装配互连结构182。半导体管芯124和装配互连结构182代表重构晶片形式中ECWLP。使用锯条或激光切割工具183，通过装配互连结构182和密封剂144将重构晶片单体化成包含半导体管芯124的单个ECWLP封装184。
图7示出了ECWLP封装184，其中半导体管芯124电连接到导电层172和凸块176以便外部互连到其它半导体器件。绝缘层170、174和178的不同CTE跨越互连结构182形成介电梯度。介电梯度减小了在温度循环期间由绝缘层170、174、和178引起的应力。
绝缘层170被图案化并且被固化以最优地粘附到半导体管芯124的导电层132、绝缘层134和密封剂144。绝缘层170的固化过程包括多步驻留轮廓以增强对导电层132、绝缘层134和密封剂144的机械和粘附特性，而不引入表面褶皱。绝缘层174被图案化并且被固化以最优地粘附到绝缘层170和导电层172。绝缘层178在25℃下，具有抗拉强度＞100MPa，高度伸长＞20％以及模数＜3.0Gpa。
可替换地，绝缘层170在25℃下，具有抗拉强度＞100MPa，高度伸长＞20％以及模数＜3.0Gpa。绝缘层178在多步驻留固化轮廓后具有致密的结构以阻挡PCT中的湿气。绝缘层174可以具有绝缘层170或者绝缘层178的特性。
虽然已经详细说明本发明的一个或多个实施例，但是本领域技术人员将理解的是，在不脱离由下列权利要求所阐述的本发明的范围的情况下可以对那些实施例进行修改和改编。

Claims (15)

1.一种制作半导体器件的方法，包括：
提供半导体管芯；
在所述半导体管芯上沉积密封剂；
在所述半导体管芯和所述密封剂上形成第一绝缘层，其中所述第一绝缘层包括在30-90ppm/˚C的第一范围内的第一热膨胀系数（CTE）；
在所述第一绝缘层上形成第一导电层；
形成与所述第一绝缘层和所述第一导电层接触的包括第二CTE的第二绝缘层，其中所述第二绝缘层的所述第二CTE在大于所述第一范围并且不与所述第一范围重叠的第二范围内；以及
形成与所述第二绝缘层接触的第三绝缘层，其中所述第三绝缘层的第三CTE在大于所述第二范围并且不与所述第二范围重叠的第三范围内。
2.根据权利要求1的方法，其中所述第一绝缘层的所述第一CTE和所述第二绝缘层的所述第二CTE形成从所述第一绝缘层到所述第二绝缘层的介电梯度。
3.根据权利要求1的方法，进一步包括：
利用多个驻留循环固化所述第一绝缘层以增强对所述半导体管芯的粘附；以及
利用多个驻留循环固化所述第二绝缘层以增强对所述第一绝缘层和所述第一导电层的粘附。
4.根据权利要求3的方法，其中所述多个驻留循环包括以第一温度持续第一时间周期的第一驻留步骤、以第二温度持续第二时间周期的第二驻留步骤、以及以第三温度持续第三时间周期的第三驻留步骤。
5.根据权利要求1的方法，进一步包括
在所述第二绝缘层和所述第一导电层上形成第二导电层。
6.根据权利要求1的方法，进一步包括利用多个驻留循环固化第三绝缘层以阻挡湿气。
7.一种半导体器件，包括：
半导体管芯；
沉积在所述半导体管芯上的密封剂；
在所述半导体管芯和所述密封剂上形成的装配互连结构，其中所述装配互连结构包括，
（a）第一绝缘层，形成在所述半导体管芯之上并且直接形成在所述密封剂上；
（b）第一导电层，形成在所述第一绝缘层上；以及
（c）第二绝缘层，形成在所述第一绝缘层和所述第一导电层上，其中所述第一绝缘层的热膨胀系数（CTE）在第一范围内并且所述第二绝缘层的CTE在与所述第一范围不同并且不与所述第一范围重叠的第二范围内。
8.根据权利要求7的半导体器件，进一步包括形成在所述第二绝缘层上的第三绝缘层，其中所述第三绝缘层的CTE在与所述第一范围和所述第二范围不同并且不与所述第一范围和所述第二范围重叠的第三范围内。
9.根据权利要求7的半导体器件，进一步包括直接形成在所述半导体管芯上的第三绝缘层，其中所述第一绝缘层直接形成在所述第三绝缘层上。
10.根据权利要求7的半导体器件，其中利用多个驻留循环固化所述第一绝缘层以增强对所述半导体管芯的粘附，以及利用多个驻留循环固化所述第二绝缘层以增强对所述第一绝缘层和所述第一导电层的粘附。
11.根据权利要求7的半导体器件，进一步包括：
第二导电层，形成在所述第二绝缘层和所述第一导电层上；以及
第三绝缘层，形成在所述第二绝缘层和所述第二导电层上，其中利用多个驻留循环将所述第二绝缘层或者所述第三绝缘层固化成致密状态以阻挡湿气。
12.一种制作半导体器件的方法，包括：
提供半导体管芯；
在所述半导体管芯上沉积密封剂；
在所述半导体管芯之上并且直接在所述密封剂上形成第一绝缘层；
在所述第一绝缘层上形成第一导电层；并且
在所述第一绝缘层和所述第一导电层上形成第二绝缘层，其中所述第一绝缘层的热膨胀系数（CTE）在第一范围内并且所述第二绝缘层的CTE在与所述第一范围不同并且不与所述第一范围重叠的第二范围内。
13.根据权利要求12的方法，其中所述第二绝缘层的CTE和所述第一绝缘层的CTE形成从所述第一绝缘层到所述第二绝缘层的介电梯度。
14.根据权利要求12的方法，进一步包括在形成所述第一绝缘层之前在所述半导体管芯上形成第三绝缘层。
15.根据权利要求12的方法，进一步包括在所述第二绝缘层上形成第三绝缘层，其中所述第三绝缘层的CTE在与所述第一范围和所述第二范围不同并且不与所述第一范围和所述第二范围重叠的第三范围内。
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