KR100493352B1 - 반도체 장치 및 그의 제조 방법 - Google Patents

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KR100493352B1
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forming
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미하루 오따니
준 다나까
다까시 이노우에
가쯔히꼬 홋따
야스미찌 스즈끼
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가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
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    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract

본 발명은 층간 절연막으로서 도포된 유기 절연막 및 유기 금속 중합체를 포함하는 절연막을 이용하여, 절연막을 반 열경화 상태로 패턴화한 후, 유기 금속 중합체를 마스크로 하여, 하층의 유기 절연막을 산소를 주성분으로 하는 플라즈마 가스를 이용하여 에칭 가공한 후, 이러한 절연막의 최종 열경화 처리를 실시하는 공정에 의해서, 실질적으로 층간 용량이 작은 반도체 장치를 실현하고, 그의 고속 동작을 가능하게 하는 반도체 장치의 제조 방법에 관한 것이다.

Description

반도체 장치 및 그의 제조 방법 {Semiconductor Device and Method of Manufacturing the Semiconductor Device}
본 발명은 저유전율을 갖는 유기 절연막을 층간 절연막으로 이용한 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 소자의 고집적화와 칩 크기의 축소에 따라 배선의 미세화, 피치의 협소화 및 다층화가 진행되고 있다. 이에 따라, 신호가 배선을 전파할 때의 지연 시간, 즉 배선 지연이 증가되는 경향이 있고, 반도체 소자를 이용한 전자 기기를 사용하는 데에 있어서 큰 문제가 되고 있다.
일반적으로, 배선을 전파하는 신호의 속도는 배선 저항 (R)과 배선간 용량 (C)의 곱(RC)에 의해서 결정되기 때문에 배선 저항을 저하시키거나 또는 배선간 용량을 작게 하는 것, 즉 층간 절연막의 저유전율화를 행하는 것이 배선 지연을 저감하기 위해서 필요하다.
종래부터 반도체 장치의 층간 절연막에는 CVD(chemical vapor deposition)법을 이용하여 막형성된 SiO2막 (비유전율 4.0 정도)나 SiN막 (비유전율 7.O 정도) 등의 무기계 재료가 사용되고 있었다. 그리고, 종래의 공정을 답습할 수 있는 저유전율 재료로서, 최근에는 SiOF막 (비유전율 3.7 정도)이 빈번하게 사용되고 있다.
그러나, SiOF막은 유전율이 비교적 높고, 이것을 층간 절연막으로 사용한 경우에는 층간 용량을 저감하는 효과가 충분하지 않기 때문에 차세대 이후의 반도체 장치로는 더욱 낮은 유전율을 갖는 재료가 요구되고 있다.
비유전율 3.0 이하의 층간 절연막 재료로서 유기계 재료가 활발하게 연구되고 있다. 유기 절연막 재료로는 탄화수소계 수지인 폴리이미드, 폴리파라크실릴렌, 폴리아릴렌에테르, 폴리아릴렌, 폴리벤조시클로부텐, 폴리나프탈렌 등의 고분자 재료가 알려져 있다. 이들 재료는 탄소 원자를 함유하여 막의 밀도를 저감시키고, 또한 분자 (단량체) 자신의 분극율을 작게 함으로써 저유전율을 달성하고 있다. 또한, 이미드 결합 또는 방향환을 도입함으로써 어느 정도의 내열성을 확보하고 있다.
그러나, 유기 절연막을 포함하는 층간 절연막을 포토 레지스트를 사용하여 패턴화할 때, 그 에칭 특성은 막의 조성에 따라 크게 다르다. 즉, 상기한 저유전율막은 포토레지스트와 공통 성분인 탄소나 수소 등을 포함하기 때문에 양쪽의 에칭 특성은 동일한 경향을 나타낸다. 따라서, 포토 레지스트를 이용하여 상기한 저유전율막을 패턴화할 경우, 패턴 가공 후의 레지스트 제거 공정 (산소 플라즈마 처리 등) 중에 저유전율막도 산화되어, 그 막 두께의 감소나 막질의 열화가 발생되는 것이 알려져 있다.
상기한 문제를 해결하기 위해 일본 특허 공개 (평)제10-112503호 공보에는 레지스트 패턴을 우선 SiO2막 등의 무기물에 전사시켜, 이것을 마스크로 하고 저유전율막에 구멍이나 홈의 패턴을 형성시킨 소위 하드마스크 (hard-mask)법이 개시되어 있다. 또한, 하드마스크법을 개량한 듀얼 하드마스크법 (하드마스크를 2층 사용함)이 문헌 [IEEE International Electron Devices Meeting Technical Digest, pp. 623 내지 626(1999)]에 보고되어 있다.
종래 기술인 반도체 장치의 제조 방법의 일례를 도 1에 나타낸다. 우선, 실리콘 기판 (1)상에 유기 저유전율 재료 (2)를 도포하고 (도 1(a)), 400 ℃ 정도에서의 경화베이킹까지 단계적으로 가열 경화시켜 막형성한다 (도 1(b)). 다음으로, 유기 저유전율막 (2)상에 예를 들면, 산화 실리콘막 (3)을 기존의 CVD법으로 형성한다 (도 1(c)). 그리고, 산화 실리콘막 (3)상에 포토레지스트를 막형성하고 (도 1(d)), 기존의 포토리소그래피법에 의해 산화 실리콘막 (3)상에 배선 패턴 형성용의 레지스트 패턴 (4)를 형성한다 (도 1(e)). 그 후, 예를 들면 CF4를 주성분으로 하는 에칭 가스를 이용하여 레지스트 패턴 (4)를 마스크로 하여, 산화 실리콘막 (3)을 에칭한다 (도 1(f)). 그리고, 또한 산소를 포함하는 에칭 가스를 이용하여 레지스트 패턴 (4) 및 산화 실리콘막 (3)을 마스크로 하여 유기 저유전율막 (2)를 에칭한다. 이 때, 동시에 레지스트 패턴 (4)도 제거되고 (도 1(g)), 배선 패턴의 형상을 갖는 개구 (5)가 형성된다. 그리고, 예를 들면 중성의 박리액에 의해 패턴 내부를 세정하여 건조 베이킹함으로써 배선 패턴이 형성된다 (도 1(h)).
그러나, 상술된 종래의 방법에서는 통상의 수지 레지스트를 마스크로 하는 방법에 비하여 공정이 복잡해지고, 비유전율이 높은 산화 실리콘막을 포함하는 하드마스크 재료가 층간 절연막의 일부로서 잔류하기 때문에, 저유전율막만을 이용한 경우에 비하여 유효 비유전율이 불가피하게 높아진다는 큰 문제가 있었다.
도 1은 종래의 반도체 장치를 설명하기 위한 공정도이다.
도 2는 실시예 1의 반도체 장치를 설명하기 위한 공정도이다.
도 3은 실시예 2의 반도체 장치를 설명하기 위한 공정도이다.
도 4는 실시예 3의 반도체 장치를 설명하기 위한 공정도이다.
도 5는 실시예 4의 반도체 장치의 단면도이다.
도 6은 실시예 5의 반도체 장치의 단면도이다.
도 7은 실시예 6의 반도체 장치의 단면도이다.
도 8은 실시예 7의 반도체 장치를 설명하기 위한 공정도이다.
도 9는 실시예 8의 적층 구조의 반도체 장치를 설명하기 위한 공정도이다.
도 10은 실시예 9의 적층 구조의 반도체 장치를 설명하기 위한 공정도이다.
도 11은 실시예 10의 적층 구조의 반도체 장치를 설명하기 위한 공정도이다.
도 12는 실시예 11의 반도체 메모리 장치를 설명하기 위한 공정도이다.
도 13은 실시예 12의 반도체 메모리 장치를 설명하기 위한 공정도이다.
도 14는 실시예 13의 반도체 논리 장치를 설명하기 위한 공정도이다.
도 15는 실시예 14의 반도체 논리 장치를 설명하기 위한 공정도이다.
도 16은 실시예 15의 웨이퍼 레벨 칩 크기 패키지 구조를 구비한 반도체 장치를 설명하기 위한 공정도이다.
도 17은 실시예 16의 웨이퍼 레벨 칩 크기 패키지 구조를 구비한 반도체 장치를 설명하기 위한 공정도이다.
도 18은 실시예 17의 멀티 칩 모듈 구조의 반도체 장치를 설명하기 위한 단면도이다.
도 19는 실시예 18의 수지 봉지형 반도체 장치를 설명하기 위한 단면도이다.
도 20은 실시예 19의 수지 봉지형 반도체 장치를 설명하기 위한 단면도이다.
또한, 도 1-20에 있어서, 각 부호는 이하의 의미를 갖는다.
1 기판
2 유기 저유전율막
3 산화 실리콘막
4 레지스트 패턴
5 개구
201, 301, 401, 701, 801, 901 기판
501, 601 하층 배선층
202, 302, 402, 502, 702, 802, 903, 1101, 1213, 1313, 1408, 1508, 1606, 1808 제1 절연막
203, 303, 403, 503, 602, 703, 803, 904, 1216, 1316, 1409, 1509, 1607, 1809 제2 절연막
504, 603 텅스텐 배선
704 비어홀
705, 804, 1220, 1320 제3 절연막
706, 1221, 1321 제4 절연막
807, 1407, 1411, 1414, 1507, 1511, 1514 배선
1223, 1323 상층 배선
1201, 1301 p형 반도체 기판
707, 1202, 1302 홈
1203, 1204, 1303, 1304 산화막
1205, 1305 n형 웰 영역
1206, 1306 p형 웰 영역
1207, 1307 게이트 절연막
1208, 1308 게이트 전극
1209, 1309 캡 절연막
1210, 1212, 1310, 1312 n형 반도체 영역
1211, 1311 측벽 스페이서
1214A, 1214B, 1217, 1314A, 1314B, 1317 접속 구멍
906, 909, 1215, 1218, 1315, 1318, 1406, 1410, 1413, 1506, 1510, 1513 도전 플러그
1219, 1224, 1319, 1324, 1416, 1516 질화 실리콘막
1222 텅스텐
1322 가드링부
1225, 1325, 1417, 1517 폴리이미드막
901, 1401, 1501, 1601, 1701 반도체 기판
1402, 1502 소자 분리 영역
1403, 1503 MOS 트랜지스터
1404, 1504 절연막
1405, 1505 BPSG막
21, 51, 71, 72, 81, 91, 92, 93, 94, 101, 102, 103, 110, 111, 1412, 14 15, 1512, 1515, 1811, 1813 적층 층간 절연막
1416, 1602, 1702 패시베이션막
1603, 1703 알루미늄 패드
1604, 1704, 1902, 2002 폴리이미드 칩 코팅막
1605, 1705 재배열 배선
1606, 1706 절연막층
1608, 1707 언더범프 금속층
l609, 1708 땜납범프
1801, 1806 세라믹층
1802 내층 배선
1803 상부 전극(Ni 층)
1804 하부 전극(Ni 층)
1805 Au층
1807 제1 알루미늄 배선층
1810 제2 알루미늄 배선층
1812 제3 알루미늄 배선층
1814 Cr/Ni-Cu층
1815 Ni/Au층
204, 304, 805, 806, 905, 1103 레지스트 패턴
902 제1 배선층
907 제2 배선층
910 제3 배선층
912 제4 배선층
1003, 1005 구리
914, 1007, 1104 제5 배선층
1001, 1101 유기 절연막
1002, 1102 중합체 절연막
1901, 2001 반도체 소자
1903, 2005, 2006 외부 단자
1904 폴리이미드 필름
1905, 2004 금선
1906, 2003 에폭시 수지
<발명을 실시하기 위한 최량의 형태>
본 발명의 반도체 장치는 배선층 위에 설치된 층간 절연막층으로 유기 절연막으로 형성된 제1 절연막을 하층으로, 유기 금속 중합체로 형성된 제2 절연막을 상층으로 적층한 층을 1층 이상 구비하고 있다.
그리고, 이 유기 절연막의 비유전율은 3.5 이하이고, 그 재질이 열경화성 수지로서 가열 경화 처리에 의해서 형성된 막인 것이 바람직하다. 또한, 유기 금속 중합체의 비유전율은 4.0 미만인 것이 바람직하다.
또한, 상기한 유기 절연막을 포함하는 제1 절연막과 유기 금속 중합체를 포함하는 제2 절연막 중 적어도 어느 한쪽이 도포법을 이용하여 형성되고, 제2 절연막의 막 두께가 적어도 제1 절연막의 막 두께 이하인 것이 바람직하다.
본 발명의 유기 금속 중합체를 포함하는 제2 절연막은 바람직하게는 산소를 주성분으로 하는 플라즈마 가스에 노출된 후, 가열 처리에 의해서 경화하여 형성된 것이다.
또한, 본 발명의 유기 절연막을 포함하는 제1 절연막은 개구를 가지며, 이 개구가 유기 금속 중합체를 포함하는 제2 절연막을 마스크로 하고 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리에 의해서 바람직하게 형성된다.
그리고, 상기한 유기 금속 중합체는 유기 관능기를 가지며 이 유기 관능기가 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리와 가열에 의해서 분해 제거된다.
또한, 이 유기 금속 중합체를 포함하는 제2 절연막은 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리와 가열 경화 처리에 의해서, 그 막경도가 향상된다.
본 발명의 유기 금속 중합체는 래더형 실리콘계 중합체인 것이 바람직하고, 하기의 화학식 I 또는 II로 표시되는 분자 구조를 갖고 있다.
식 중, R은 알칼리 가용성기를 포함하는 유기기를 나타내고, R'는 유기기를 나타내고, n은 소정의 분자량을 제공하는 반복 단위로 2 이상의 양수, 바람직하게는 2 내지 2000의 양수이다.
알칼리 가용성기를 포함하는 유기기 (R)의 예로서 바람직하게는 (식 중, m은 1 내지 3의 정수이고, R"는 수산기, q는 탄소수 1 내지 3의 정수임)을 들 수 있고, 구체적으로는 , , , 등을 들 수 있다. 또한, 유기기 (R')의 예로 바람직하게는 (식 중, m은 1 내지 3의 정수, R"'는 탄소수 1 내지 3의 알콕실기임) 등을 들 수 있고, 구체적으로는 , 등을 들 수 있다.
그리고, 상기한 유기 금속 중합체를 포함하는 제2 절연막은 바람직하게는 래더형 실리콘계 중합체와 감광제를 포함하는 감광성 수지 재료를 이용하여 형성된다.
본 발명의 전자 회로 장치는 배선층 위에 설치된 층간 절연막층이 유기 절연막으로 형성된 제1 절연막을 하층으로, 그리고 유기 금속 중합체로 형성된 제2 절연막을 상층으로 적층한 층을 구비하고 있고, 그 비유전율이 낮기 때문에, 막 두께를 얇게 할 수 있다.
본 발명의 반도체 장치는 기판상에 유기 절연막 재료를 스핀 도포하여 제1 절연막을 형성하는 공정, 이 제1 절연막상에 유기 금속 중합체 재료를 스핀 도포하여 제2 절연막을 형성하는 공정, 이 제2 절연막상에 개구 형성용 레지스트 패턴을 형성하는 공정, 레지스트 패턴을 마스크로 하여, 제2 절연막에 개구를 형성하는 공정, 상기한 레지스트와 제2 절연막을 포함하는 패턴을 마스크로 하고, 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭을 실시하여 제1 절연막에 개구 패턴을 형성함과 동시에, 상기한 레지스트를 제거하는 공정, 및 상기한 유기 금속 중합체와 유기 절연막에 의해 형성된 적층 층간 절연막을 가열 경화하는 공정을 거쳐서 형성된다.
상기한 유기 금속 중합체 재료는 상기 화학식 I 또는 II로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료가 바람직하고, 개구 형성용 레지스트 패턴을 형성함과 동시에 유기 금속 중합체를 포함하는 제2 절연막에 개구를 형성하는 것이 가능하다.
그리고, 유기 금속 중합체 재료를 래더형 실리콘계 중합체와 감광제를 포함하는 감광성 수지 재료로 구성함으로써, 개구 형성용 레지스트 패턴을 형성하지 않고, 유기 금속 중합체를 포함하는 제2 절연막에 개구를 형성하는 것이 가능해진다.
그리고, 제1 절연층 및 제2 절연층을 포함하는 층간 절연막의 패턴화 공정이 접속용 개구 형성 공정 또는 홈 배선용 홈 형성 공정 중 적어도 어느 하나이다.
또한, 본 발명에서는 유기 절연막이 열경화성 수지를 포함하고, 350 ℃ 미만, 바람직하게는 349 ℃ 내지 150 ℃에서 가열 처리된 상태로 패턴화 가공이 실시되고 그 후, 350 ℃ 이상, 바람직하게는 350 ℃ 내지 500 ℃, 더욱 바람직하게는 350 내지 450 ℃에서 가열 처리에 의해 경화되도록 하는 것이 바람직하다.
유기 절연막으로는 폴리이미드, 폴리-p-크실릴렌, 폴리아릴렌에테르, 폴리아릴렌, 폴리벤조시클로부텐, 폴리나프탈렌, 불소화폴리이미드, 폴리퀴놀린, 폴리실록산폴리이미드, 폴리퍼플루오로카본, 불소화폴리아릴렌에테르, 불소화폴리벤조시클로부텐, 폴리에테르이미드, 폴리페닐퀴녹살린, 불소화폴리벤조옥사졸, 폴리카르보디이미드 등을 사용할 수 있다.
또한, 열경화성 수지로는 기타 불소화 말레이미드, 알릴화 폴리페닐렌에테르 등을 사용할 수 있다.
또한, 본 발명에서는 제1 절연막에 개구 패턴을 형성하는 공정에서, 유기 금속 중합체를 포함하는 제2 절연막을 마스크로 사용하고, 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리를 행함과 동시에, 제2 절연막상에 형성된 레지스트 패턴을 제거한다.
그리고, 제1 절연막인 유기 절연막이 열경화성 수지를 포함하고, 350 ℃ 이상에서 가열 경화 처리를 실시하여 형성되고 또한, 제2 절연막은 유기 금속 중합체를 산소를 주성분으로 하는 플라즈마 가스에 노출시킨 후, 가열 경화 처리함으로써 형성된다.
그리고, 또한 이 유기 금속 중합체가 유기 관능기를 가지며, 그 유기 관능기가 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리와 가열 처리에 따라서 분해 제거되도록 하여 제2 절연막에 개구를 형성한다. 이 때, 드라이 에칭 처리는 유기 절연막이 반 열경화 상태의 온도 이하에서 행하는 것이 바람직하다.
본 발명의 특징은 층간 절연막을 구성하는 유기 절연막을 포함하는 제1 절연막에 개구를 설치하는 경우, 유기 금속 중합체를 포함하는 제2 절연막을 에칭용 마스크로 사용하고, 그 유기 절연막이 반 열경화 상태일 때에 패턴화 가공을 실시하는 것에 있다.
즉, 종래의 완전하게 경화된 유기 절연막을 산소를 포함하는 드라이 에칭에 의해서 가공하는 경우에, 이탈 가스 성분 등이 다음 공정에 악영향을 미치고 예를 들면, "포이즌드 비어 (poisoned via)"라고 불리는 매립 불량 및 접촉 불량 및 저항치 증가를 야기하는 데 반하여, 상기한 바와 같이 유기 금속 중합체를 350 ℃ 미만의 반 열경화 상태로 가공한 후, 350 ℃ 이상에서 최종 경화시킴으로써 이탈 가스 성분 등에 의한 영향을 배제하는 것이 가능해진다.
또한, 유기 금속 중합체를 포함하는 제2 절연막은 도포법을 이용하여 형성할 수 있기 때문에 종래법 (CVD 막형성법)에 비하여 막형성 장치에 관한 비용을 대폭 저감시킬 수 있을 뿐만 아니라 사이클 시간의 단축을 도모하는 것도 가능하다.
또한, 도포법에 의한 절연막의 형성은 그의 갭 충전 능력이나 표면 평탄화 성능이 우수하고 지금까지 요구되었던 에칭백 (etching-back)이나 CMP (Chemical Mechanical Polishing) 등의 평탄화를 위한 공정을 생략할 수 있다.
또한, 유기 금속 중합체가 래더형 실리콘계 중합체인 경우에는 막 중에 실리콘 원자를 포함하기 때문에, 산소를 주성분으로 하는 플라즈마 가스에 노출함으로써 산화 실리콘과 같은 고강도의 막으로 개질할 수도 있기 때문에, 개구 형성 후의 제2 절연막은 제1 절연막과 동시에 그대로 층간 절연막으로 이용하는 것이 가능하다. 특히, 래더형 실리콘계 중합체의 비유전율은 종래의 CVD법에 의한 산화 실리콘계 층간 절연막 (비유전율 4.0 이상)보다도 낮기 때문에 층간 절연막으로서 매우 유효하다.
또한, 상기한 유기 절연막은 폴리아릴렌에테르나 폴리아릴렌, 폴리이미드, 폴리벤조시클로부텐 등을 대표예로 들었지만, 산화 실리콘보다도 비유전율이 작고, 산소를 주성분으로 하는 플라즈마 가스에 의해서 드라이 에칭 가공이 가능한 유기재료이면 상기에 기재된 것으로 한정되는 것은 아니다.
이어서, 래더형 실리콘계 중합체를 포함하는 절연막에 대한 산소 플라즈마 처리에 관한 효과에 대해서 설명한다.
하기 표 1에, 하기 화학식 IV로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 (수 평균 분자량 (Mn)=3060, 중량 평균 분자량 (Mw)=4058, γ(Mw/Mn)=1.33( 검출기로서 자외선 흡수를 사용한 액체 크로마토그래피법을 사용하여 분자량을 측정함))의 경도 (표면에서 50 nm에서의 값)의 실리콘 웨이퍼의 경도에 대한 상대치로 표시되어 있다.
또한, 비교적 일반적인 메틸실세스퀴옥산계의 유기 SOG 재료, 하이드로젠실세스퀴옥산베이스의 무기 SOG 재료의 경도(표면에서 50 nm에서의 값)도 병기되어 있다.
본 발명에서는 래더형 실리콘계 중합체를 이용한 절연막 및 그 산소 플라즈마 처리에 대해서 이하의 공정에 의해 제조하였다. 즉, Si 웨이퍼상에 래더형 실리콘계 중합체를 스핀 도포한 후, 일례로서 250 ℃ 이하에서의 베이킹에 의해 도포막을 반 열경화 상태로 하였다. 그리고, 하기 조건을 이용하여 산소 애싱 (ashing) 처리를 실시한 후, 질소 기류 중에서 예를 들면, 400 ℃, 60 분 동안 열 처리를 하여 최종적인 절연막을 형성하였다.
또한, 산소 애싱 조건으로서, 예를 들면, RF 출력: 800 W, 압력: 1.0 Torr, 기판 온도: 60 ℃, 산소 유량: 400 sccm을 사용할 수 있다.
한편, 산소 플라즈마 처리가 되지 않은 절연막은 산소 애싱 공정을 제외하고 상기한 경우와 동일하게 하여 최종적인 절연막으로 하였다.
또한, 비교용 절연막으로서 메틸실세스퀴옥산계의 유기 SOG 재료로서 HSGㆍR7 (히타치 화성 공업(주)제조), 하이드로겐실세스퀴옥산계의 무기 SOG 재료로서 OCD-Type 12(도쿄 오카 공업(주)제조)를 산소 애싱 공정을 제외하고 상기와 동일한 방법으로 형성하였다. 막 두께는 어느 경우에도 300 nm이었다.
이들 막에 대하여, 잘 알려진 베르코비치 (Berkovich)형 다이아몬드 압자에 의한 인덴테이션 경도 측정을 행하고 기존의 경도를 갖는 융해 실리카와 비교함으로써 각각의 막의 경도를 구하였다.
각 재료의 경도 비교
재료계 Si 웨이퍼에 대한 경도 상대치
래더형 실리콘계 중합체 (산소 플라즈마 미처리) 0.08
래더형 실리콘계 중합체(산소 플라즈마 처리) 0.23
유기 SOG 0.08
무기 SOG 0.15
이 결과, 래더형 실리콘계 중합체를 이용한 절연막은 산소 애싱 처리를 실시함으로써 산소 애싱 처리를 실시하지 않은 경우에 비하여, 그 막의 경도가 대략 3배 정도 향상되고 비교예에서 나타낸 유기 SOG막이나 무기 SOG막에 비교해도 상당히 큰 경도를 갖는 것이 명확하다. 이 현상은 래더형 실리콘계 중합체의 유기 관능기가 애싱 처리에 있어서 산소에 의해 분해 제거된 것에 기인된다.
또한, 절연막의 플라즈마 처리 조건은 상기한 실험으로 한정되는 것은 아니다. 또한, 가열 처리 조건은 절연막이 갖는 열경화 온도에 의해서 결정되는 온도 이하의 온도 범위에서 제1단의 가열 처리를 행하고 (반 열경화 상태), 다음으로, 제2단의 가열 처리가 행해지도록 (최종적인 열경화) 적절하게 온도 범위를 결정하는 것이 바람직하다.
다음으로, 반도체 장치의 구체적인 실시예에 대해서, 도면을 이용하여 상세하게 설명한다.
본 발명은 상기한 기술적 배경하에 제안하는 것으로 유기 절연막을 층간 절연막으로 이용함으로써 상기한 문제점을 해결함과 동시에 제조 공정의 간략화를 도모하는 것이다. 따라서, 층간 절연막의 유효 비유전율을 낮게 하는 것이 가능해지고, 그 결과 배선을 전파하는 신호의 지연을 크게 저감시킬 수 있고, 반도체 장치의 저소비 전력화 및 고속화가 가능해진다.
본 발명은 배선층과 층간 절연막층을 구비한 반도체 장치로서, 상기 층간 절연막층이 유기 절연막으로 형성된 제1 절연막을 하층으로, 유기 금속 중합체로 형성된 제2 절연막을 상층으로 적층한 층의 1층 이상, 또는 유기 금속 중합체만으로 형성된 제2 절연막의 1층 이상인 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명은 또한, 배선층과 층간 절연막층을 구비한 전자 회로 장치로서, 상기 층간 절연막층이 유기 절연막으로 형성된 제1 절연막을 하층으로, 유기 금속 중합체로 형성된 제2 절연막을 상층으로 적층한 층의 1층 이상을 포함하는 것을 특징으로 하는 전자 회로 장치를 제공한다.
본 발명은 또한, 기판상에 유기 절연막 재료를 도포하여 제1 절연막을 형성하는 공정, 상기 제1 절연막상에 유기 금속 중합체 재료를 도포하여 제2 절연막을 형성하는 공정, 상기 제2 절연막상에 개구 형성용 레지스트 패턴을 형성하는 공정, 이 레지스트 패턴을 마스크로 하여, 상기 제2 절연막에 개구를 형성하는 공정, 상기 레지스트와 상기 제2 절연막을 마스크로 하여, 드라이 에칭 처리를 이용하여 상기 제1 절연막에 개구를 형성하고, 또한 상기 레지스트를 제거하는 공정, 및 상기 제1 절연막과 상기 제2 절연막을 가열 경화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명은 또한, 기판상에 유기 절연막 재료를 도포하여 제1 절연막을 형성하는 공정, 상기 제1 절연막상에 유기 금속 중합체 재료를 도포하여 제2 절연막을 형성하는 공정, 이 제2 절연막상에 개구 형성용 레지스트 패턴을 형성하고, 또한 상기 제2 절연막에 개구를 형성하는 공정, 드라이 에칭 처리를 사용하여 상기 제1 절연막에 개구를 형성하고, 또한 상기 레지스트를 제거하는 공정, 및 상기 제1 절연막과 상기 제2 절연막을 가열 경화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명은 또한, 기판상에 유기 절연막 재료를 도포하여 제1 절연막을 형성하는 공정, 상기 제1 절연막상에 유기 금속 중합체 재료를 도포하여 제2 절연막을 형성하는 공정, 상기 제2 절연막에 개구를 형성하는 공정, 상기 제2 절연막을 마스크로 하여, 드라이 에칭 처리를 이용하여 상기 제1 절연막에 개구를 형성하는 공정, 및 상기 제1 절연막과 상기 제2 절연막을 가열 경화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
본 발명은 또한, 메모리 소자를 내장시킨 반도체 기판, 이 반도체 기판상에 적층된 층간 절연층, 상층 배선, 배선재를 포함하며, 주변부에서의 흡습투습을 막기 위한 소자 주변을 둘러싸는 격벽 (이하, 가드링이라고 함)을 구비하고, 상기 층간 절연층이 유기 절연막을 포함하는 절연막을 하층으로, 또한 래더 (ladder)형 실리콘계 중합체를 포함하는 절연막을 상층으로 적층하여 이루어지고, 상기 메모리 소자의 최외주 영역에 배치된 상기 가드링의 일단이 상기 상층 배선에 접속되고, 또한 다른 쪽의 일단이 상기 반도체 기판의 내부에 매립되도록 형성되어 이루어지는 것을 특징으로 하는 반도체 메모리 장치를 제공한다.
본 발명은 또한, M0S 트랜지스터를 내장시킨 반도체 기판, 이 반도체 기판상에 형성된 BPSG 층, 배선층, 층간 절연층 및 보호막을 포함하고, 상기 BPSG 층과 상기 층간 절연층을 관통하여 설치된 도전 플러그가 상기 배선층을 통해 상기 반도체 기판에 접속되고, 또한 상기 층간 절연층이 유기 절연막을 포함하는 절연막을 하층으로, 래더형 실리콘계 중합체를 포함하는 절연막을 상층으로 적층하여 이루어지고, 상기 BPSG 층 및 상기 층간 절연막의 단부를 덮도록 하여 상기 보호막이 설치되어 이루어진 것을 특징으로 하는 반도체 장치를 제공한다.
<실시예 1>
도 2는 실시예 1의 반도체 장치를 설명하기 위한 공정도이다.
우선, 실리콘과 같은 반도체 기판 (201)상에 유기 절연막 재료 FLARETM(상품명, 폴리아릴렌에테르; (식 중, AR0, AR1은 방향족기임, Honeywell사 제조)를 잘 알려진 방법인 스피너를 이용하여 스핀 도포하고, 예를 들면 150 ℃, 200 ℃, 250 ℃의 핫 플레이트상에서 차례로 각 1분 동안 가열하여 반 열경화 상태의 제1 절연막 (202)를 형성하였다(도 2(a)). 이 때, 제1 절연막 (202)의 두께는 400 nm였다.
다음으로, 제1 절연막 (202)상에 하기 화학식 III으로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=2032, 중량 평균 분자량 (Mw)=2576, γ(Mw/Mn)=1.27 (검출기로서 자외선 흡수를 이용한 액체 크로마토그래피법에 의한 분자량 측정 결과))를 스핀 도포하여, 90 ℃, 140 ℃의 핫 플레이트상에 차례로 각 1분 동안 가열하였다 (도 2(b)). 이 때의 래더형 실리콘계 중합체를 포함하는 제2 절연막 (203)의 두께는 100 nm였다.
다음으로, 제2 절연막 (203)상에 배선 형성용 레지스트 TDUR-P080 (도쿄 오카 공업(주)제조)를 스핀 도포하고, 90 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 공지된 KrF 레이저스테퍼에 의한 노광, NMD-3 (상품명, 테트라메틸암모늄히드록시드(TMAH)의 2.38 ％ 수용액, 도쿄 오카 공업(주)제조)에 의한 현상을 행하여 레지스트 패턴 (204)을 형성하였다 (도 2(c)).
다음으로, 일반적인 드라이 에칭 장치, 예를 들면 Unity2-85DL을 사용하고, 또한 에칭 가스로서 CF4(95 ％)/O2(5 ％)의 혼합 가스를 이용하고 레지스트 패턴 (204)를 마스크로 하여, 제2 절연막 (203)을 패턴화하였다 (도 2(d)).
그리고, 예를 들면 100 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 레지스트 패턴 (204)와 패턴화된 제2 절연막 (203)을 마스크로 하여, O2 플라즈마 가스를 이용하여 반 열경화 상태의 제1 절연막 (202)에 개구를 형성하였다 (도 2(e)).
이 때, 동시에 레지스트 패턴 (204)가 에칭되어 없어지지만, 제2 절연막 (203)은 래더형 실리콘계 중합체의 유기 관능기 부분이 O2 플라즈마에 의해서 산화 분해되어, 산화 실리콘막과 유사한 막으로 개질되었다. 이 개질된 막은 O2 플라즈마에 노출되더라도 에칭되는 일이 없기 때문에, 에칭 마스크로서의 기능을 완수하였다.
다음으로, 개구부를 예를 들면, 클리닝액 ST-250 (ACSI사 제조)를 사용하여 세정한 후, 래더형 실리콘계 중합체를 포함하는 제2 절연막 (203)과 유기 절연막을 포함하는 제1 절연막 (202)로 구성된 적층 층간 절연막 (21)을 일괄하여, 산소 농도 10 ppm 이하의 N2 분위기 중에서, 400 ℃, 60 분간 가열하여 최종적인 열경화 처리하였다 (도 2(f)).
상기한 공정을 거쳐, 반도체 장치를 완성하였다.
여기에서, 반 열경화 상태의 적층 층간 절연막에 대하여 소정의 패턴화 가공을 실시한 후, 최종적인 열경화를 행하는 처리 방법을 사용함으로써, 적층 층간 절연막 (21)로부터 저온에서 발생하는 이탈 가스 성분이나 비어에 잔류한 클리닝액 성분 등을 전부 방출시킬 수 있고, 다음 공정인 상기한 개구에 배선 등을 형성하는 금속막형성 공정에 대한 악영향, 예를 들면 포이즌드 비어의 발생 등을 억제하는 것이 가능하였다.
또한, 종래부터 잘 알려진 방법인 CVD 막형성법에 의한 실리콘 산화막보다도 상당히 작은 비유전율을 갖는 래더형 실리콘계 중합체를 층간 절연막 중 일부로 함으로써, 층간 절연막의 유효 비유전율을 저감할 수 있었다.
또한, 상기한 절연막은 도포법을 이용하여 형성할 수 있기 때문에, 종래의 CVD 막형성법에 비하여 막형성 장치에 관한 비용을 대폭 저감시킬 수 있을 뿐만 아니라, 사이클 시간의 단축을 도모하는 것도 가능하였다.
<실시예 2>
도 3은 실시예 2의 반도체 장치를 설명하기 위한 공정도이다.
우선, 실리콘과 같은 반도체 기판 (301)상에 유기 절연막 재료 FLARETM (Honeywell사 제조)를 포함하는 반 열경화 상태의 제1 절연막 (302) (막 두께 400 nm)를 형성하는 과정은 실시예 1의 경우와 동일하였다 (도 3(a)).
다음으로, 이 제1 절연막 (302)상에 하기 화학식 IV로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=3060, 중량 평균 분자량 (Mw)=4058, γ(Mw/Mn)=1.33)을 스핀 도포하였다.
<화학식 IV>
그 후, 90 ℃, 140 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하였다 (도 3(b)). 이 때, 래더형 실리콘계 중합체를 포함하는 제2 절연막 (303)의 두께는 100 nm였다.
다음으로, 제2 절연막 (303)상에 실시예 1에서 기재된 경우와 동일한 방법을 사용하여 레지스트 패턴 (304)를 형성하지만 (도 3(c)), 동시에 알칼리 가용성 관능기를 갖는 제2 절연막 (303)도 패턴화되었다.
다음으로, 제1 절연막 (302)에 개구를 형성한 후, 제1 절연막 (302) 및 제2 절연막 (303)에 최종적인 열경화 처리를 하여 반도체 장치를 완성시키기까지의 공정(도 3(d)ㆍ(e))은 상기한 실시예 1의 경우와 동일하였다.
상기한 공정을 거쳐, 반도체 장치를 완성하였다.
본 실시예에 의하면, 실시예 1의 경우와 동일한 효과를 얻을 수 있을 뿐만 아니라, 레지스트 패턴의 현상과 동시에 제2 절연막도 동시에 패턴 가공할 수 있기 때문에, 한층 더 공정을 간략화하는 것이 가능하였다.
<실시예 3>
도 4는 실시예 3의 반도체 장치를 설명하기 위한 공정도이다.
우선, 실리콘과 같은 반도체 기판 (401)상에 반 열경화 상태의 제1 절연막 (402)를 형성하는 공정은 상기한 실시예 1의 경우와 동일하였다 (도 4(a)).
다음으로, 제1 절연막 (402)상에, 제2 절연막 (403)으로서 포지티브형 레지스트 감광제를 포함하는 상기 화학식 IV로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=3060, 중량 평균 분자량 (Mw)= 4058, γ(Mw/Mn)=1.33)를 스핀 도포하고, 예를 들면 90 ℃의 핫 플레이트상에서 예비 베이킹하였다 (도 4(b)).
다음으로, 공지된 KrF 레이저스테퍼에 의한 노광, NMD-3 (도쿄 오카 공업(주)제조)에 의한 현상을 하여 알칼리 가용성 관능기를 가지며 포지티브형 레지스트 감광제를 포함하는 제2 절연막 (403)을 패턴화하였다 (도 4(c)).
그 후, 제2 절연막 (403)을 마스크로 하여, 제1 절연막 (402)에 O2 플라즈마에 의한 개구를 형성하며 (도 4(d)), 이후 최종적인 열경화 처리를 거쳐서 반도체 장치가 완성되기까지의 공정 (도 4(e))은 실시예 1에서 진술한 도 2(e) 내지 (f)의 공정과 동일하였다.
상기한 공정을 거쳐, 반도체 장치를 완성하였다.
본 실시예에 의하면, 실시예 2의 경우와 동일한 효과를 발휘할 뿐만 아니라, 제2 절연막으로서 포지티브형 레지스트 감광제를 포함하는 래더형 실리콘계 중합체 재료를 사용하기 때문에, 레지스트 패턴의 형성 공정을 생략할 수 있고, 더욱 공정을 간략화할 수 있다는 이점을 가졌다.
또한, 상기에서 설명한 실시예 1 내지 실시예 3에서 설명한 개구 공정은 절연막에 대한 접속 구멍의 개구 공정 및 홈 배선용 홈 형성 공정 중 어느 것에 대해서도 적용할 수 있었다.
<실시예 4>
도 5는 실시예 4의 반도체 장치의 단면도이다. 실시예 1과 동일하게 하층 배선층 (501)상에 유기 절연막 FLARETM(Honeywell사 제조)을 포함하는 제1 절연층 (502)를 하층으로, 래더형 실리콘계 중합체를 포함하는 제2 절연막 (503)을 상층으로 적층한 적층 층간 절연막 (51)을 형성한 후, 이 적층 층간 절연막 (51)에 개구를 형성하였다. 상기한 적층 층간 절연막 (51)의 형성 방법은 실시예 1, 실시예 3에서 설명한 어떠한 방법도 적용할 수 있었다.
그리고, 이 개구부에 예를 들면, 텅스텐의 배선 (504)를 잘 알려진 방법 예를 들면, CVD법을 이용하여 충전하므로써, 반도체 장치를 완성하였다.
도 5에는 제1 절연막 (502) 및 제2 절연막 (503)으로 이루어지는 층간 절연막 (51)을 1층 형성한 경우이지만, 상기한 공정을 반복함으로써 다층의 층간 절연막을 갖는 반도체 장치를 형성하였다.
상기한 어느 절연막도 종래의 무기계 절연막에 비하여 그의 비유전율이 작기 때문에, 층간 용량을 저감시키는 것이 가능할 뿐만 아니라, 제2 절연막을 350 ℃ 미만의 반 열경화 상태로 가공하여, 그 후 350 ℃ 이상에서 최종 경화시킴으로써 이탈 가스 성분 등이 다음 공정에 악영향을 미치는 것을 배제할 수 있고, 그 결과 예를 들면, 포이즌드 비어라고 불리는 매립 불량이나 접촉 불량 및 저항치 증가를 억제하는 것이 가능하였다.
<실시예 5>
도 6은 실시예 5의 반도체 장치의 단면도이다. 실시예 4와의 차이는 하층 배선층 (601)상에 설치된 층간 절연막이 래더형 실리콘계 중합체를 포함하는 제2 절연막 (602)만으로 구성되어 있는 것이고, 층간 절연막이 한 층인 경우를 예시하였다. 그리고, 이 층간 절연막에 설치된 개구에 예를 들면, 텅스텐의 배선 (603)이 충전되었다. 또한, 상기한 층간 절연막을 제외하고, 그 이외에는 제4 실시예와 동일하였다.
래더형 실리콘계 중합체를 포함하는 제2 절연막의 비유전율은 4.0 미만으로 종래의 무기계 절연막에 비하여 작게 할 수 있기 때문에, 층간 용량을 저감시키는 것이 가능할 뿐만 아니라, 제2 절연막을 350 ℃ 미만의 반 열경화 상태로 가공하여, 그 후 350 ℃ 이상에서 최종 경화시킴으로써 이탈 가스 성분 등이 다음 공정에 악영향을 미치게 하는 것을 배제할 수 있고, 그 결과 예를 들면 포이즌드 비어라고 불리는 매립 불량이나 접촉 불량 및 저항치 증가를 억제하는 것이 가능하였다.
<실시예 6>
실시예 6은 듀얼 다마신 (dual damascene) 구조의 반도체 소자에 적용한 예로서 도 7을 사용하여 설명한다.
우선, 실리콘과 같은 반도체 기판 (701)상에, 유기 절연막 재료 FLARETM (Honeywell사 제조)를 스핀 도포하고 150 ℃, 200 ℃, 250 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하여, 반 열경화 상태의 제1 절연막 (702)(막 두께 300 nm)를 형성하였다.
다음으로, 제1 절연막 (702)상에 상기 화학식 IV로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=3060, 중량 평균 분자량 (Mw)=4058, γ(Mw/Mn)= 1.33)을 스핀 도포하여, 예를 들면 90 ℃, 140 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하였다. 이 때, 래더형 실리콘계 중합체를 포함하는 제2 절연막 (703)의 두께는 50 nm였다.
다음으로, 제2 절연막 (703)상에, 접속 구멍 형성용의 레지스트 TDUR-P036 (도쿄 오카 공업(주)제조)를 스핀 도포하고, 80 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 공지된 KrF 레이저스테퍼에 의한 노광, NMD-3 (도쿄 오카 공업(주)제조)에 의한 현상을 행하여, 접속 구멍 형성용의 레지스트 패턴 (도시하지 않음)을 형성하였다. 이 때, 동시에 알칼리 가용성 관능기를 갖는 제2 절연막 (703)도 패턴화할 수 있었다.
다음으로, 예를 들면 120 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 레지스트 패턴과 패턴화된 제2 절연막 (703)을 마스크로 하여, 예를 들면 O2 플라즈마 가스를 이용하여 제1 절연막 (702)에 개구를 형성하였다. 이 때, 동시에 레지스트 패턴이 제거되었다.
다음으로, 개구부를 클리닝액 ACT NP-K101 (ACT사 제조)를 사용하여 세정한 후, 제2 절연막 (703)과 제1 절연막 (702)을 포함하는 제1 적층 층간 절연막 (71)을 일괄해서, 산소 농도 10 ppm 이하의 N2 분위기 중에서, 400 ℃, 60분간 가열 처리하여 최종적인 경화 처리를 실시하였다.
다음으로, 제2 절연막 (703)상에, 유기 절연막 재료 FLARETM (Honeywell사 제조)를 스핀 도포하고, 예를 들면 150 ℃, 200 ℃, 250 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하여 반 열경화 상태의 제3 절연막 (705)(막 두께 300 nm)를 형성하였다.
다음으로, 제3 절연막 (705)상에, 상기 화학식 IV로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료(수 평균 분자량 (Mn)=3060, 중량 평균 분자량 (Mw)=4058, γ(Mw/Mn)=1.33)을 스핀 도포하고 90 ℃, 140 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하여 제4 절연막 (706)(막 두께 50 nm)을 형성하였다.
다음으로, 제3 절연막 (705) 및 제4 절연막 (706)을 포함하는 제2 적층 층간 절연막 (72)에 대하여 개구를 형성하고 최종적인 열경화 처리를 행하는 방법은 상기한 제1 적층 층간 절연막(71)의 경우와 동일한 방법으로 실시하였다.
다음으로, 비어홀 (704)와 배선홈 (707)에 잘 알려진 방법, 예를 들면 CVD법이나 도금법을 이용하여 Cu를 충전하였다.
그리고, 최상층인 제4 절연막 (706)상에 존재하는 불필요한 Cu막을 제거함으로써 접속용 플러그와 배선을 동시에 형성하여 반도체 장치를 제조하였다. Cu막 제거에는 지립으로서 알루미나 또는 실리카를 이용하여, Cu 착화제, 계면활성제 등의 첨가제를 포함하여 Cu의 연마는 가능하지만 실리콘 산화막과 유사한 제4 절연막을 연마할 수 없는 연마제를 이용한 화학 기계 연마법 (Chemical Mechanical Polishing)를 이용하는 것이 가장 바람직하였다.
개구부에 충전되는 금속은 Cu에 한정되지 않고 본 실시예의 목적을 달성하는 금속이 바람직하였다. 또한, 도 7에는 적층 층간 절연막이 2층으로 형성된 경우를 표시하였지만, 상기한 공정을 반복함으로써 더욱 다층의 적층 층간 절연막을 갖는 반도체 장치를 완성하였다.
상기한 바와 같이, 적층 층간 절연막의 비유전율을 종래의 무기계 절연막에 비하여 작게 할 수 있기 때문에, 그 결과로서 층간 용량을 저감시킨 다층 배선층을 갖는 반도체 장치를 실현하는 것이 가능할 뿐만 아니라, 종래 문제가 되었던 예를 들면, 포이즌드 비어라고 불리는 매립 불량이나 접촉 불량 및 저항치 증가를 억제하는 것이 가능하였다.
<실시예 7>
도 8은 실시예 7의 반도체 장치를 설명하기 위한 공정도이다.
우선, 실리콘과 같은 반도체 기판 (801)상에, 유기 절연막 재료 SiLKTM(상품명, 폴리아릴렌, 단 불소 성분을 포함하지 않은 전체 방향족 유기 고분자, Dow Chemical사 제조)를 스핀 도포하고 180 ℃, 320 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하여 반 열경화 상태의 제1 절연막 (802)(막 두께 800 nm)를 형성하였다 (도 8(a)).
다음으로, 제1 절연막 (802)상에 상기 화학식 III으로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=2032, 중량 평균 분자량 (Mw)=2576, γ(Mw/Mn)= 1.27)을 스핀 도포한 후, 90 ℃의 핫 플레이트상에서 가열하여 제2 절연막 (803)(막 두께 100 nm)을 형성하였다.
다음으로, 제2 절연막 (803)상에, 상기 화학식 IV로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=3060, 중량 평균 분자량 (Mw)=4058, γ(Mw/Mn)= 1.33)을 스핀 도포하고 90 ℃, 140 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하여 제3 절연막 (804)(막 두께 100 nm)를 형성하였다 (도 8(b)).
다음으로, 제3 절연막 (804)상에 배선 형성용 레지스트 TDUR-P080 (도쿄 오카 공업(주)제조)를 스핀 도포하고, 90 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 공지된 KrF 레이저스테퍼에 의한 노광, NMD-3 (도쿄 오카 공업(주) 제조)에 의한 현상을 행하여 레지스트 패턴 (805)를 형성하고, 동시에 알칼리 가용성 관능기를 갖는 제3 절연막 (804)도 패턴화하였다 (도 8(c)).
다음으로, 레지스트 패턴 (805)를 잘 알려진 레지스트 박리액을 이용하여 박리하였다.
다음으로, 제3 절연막 (804)상에 접속 구멍 형성용의 레지스트 TDUR-P036 (도쿄 오카 공업(주)제조)를 스핀 도포하고 80 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 상기한 방법으로 노광 및 현상을 하여 접속 구멍 형성용의 레지스트 패턴 (806)을 형성하였다.
다음으로, 에칭 가스로서 CF4(95 ％)/O2(5 ％)의 혼합 가스를 이용하는 일반적인 드라이 에칭 장치 (Unity 2-85 DI)를 이용하여 레지스트 패턴 (806)을 마스크로 하여 제2 절연막 (803)을 패턴화하였다 (도 8(d)).
이어서, 레지스트 패턴 (806)과 제2 절연막 (803)을 마스크로 하고, O2 플라즈마 가스를 이용하여 제1 절연막 (802)에 개구를 형성하였다. 이 때, 동시에 레지스트 패턴 (806)은 제거되었다 (도 8(e)).
다음으로, 제3 절연막 (804)를 마스크로 하고, CF4(95 ％)/O2(5 ％)의 혼합 가스를 이용하여 제2 절연막 (803)을 패턴화하였다. 이 때, 동시에 상층에 위치하는 제3 절연막 (804)가 제거되었다.
다음으로, 제2 절연막 (803)을 마스크로 하고, O2 플라즈마 가스에 의해 제1 절연막 (802)를 소정의 막 두께까지 제거하여, 제1 절연막 (802)에 개구를 형성하였다.
그리고, 개구부를 클리닝액 ACT NP-K101 (ACT사 제조)를 사용하여 세정한 후, 제2 절연막 (803)과 제1 절연막 (802)을 포함하는 적층 층간 절연막 (81)을 일괄해서, 산소 농도 10 ppm 이하의 N2 분위기 중에서 400 ℃, 60 분간 가열 처리하므로써 최종적으로 열경화하였다 (도 8(f)).
마지막으로, 적층 층간 절연막 (81)에 설치된 상기한 개구부에 구리 (807)를 충전시켜 반도체 장치를 완성하였다 (도 8(g)).
본 실시예에서는 제1 절연막의 재질이 SiLKTM (Dow Chemical사 제조)으로서, 이 제1 절연막에 설치한 개구의 직경이 그 내부에서 변화되어 있고, 개구부에 매립된 금속이 구리인 것을 제외하면, 도 5에 표시한 실시예 4에서 상술한 경우와 동일한 효과를 발휘하였다.
<실시예 8>
도 9는 실시예 8의 다층 배선 구조를 갖는 반도체 장치를 설명하기 위한 공정도이다.
일반적으로 잘 알려진 방법을 이용하여 M0S 트랜지스터 등의 구성 소자 (도시 생략)을 형성하고, 또한 예를 들면, CVD법에 의해 형성된 산화 실리콘막을 절연막으로서 표면에 갖는 반도체 기판 (901)상에, 알루미늄 합금막을 포함하는 제1 배선층 (902)(도 9(a))를 형성하였다.
다음으로, 제1 배선층 (902)을 포함하는 반도체 기판 (901)상에 유기 절연막 재료 FLARETM(Honeywell사 제조)를 스핀 도포한 후, 150 ℃, 200 ℃, 250 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하여 반 열경화 상태의 제1 절연막 (903)(막 두께600 nm)을 형성하였다 (도 9(b)).
다음으로, 제1 절연막 (903)상에, 상기 화학식 III으로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=2032, 중량 평균 분자량 (Mw)=2576, γ(Mw/Mn)= 1.27)을 스핀 도포하고 90 ℃, 140 ℃의 핫 플레이트상에서 각 1분간 가열하여 제2 절연막 (904)(막 두께 100 nm)를 형성하였다.
상술된 제1 절연막 (903)과 제2 절연막 (904)는 모두 스핀 도포법을 이용하여 형성되므로, 그 표면 평탄성에 관해서는 문제되지 않기 때문에, 통상적으로 잘 행해지는 에칭백이나 CMP 등의 평탄화 처리를 생략할 수 있었다. 또한, 그 때문에 상술한 절연막 (903, 904)는 반 열경화 상태로 패턴화 처리가 가능하였다.
다음으로, 제2 절연막 (904)상에 배선 형성용 레지스트 TDUR-P080 (도쿄 오카 공업(주) 제조)를 스핀 도포하고 90 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 공지된 KrF 레이저스테퍼에 의한 노광, NMD-3(도쿄 오카 공업(주)제조)를 이용한 현상을 행하여 레지스트 패턴 (905)을 형성하였다.
다음으로, 제2 절연막 (904)을 실시예 3에서 상술된 에칭 가스를 이용하고, 레지스트 패턴 (905)를 마스크로 하여, 패턴화하였다 (도 9(c)). 계속해서, 100 ℃의 핫 플레이트상에서 1.5분간 가열하고 레지스트 패턴 (905)와 제2 절연막 (904)를 마스크로 하여, O2 플라즈마 가스에 의해 제1 절연막 (903)에 개구를 형성하였다.
이 때, 동시에 레지스트 패턴 (905)이 에칭되어 제거되지만, 제2 절연막을 구성하는 래더형 실리콘계 중합체는 유기 관능기 부분이 O2 플라즈마 가스에 의해 산화 분해되어, 산화 실리콘막과 유사한 막이 되어 잔류하고, 에칭 마스크로서 기능하였다 (도 9(d)).
다음으로, 개구부를 클리닝액 ACT NP-K101 (ACT사 제조)를 이용하여 세정한 후, 제2 절연막 (904)와 제1 절연막 (903)을 포함하는 제1 적층 층간 절연막 (91)을 일괄해서, 산소 농도 10 ppm 이하의 N2 분위기중에서 400 ℃, 60분간 가열 처리하여, 최종적으로 열경화하였다.
이에 따라, 적층 층간 절연막 (91)로부터 저온에서 발생하는 이탈 가스 성분이나 비어에 잔류한 클리닝액 성분 등은 전부 방출시킬 수 있고, 다음 공정인 배선 등을 형성하는 금속막형성 공정에 대하여, 포이즌드 비어 발생 등의 악영향을 배제할 수 있었다.
다음으로, 접속 구멍에 잘 알려진 CVD법을 이용하여 텅스텐 (906)을 매립하였다. 이 때, 제2 절연막 (904)의 표면에 형성된 불필요한 텅스텐을 연마제로서 SEMI-SPERSE(R) W2000 (Cabot사 제조)를 이용한 화학 기계 연마법 (CMP법)을 이용하여 제거하였다. 그 결과, 제2 절연막 (904)는 거의 연마되지 않았다. 즉, 이 막 (904)는 에칭에 대해 연마 스토퍼로서 기능하고, 연마는 제2 절연막 (904)가 노출된 시점에서 실질적으로 중지되었다 (도 9(e)).
다음으로, 알루미늄 합금막을 포함하는 제2 배선층 (907)을 형성하였다 (도 9(f)).
동일하게 하여, 다층의 적층 구조를 형성하나, 상기한 공정을 반복하고, 제2 적층 층간 절연층 (92), 제3 배선층 (910), 제3 적층 층간 절연층 (93), 제4 배선층 (912), 제4 적층 층간 절연층 (94), 제5 배선층 (914)을 차례로 형성하였다 (도 9(g) 내지 도 9(j)).
단, 제4 적층 층간 절연층 (94)을 구성하는 유기 절연막의 막 두께는 800 nm, 래더형 실리콘계 중합체의 막 두께는 200 nm으로 하였다.
도면은 생략하지만, 추가로 패시베이션막의 형성, 접속용 패드의 개구 형성 등을 행하여, 유기 절연막과 래더형 실리콘계 중합체와의 적층 층간 절연막을 갖는 반도체 장치를 제조하였다.
본 실시예에서는 적층 층간 절연막이 4층인 경우에 관해서 상술하였지만, 상기 공정을 반복함으로써 보다 다층의 배선 구조를 형성할 수 있었다.
이상으로부터, 종래의 무기계 절연막을 이용한 경우에 비하여, 보다 층간 용량이 작은 다층 배선 구조를 갖는 반도체 장치를 실현할 수 있고, 그 결과로서 고속 동작이 가능하였다.
<실시예 9>
실시예 9는 상기 실시예 8에 있어서, 제4 및 제5 배선층에 Cu를 사용한 경우이다. 따라서, 실시예 8과 동일한 공정을 생략하여, 제4 배선층의 형성 공정 이후를 도 10을 사용하여 설명한다.
도 9와 동일한 부분에는 동일한 부호가 붙어 있다.
도 10(a)는 제3 적층 층간 절연막 (93)까지 형성된 상태를 나타낸다.
다음으로, 제4 적층 층간 절연막 (101)을 형성하였다. 유기 절연막 재료로서 FLARETM (Honeywell사 제조)를 이용하여, 실시예 8의 경우와 동일한 방법으로, 반 열경화 상태의 절연막 (1001) (막 두께 300 nm)을 형성하였다.
다음으로, 상기 화학식 IV의 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=3060, 중량 평균 분자량 (Mw)=4058, γ(Mw/Mn)=1.33)을 이용하여, 실시예 7 또는 8에 표시한 방법을 이용하여 절연막 (1002)을 형성하였다.
또한, 레지스트 패턴 (도시하지 않음) 형성시, 동시에 알칼리 가용성 관능기를 갖는 래더형 실리콘계 중합체를 포함하는 절연막 (1002)도 패턴화할 수 있었다. 또한, 절연막 (1001)의 산소 플라즈마 에칭시, 상기한 레지스트 패턴은 제거되지만, 절연막 (1002)은 에칭되지 않고, 에칭용 마스크로서 기능하였다.
다음으로, 상술한 방법으로 열 처리하여 제4 적층 층간 절연막 (101)을 완성하였다 (도 10(b)).
제4 적층 층간 절연막 (101)에 형성된 개구에 제4 배선층으로서 Cu (1003)을 공지된 CVD법을 이용하여 매립하고, 제4 적층 층간 절연막 (101)의 표면에 존재하는 불필요한 Cu (1003)을 상술한 CMP 기술을 이용하여 제거하였다 (도 10(c)).
다음으로, 제5 적층 층간 절연막 (102)를 상술한 방법에 의해 형성하였다. 단, 레지스트로는 접속 구멍 형성용 레지스트 TDUR-P036 (도쿄 오카 공업(주)제조)를 이용하였다.
다음으로, 제5 적층 층간 절연막 (102)에 형성된 접속 구멍에 Cu (1005)를 매립하고, 도 10(c)의 경우와 동일한 방법으로 제5 적층 층간 절연막 (102)의 표면에서 불필요한 Cu (1005)를 제거하였다 (도 10(d)).
동일하게 하여, 제6 적층 층간 절연막 (103) 및 제5 배선층 (1007)을 형성하였다 (도 10(e)).
또한, 도면을 생략하지만, 패시베이션막의 형성, 접속용 패드의 개구 형성 등을 행하여, 알루미늄·구리 혼합 배선의 반도체 장치를 완성하였다.
본 실시예에서는 실시예 8에서 설명한 경우와 동일한 효과를 나타냈다.
<실시예 10>
실시예 10은 실시예 9의 최상층 배선을 Cu 듀얼 다마신법에 의해 형성한 경우로서, 실시예 9와 동일한 형성 공정에 대해서는 그 설명을 생략하고, 제5 적층 층간 절연막의 형성 공정 이후를 설명한다.
도 11은 실시예 10의 반도체 장치를 설명하기 위한 공정도이다.
도 11(a)는 제5 적층 층간 절연막 (110)에 접속 구멍을 형성한 것이다.
다음으로, 제5 적층 층간 절연막 (110)상에 유기 절연막 재료 FLARETM (Honeywell사 제조)를 이용하여, 상술한 방법으로 반 열경화 상태의 절연막 (1101)(막 두께 400 nm)를 형성하였다.
다음으로, 이 막 (1101)상에 상기 화학식 III으로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=2032, 중량 평균 분자량 (Mw)=2576, γ(Mw/Mn)=1.27)을 포함하는 절연막 (1102)(막 두께 100 nm)를 동일한 방법으로 형성하였다. 그리고, 실시예 1에서 상술한 방법을 이용하고, 레지스트 패턴 (1103)을 마스크로 하여 절연막 (1102)에 개구를 형성하였다 (도 11(b)).
또한, 패턴화된 절연막 (1102)를 마스크로 하여 상술한 바와 동일한 방법으로 유기 절연막 (1101)에 개구를 형성하였다. 이 때, 동시에 레지스트 패턴 (1103)은 제거되었다. 그리고, 절연막 (1101)과 절연막 (1102)를 포함하는 제6 적층 층간 절연막 (111)을 산소 농도 10 ppm 이하의 N2 분위기 중에서 400 ℃, 60분간 가열하여, 최종적으로 열경화 처리하였다 (도 11(c)).
다음으로, 상기한 비어홀과 배선홈에 Cu (1104)를 매립하고, 최상층의 래더형 실리콘계 중합체를 포함하는 절연막 (1102)상의 불필요한 Cu막을 CMP법을 이용하여 제거함으로써, 접속용 플러그와 배선 (1104)을 동시에 형성하였다 (도 11(d)).
또한, 도면을 생략하지만, 패시베이션막의 형성, 접속용 패드의 개구 형성 등을 행하여, 알루미늄ㆍ구리 혼합 배선의 반도체 장치를 제조하였다.
상기한 구조에 의해, 어느 적층 층간 절연막도 종래의 무기계 절연막에 비하여 그 비유전율이 작기 때문에, 층간 용량을 저감시키는 것이 가능할 뿐만 아니라, 유기 금속 중합체를 포함하는 제2 절연막을 350 ℃ 미만의 반 열경화 상태로 가공한 후에 350 ℃ 이상에서 최종 경화시키기 때문에, 예를 들면 제1 적층 층간 절연막의 형성 공정이 다음 공정인 제2 적층 층간 절연막의 형성에 대하여 이탈 가스 성분 등에 의해 악영향을 미치는 것을 피할 수 있었. 그리고, 그 결과, 예를 들면 포이즌드 비어라고 불리는 매립 불량이나 접촉 불량 및 저항치 증가를 억제하는 것이 가능하였다.
<실시예 11>
도 12는 실시예 11의 반도체 DRAM (Dynamic Random Access Memory) 소자를 설명하기 위한 단면도이다.
p형 반도체 기판 (1201)상의 소자 분리 영역에 잘 알려진 드라이 에칭법을 이용하여 깊이 300 내지 400 nm 정도의 홈 (1202)을 선택적으로 형성하였다.
다음으로, 홈 (1202)의 내벽에 생긴 에칭 손상층을 제거하기 위해서, 예를 들면, 850 ℃ 내지 900 ℃ 정도의 습식 산화법에 의한 얇은 산화막(10 nm 정도) (1203)을 형성하고, 그 후 홈 (1202)내를 포함하는 기판 (1201)의 주면에, 예를 들면 오존 및 테트라에톡시실란을 원료 가스로 이용한 플라즈마 CVD법으로 300 내지 400 nm 정도의 산화막 (1204)를 형성하였다.
다음으로, 산화막 (1204)를 화학 기계 연마(CMP)법을 이용하여 연마하고 홈 (1202) 이외의 영역의 산화막 (1204)를 제거하여, 홈 (1202) 중에 산화막 (1204)를 잔존시켰다.
다음으로, 기판 (1201)의 메모리 어레이 형성 영역에 인을 선택적으로 이온주입하여, n형 웰 영역 (1205)을 형성하였다. 그 후, n형 웰 영역 (1205)의 주면에 붕소를 선택적으로 이온 주입하여, p형 웰 영역 (1206)을 형성하였다.
다음으로, 기판 (1201)상에 850 ℃ 정도의 습식 산화 처리를 실시하여, p형웰 영역 (1206)의 표면에 7 nm 정도의 산화막을 포함하는 게이트 절연막 (1207)을 형성하였다. 그리고, 게이트 절연막 (1207)상에 게이트 전극 (1208)을 형성하였다. 이 공정에서, 게이트 전극 (1208)과 일체화된 워드선 (word line)도 함께 형성되었다.
게이트 전극 (1208) 및 워드선 (WL)은 70 nm 정도의 인이 도입된 다결정 실리콘막을 CVD법으로 형성한 후, 그 위에 50 nm 정도의 질화 텅스텐막 및 1OO nm 정도의 텅스텐막을 스퍼터링법으로 형성하였다. 그리고, 그 위에 150 nm 정도의 질화 실리콘막을 포함하는 캡 절연막 (1209)를 CVD법으로 더 형성한 후, 이들 막을 패턴화함으로써 완성하였다.
다음으로, p형 웰 영역 (1206)의 주면상에 50 nm 내지 100 nm 정도의 질화 실리콘막을 CVD법으로 형성한 후, 질화 실리콘막에 잘 알려진 RIE (Reactive Ion Etching)를 이용하여 이방성 에칭을 실시하여, 게이트 전극 (1208)의 측벽에 측벽스페이서 (1211)을 형성하였다. 이 공정에서, 측벽 스페이서 (1211)은 워드선 (WL)의 측벽에도 형성되었다.
다음으로, n형 반도체 영역 (1210)의 주면에 비소를 이온 주입하여 n형 반도체 영역 (1212)를 형성하였다. 이 공정에 의해, LDD 구조의 메모리 셀 선택용 전계효과 트랜지스터가 형성되었다.
다음으로, p형 반도체 기판 (1201)의 주면상에 제1 층간 절연막 (1213)을 형성하였다. 제1 층간 절연막 (1213)으로서, 상기 화학식 III으로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=2032, 중량 평균 분자량 (Mw)=2576, γ(Mw/Mn)= 1.27 (검출기로서 자외선 흡수를 사용한 액체 크로마토그래피법에 의한 분자량 측정 결과))를 스핀 도포하여 150 ℃, 200 ℃의 핫 플레이트상에서 차례로 각 1분간 가열하였다.
다음으로, n형 반도체 영역 (1212)상의 제1 층간 절연막 (1213)을 선택적으로 제거하였다. 즉, 제1 층간 절연막 (1213)상에 접속 구멍 형성용의 레지스트 TDUR-P036 (도쿄 오카 공업(주) 제조)를 스핀 도포한 후, 80 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 공지된 KrF 레이저스테퍼에 의한 노광 및 NMD-3 (도쿄 오카 공업(주) 제조)에 의한 현상을 행하여, 접속 구멍 (1214A) 및 접속 구멍 (1214B) 형성용 레지스트 패턴을 형성하였다.
다음으로, 상기 레지스트 패턴을 마스크로 하여, 적어도 CF4를 포함하는 플라즈마 가스를 이용하여 제1 층간 절연막 (1213)을 에칭하고 접속 구멍 (1214A) 및 접속 구멍 (1214B)를 형성하였다. 그 후, 레지스트막을 산소 애싱에 의해 완전히 제거하고, 접속 구멍 (1214A), 접속 구멍 (1214B)의 각각 내부에 도전 플러그 (1215)를 형성하였다. 도전 플러그 (1215)는 제1 층간 절연막 (1213)상에 불순물이 도입된 다결정 실리콘막을 CVD법으로 형성한 후, 이 다결정 실리콘막을 CMP법을 이용하여 연마함으로써 형성되었다.
다음으로, 접속 구멍 (1214A) 내의 도전 플러그 (1215)와 전기적으로 접속되는 비트선 (BL)을 형성하였다. 그리고, 비트선 (BL) 표면을 포함하는 제1 층간 절연막 (1213)상에 제2 층간 절연막 (1216)을 형성하였다. 이 제2 층간 절연막 (1216)은 제1 층간 절연막 (1213)과 동일한 방법으로 형성되었다. 그리고, 또한 그 위에 질화 실리콘막 (1219)를 형성하였다.
다음으로, 도전 플러그 (1215)상의 제2 층간 절연막 (1216) 및 질화 실리콘막 (1219)을 드라이 에칭법으로 선택적으로 제거하여 접속 구멍 (1217)을 형성한 후, 접속 구멍 (1217)의 내부에 도전 플러그 (1218)을 형성하였다. 도전 플러그 (1218)은 도전 플러그 (1215)와 동일한 방법으로 형성하였다.
다음으로, 도전 플러그 (1218)을 포함하는 제2 층간 절연막 (1216)상에 공지된 수법에 의해 축전기를 형성하였다.
다음으로, 제3 층간 절연막 (1220)으로서 SiLKTM(Dow Chemical사 제조)를 스핀 도포하고 180 ℃, 320 ℃의 핫 플레이트상에서 차례로 각 1분간 가열하여 반 열경화 상태의 막(막 두께 600 nm)을 형성하였다.
다음으로, 제3 층간 절연막 (1220)상에, 상기 화학식 IV로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=3060, 중량 평균 분자량 (Mw)=4058, γ(Mw/Mn)=1.33)을 스핀 도포하고 90 ℃의 핫 플레이트상에서 가열하여 제4 층간 절연막 (1221) (막 두께 100 nm)을 형성하였다.
다음으로, 제4 층간 절연막 (1221)상에 접속 구멍 형성용 레지스트 TDUR-P036 (도쿄 오카 공업(주) 제조)를 스핀 도포하고, 80 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 공지된 KrF 레이저스테퍼에 의한 노광 및 NMD-3 (도쿄 오카 공업(주) 제조)에 의한 현상을 행하여, 접속 구멍 형성용의 레지스트 패턴을 형성하였다. 이 때, 동시에 알칼리 가용성 관능기를 갖는 제4 층간 절연막 (1221)도 패턴화할 수 있었다.
그리고, 120 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 레지스트 패턴과 제4 층간 절연막 (1221)을 마스크로 하고, O2 플라즈마 가스를 사용하여, 제3 층간 절연막 (1220)에 개구를 형성하였다. 이 때, 동시에 레지스트 패턴이 에칭되어 없어지지만, 패턴화된 제4 층간 절연막 (1221)은 유기 관능기의 부분이 산화 분해되어, 산화 실리콘막에 상당하는 막으로 개질되어, O2 플라즈마 가스로는 에칭되지 않기 때문에 에칭 마스크로서 기능하였다.
다음으로, 상기한 개구부를 클리닝액 ST-250 (ACSI사 제조)를 이용하여 세정한 후, 제4 층간 절연막 (1221)과 제3 층간 절연막 (1220)을 포함하는 적층 층간 절연막을 일괄해서, 산소 농도 50 ppm 이하의 N2 분위기 중에서 400 ℃, 30분간 가열 처리하여, 최종적으로 열경화 처리하였다.
상기한 공정에 의해, 적층 층간 절연막으로부터 저온에서 발생하는 이탈 가스 성분이나 비어에 잔류된 클리닝액 성분 등은 전부 방출시킬 수 있고, 다음 공정인 배선 등을 형성하는 금속막형성 공정에 대하여, 포이즌드 비어 발생 등의 악영향을 배제할 수 있었다.
다음으로, 접속 구멍에 CVD법을 이용하여 텅스텐 (1222)를 매립하였다. 그리고, 연마제로서 SEMI-SPERSE(R) W2000 (Cabot사 제조)를 사용한 화학 기계 연마 (CMP)를 행함으로써 제4 층간 절연막 (1221)상의 불필요한 텅스텐을 제거하였다. 그 결과, 제4 층간 절연막 (1221)의 표면은 거의 연마되지 않고, 즉 제4 층간 절연막 (1221)이 연마 스토퍼로서 기능하여, 연마는 제4 층간 절연막 (1221)이 노출된 시점에서 실질적으로 중지되었다.
다음으로, 최상층의 배선으로서 알루미늄 합금막을 형성하고, 이 알루미늄 합금막을 패턴화하여, 상층 배선 (1223)을 형성하였다.
그리고, 패시베이션막으로서, 상층 배선 (1223)을 포함하는 제4 층간 절연막 (1221)의 표면을 덮도록 하여 CVD법에 의한 SiN 막 (1224) (막 두께 15OO nm)를 형성하고, 또한 그 위에 칩코팅막으로서의 감광성 폴리이미드막 PL-H708 (히타치 화성 공업(주)제조) (1225)를 형성하였다. 또한, 이 폴리이미드막 (1225)에는 스크라이브 라인 (scribe line)과 본딩 패드부에 대응시킨 개구가 미리 형성되었다.
마지막으로, 잘 알려진 블레이드 다이싱 (blade dicing)법에 의해, 상술한 스크라이브 라인을 따라서 개개의 칩에 추출하여 반도체 메모리 장치를 완성하였다.
또한, 도 12에 표시한 메모리 장치에 있어서, 그 주변부에는 가드링 (1222)이 형성되었다. 즉, 제1 절연막 (1213), 제2 절연막 (1216), 제3 절연막 (1220), 제4 절연막 (1221)을 관통하여 설치된 도전 플러그 (텅스텐의 매립 성장에 의해서 형성됨)의 일단이 상부 전극 (1223)에 접속되고, 다른쪽 일단이 p형 웰 영역 (1206)에 접하도록 설치하였다. 이에 따라, 중앙부에 설치된 메모리 영역이 외부에서의 불필요한 잡음에 의해서 오동작이 생기지 않도록 하였다.
상기한 바와 같이 개개의 반도체 영역을 분리하고, 또한 다층의 배선층을 형성하기 위한 층간 절연막으로서 래더형 실리콘계 중합체를 포함하는 절연막 또는 유기 절연막과 래더형 실리콘계 중합체을 포함하는 절연막과의 적층 절연막을 이용하고, 이들은 실시예 6에서 상술한 경우와 동일한 방법을 사용하여 형성되었다.
그 결과, 층간 용량을 종래부터 잘 사용해 온 무기계 절연막과 비교하여 낮게 할 수 있었다. 그리고, 배선층을 전파하는 신호의 지연을 억제함으로써, 반도체 메모리 소자를 보다 고속으로 구동시키는 것이 가능하였다.
<실시예 12>
도 13은 제12의 실시예인 반도체 메모리 소자의 단면도이다. 실시예 11과의 차이는 적층 층간 절연막으로서 하층으로 설치된 절연막 (1320)에 유기 절연막 FLARETM (Honeywell사 제조) (1320)를 사용했다는 것이다. 또한, 주변부에 설치된 가드링 (1322)의 일단은 상층 배선 (1323)에 접속되어 있지만, 다른쪽의 일단이 p형 웰 영역의 내부에 매립되도록 형성되었다.
실시예 11의 경우와 동일하게 층간 용량을 종래 잘 사용해 온 무기계 절연막과 비교하여 낮게 할 수 있을 뿐만 아니라, 배선층을 전파하는 신호의 지연이 억제됨으로써, 반도체 메모리 소자를 더욱 고속으로 구동시킬 수 있었다. 그리고, 가드링의 구조로부터 분명히 알 수 있는 바와 같이 외부 잡음에 대한 메모리 영역의 보호가 실시예 11보다도 더욱 효과적으로 작용하였다.
<실시예 13>
도 14는 실시예 13의 반도체 논리 소자의 단면도이다.
반도체 기판 (1401)상에 공지된 STI (Shallow Trench Isolation)법을 이용하여 소자 분리막 영역 (1402)를 형성하고, 이 소자 분리막 영역 (1402) 내부에 MOS 트랜지스터 (1403)을 형성하였다. 그리고, 공지된 CVD법을 이용하여 50 nm 정도의 실리콘 산화막 (1404)와 500 nm 정도의 BPSG (붕소ㆍ인ㆍ실리케이트 유리)막 (1405)를 MOS 트랜지스터 (1403)을 포함하여, 반도체 기판 (1401)의 표면에 차례로 형성한 후, 예를 들면 800 내지 900 ℃의 질소 분위기에서 리플로우 어닐링하였다.
다음으로, 예를 들면 실리카 지립을 사용한 화학 기계 연마법 (CMP법)을 이용하여 BPSG막 (1405)의 표면을 평탄화 연마한 후, 컨택트홀을 형성하고 이 컨택트홀내에 CVD법에 의해 텅스텐을 매립하여, 도전 플러그 (1406)을 형성하였다. 이 때, BPSG막 (1405)의 표면상에 존재하는 불필요한 텅스텐은 공지된 에칭백법에 의해 제거되었다.
다음으로, BPSG막 (1405)의 위에 패턴화된 알루미늄 합금을 포함하는 상층 배선층 (1407)을 형성하였다.
다음으로, 유기 절연막 재료 FLARETM (Honeywell사 제조)를 스핀 도포하고 150 ℃, 200 ℃, 250 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하여 반 열경화 상태의 제1 절연막 (1408)(막 두께 500 nm)을 형성하였다.
다음으로, 제1 절연막 (1408)상에 상기 화학식 IV로 표시되는 분자 구조를 가지며 감광제를 포함하는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=3060, 중량 평균 분자량 (Mw)=4058, γ(Mw/Mn)=1.33 (검출기로서 자외선 흡수를 사용한 액체 크로마토그래피법에 의한 분자량 측정 결과))를 스핀 도포하고, 예를 들면 90 ℃의 핫 플레이트상에서 1분간 가열 처리를 하여 제2 절연막 (1409) (막 두께 100 nm)를 형성하였다.
상술한 제1 절연막 (1408) 및 제2 절연막 (1409)은 모두 스핀 도포법을 이용하여 형성되기 때문에, 그 표면의 평탄성은 소자를 형성하기에 충분하므로, 종래부터 잘 행해지고 있는 일반적인 에칭백이나 CMP 등의 평탄화 공정을 생략할 수 있었다. 따라서, 상술한 제1 절연막 (1408) 및 제2 절연막 (1409)는 모두 반 열경화 상태에서의 패턴화가 가능하였다.
다음으로, 제2 절연막 (1409)상에 배선 형성용 레지스트 TDUR-P080 (도쿄 오카 공업(주) 제조)를 스핀 도포하고, 예를 들면 90 ℃의 핫 플레이트상에서 1.5분간 가열한 후, 공지된 KrF 레이저스테퍼에 의한 노광 및 NMD-3(도쿄 오카 공업(주) 제조)에 의한 현상을 행하여 배선 형성용의 레지스트 패턴을 형성하였다.
다음으로, 100 ℃의 핫 플레이트상에서 1.5분간 가열 처리를 행한 후, O2 플라즈마 가스를 이용하여 제2 절연막 (1409)를 마스크로 하여, 제1 절연막 (1408)에 개구를 형성하였다. 이 때, 동시에 제2 절연막 (1409)을 구성하는 유기 관능기의 부분이 산화 분해되고 그 표면은 마치 산화 실리콘막과 유사한 막으로 개질되며, 이 막은 O2 플라즈마 가스에 의해 에칭되지 않기 때문에, 에칭마스크로서 기능하였다.
상술된 드라이 에칭 조건은, 예를 들면 하기의 조건이 바람직하다. 즉, RF 파워: 900 W, 압력: 1.5 Torr, 기판 온도: 35 ℃, O2 유량: 3750 sccm이었다.
다음으로, 상기한 개구부를 클리닝액 ST-250 (ACSI사 제조)를 이용하여 세정한 후, 제2 절연막 (1409)와 제1 절연막 (1408)을 포함하는 적층 층간 절연막을 산소 농도 10 ppm 이하의 N2 분위기 중에서 400 ℃, 60분간 가열하여 최종적으로 열경화하였다.
상기한 공정에 의해서, 적층 층간 절연막으로부터 저온에서 발생하는 이탈 가스 성분이나 비어에 잔류된 클리닝액 성분 등을 전부 방출시킬 수 있고, 다음 공정인 금속 배선 공정에 대하여 포이즌드 비어 발생 등의 악영향을 배제할 수 있었다.
다음으로, 상기한 접속 구멍에 CVD법을 이용하여 텅스텐을 매립하여 도전 플러그 (1410)을 형성하였다. 이 때, 제2 절연막 (1409)의 상부에 존재하는 불필요한 텅스텐은 공지된 에칭백법에 의해서 제거되었다.
다음으로, 도전 플러그 (1410)과 전기적인 접속을 행하도록 하여 알루미늄 합금을 포함하는 패턴화된 상층 배선 (1411)을 형성하였다.
이하, 상기한 공정을 반복하여 3층의 적층 층간 절연막을 형성하였다. 그리고, 통상의 CVD법을 이용하여 SiN막을 포함하는 패시베이션막 (1416)(막 두께 1500 nm) 및 감광성 폴리이미드 PL-H708(히타치 화성 공업(주)제조)를 포함하는 칩코팅막 (1417)을 상기한 적층 층간 절연막을 피복하도록 하여 차례로 형성하였다. 칩코팅막 (1417)에는 스크라이브 라인과 본딩 패드부에 대응하는 위치에 개구가 미리 형성되어 있고, 공지된 블레이드 다이싱법을 이용하여 개개의 칩을 추출하여 분리함으로써 반도체 논리 장치를 완성하였다.
층간 용량은 종래의 무기계 절연막을 이용한 경우에 비교하여 상당히 작게 할 수 있었다. 또한, 적층 층간 절연막을 반 열경화 상태로 도전 플러그 형성용의 개구를 형성한 후, 다시 최종적인 열경화 처리를 행하기 때문에, 다음 공정에서의 도전 플러그의 매립 형성시에 이탈 분리 가스 등의 영향을 배제하는 것이 가능해지고 그 결과로서 종래부터 자주 문제가 되었던 포이즌드 비어라고 불리는 매립 불량이나 접촉 불량 및 저항치 증가를 억제할 수 있었다.
또한, 실시예 8이나 실시예 9의 경우와 동일하게 배선층을 전파하는 신호의 지연을 억제할 수 있기 때문에, 본 실시예의 반도체 논리 장치를 더욱 고속으로 구동시키는 것이 가능하였다.
<실시예 14>
도 15는 실시예 14의 반도체 논리 소자의 단면도이다. 실시예 13과의 차이는 적층 층간 절연막의 하층으로 배치한 유기 절연막이 SiLKTM (Dow Chemical사 제조)(1508)이고, 또한 적층 층간 절연막을 덮도록 하여 설치된 질화 실리콘막 (1516)이 반도체 기판 (1501)의 내부까지 매립되어 형성되었다는 것이다.
실시예 13의 경우와 같이, 층간 용량을 종래의 경우와 비교하여 작게 함으로써 배선층을 전파하는 신호의 지연을 억제시키고, 보다 고속으로 반도체 논리 소자를 구동시키는 것이 가능할 뿐만 아니라, 보호막인 질화 실리콘막을 반도체 기판의 내부에 매립시킴으로써 실시예 13보다도 외부로부터의 잡음을 받지 않고 확실한 구동이 가능하였다.
<실시예 15>
도 16은 실시예 15를 설명하기 위한 단면도로서, 실시예 13에서 설명한 반도체 논리 소자를 웨이퍼 레벨 칩 크기 패키지 구조에 이용한 경우이다.
본 실시예에 있어서, 폴리이미드칩 코팅막 (1604)에 개구부를 형성한 반도체 소자상에 예를 들면, 스퍼터링법을 사용하여 Ni 막(막 두께 약 50 nm), Cu 막(막 두께 약 1.2 μm)을 차례로 퇴적하므로써 재배열 배선층 (1605)를 형성하였다.
다음으로, 재배열 배선층 (1605)상에 유기 절연막 재료 BCBTM (Dow Chemical사 제조)를 스핀 도포한 후, 80 ℃, 150 ℃, 200 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하여 반 열경화 상태의 제1 절연막 (1606)(막 두께 3 μm)를 형성하였다.
이 제1 절연막 (1606)에 상기 화학식 III으로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=2032, 중량 평균 분자량 (Mw)=2576, γ(Mw/Mn)= 1.27 (검출기로서 자외선 흡수를 사용한 액체 크로마토그래피법에 의한 분자량 측정 결과))를 스핀 도포하고 90 ℃, 140 ℃의 핫 플레이트상에서 각 1분간 가열 처리하여 제2 절연막 (1607)(막 두께 100 nm)를 형성하였다.
다음으로, 제2 절연막 (1607)상에 공지된 포토리소그래피법을 이용하여 레지스트 패턴(도시하지 않음)을 형성하였다.
계속해서, 일반적인 드라이 에칭 장치를 사용하여, 레지스트 패턴을 마스크로 하여, CF4(95 ％)/O2(5 ％)의 혼합 가스에 의해서 제2 절연막 (1607)에 소정의 패턴을 형성하였다.
계속해서, 레지스트 패턴과 패턴화된 제2 절연막 (1607)을 마스크로 하여, O2 플라즈마 가스에 의해 제1 절연막 (1606)에 개구를 형성하였다. 이 때, 동시에 레지스트 패턴은 제거되었다.
다음으로, 개구부를 클리닝액 ST-250 (ACSI사 제조)를 이용하여 세정한 후, 제2 절연막 (1607) 및 제1 절연막 (1606)을 포함하는 적층 층간 절연막을 일괄해서, 산소 농도 10 ppm 이하의 N2 분위기 중에서, 예를 들면 400 ℃에서 60 분간 가열 처리하여 최종적으로 열경화 처리하였다.
그 후, 상기한 적층 층간 절연막의 일부에 개구를 설치하여, 그 개구에 언더범프 금속층 (1608), 땜납 범프(1609)를 통상적인 방법으로 형성하고 재배열 배선층 (1605)와 땜납 범프 (1609)를 언더범프 금속층 (1608)을 통해 전기적으로 접속시켰다.
상기한 공정을 거쳐, 웨이퍼 레벨 칩 크기 패키지 구조의 반도체 소자를 완성하였다.
도 16에는 도시되어 있지 않지만, 땜납 범프 (1609)를 통해 외부의 배선 등과 전기적으로 접속되어, 각종 전기 신호를 주고 받았다. 이 때, 적층 층간 절연막의 용량이 신호 전파에 큰 영향을 미치지만, 본 실시예에 있어서의 적층 층간 절연막은 종래의 무기계 절연막에 비교하여 그 비유전율이 작기 때문에 상기한 영향을 크게 저감할 수 있었다. 즉, 본 실시예에서는 종래의 경우 보다도 신호의 지연을 억제하여 고속으로 동작이 가능하였다.
<실시예 16>
도 17은 실시예 16을 설명하기 위한 단면도로서, 실시예 13에서 설명한 반도체 논리 소자를 웨이퍼 레벨 칩 크기 패키지 구조에 사용한 경우이다.
반도체 논리 소자의 폴리이미드막 (1704)상에 재배열 배선 (1705)를 형성하고, 또한 그 위에 폴리이미드 절연막 (1706)을 설치하였다. 그리고, 이 폴리이미드 절연막층 (1706)을 관통하여 재배열 배선 (1705)의 일부의 영역에서 전기적인 접속을 행하기 위한 언더범프 금속층 (1707)을 설치하고, 이 언더범프 금속층 (1707) 위에 땜납 범프 (1708)를 형성하였다.
실시예 15와의 차이는 재배열 배선 (1705)상에 설치된 절연막이 폴리이미드절연막 (1706)으로 구성되었다는 것이다.
고속 구동이 가능한 반도체 논리 소자 그 자체는 실시예 13 또는 실시예 14에서 상술한 방법에 의해서 웨이퍼상에 형성할 수 있기 때문에, 본 실시예에 의해서 웨이퍼의 상태로 땜납 범프를 갖는 반도체 논리 패키지 장치가 실현되었다. 이에 따라, 종래에는 반도체 논리 소자에 개별로 땜납 범프를 설치하여 패키지 구조를 조립한 데 반하여, 웨이퍼의 상태로 최종 형태의 반도체 논리 제품을 완성시킬 수 있기 때문에 종래와 비교하여 매우 효율적으로 생산할 수 있고, 그 결과 반도체 논리 제품의 고속화 및 저비용화에 공헌할 수 있었다.
<실시예 17>
실시예 17의 멀티 칩 모듈에 대해서 도 18에 표시한 단면도를 이용하여 설명한다.
세라믹 기판 (1806)의 내층 배선 (1802)의 상부 및 하부에 Ni 도금에 의한 상부 전극 (1803) 및 하부 전극 (1804)를 형성하고, 또한 이 하부 전극 (1804)에 Au 도금층 (1805)를 형성하였다.
또한, 상부 전극 (1803)을 형성한 측에 진공 증착을 이용하여 알루미늄막을 형성하고 공지된 포토 에칭 기술에 의해 형성한 소정의 패턴을 갖는 제1 배선층 (1807)(막 두께 2 μm)을 형성하였다.
다음으로, 제1 배선층 (1807)을 포함하는 세라믹 기판 (1806) 위에 유기 절연막 BCBTM (Dow Chemical사 제조)를 스핀 도포한 후, 80 ℃, 150 ℃, 200 ℃의 핫 플레이트상에서 차례로 각 1분간 가열 처리하여 반 열경화 상태의 제1 절연막 (1808)(막 두께 4 μm)을 형성하였다.
다음으로, 이 제1 절연막 (1808)상에 포지티브형 레지스트 감광제를 포함하며 상기 화학식 IV로 표시되는 분자 구조를 갖는 래더형 실리콘계 중합체 재료 (수 평균 분자량 (Mn)=3060, 중량 평균 분자량 (Mw)=4058, γ(Mw/Mn)=1.33)을 스핀 도포한 후, 90 ℃의 핫 플레이트상에서 예비 베이킹을 행하여 제2 절연막 (1809)(막 두께 500 nm)를 형성하였다.
다음으로, 공지된 KrF 레이저스테퍼에 의한 노광 및 NMD-3 (도쿄 오카 공업(주) 제조)에 의한 현상을 행하여 알칼리 가용성 관능기를 가지며 포지티브형 레지스트 감광제를 포함하는 제2 절연막 (1809)를 패턴화하였다.
그리고, 100 ℃의 핫 플레이트상에서 1분간 가열한 후, 제2 절연막 (1809)를 마스크로 하여, O2 플라즈마 가스에 의해 제1 절연막 (1808)에 개구를 형성하였다. 이 때, 제2 절연막 (1809)를 구성하는 관능기의 부분이 산화 분해되어, 산화 실리콘막에 상당하는 막으로 개질되었다. 이 막은 O2 플라즈마 가스에 의해 에칭되지 않기 때문에 제2 절연막은 에칭마스크로서 작용하였다.
다음으로, 개구부를 클리닝액 ST-250 (ACSI사 제조)를 사용하여 세정한 후, 제2 절연막 (1809) 및 제1 절연막 (1808)을 포함하는 제1 적층 층간 절연막을 일괄해서, 산소 농도 10 ppm 이하의 N2 분위기 중에서 400 ℃, 60분간 가열 처리하여 최종적으로 열경화를 실시하였다.
다음으로, 소정의 패턴을 갖는 제2 배선층 (1810)(막 두께 2 μm)을 상기 개구를 통해 형성하고 제2 배선층 (1810)과 제1 배선층 (1807)이 전기적으로 접속되도록 형성하였다.
이하 동일하게 하여, 제2 적층 층간 절연막 (1811), 제3 적층 층간 절연막 (1813)을 형성하였다.
다음으로, 제3 적층 층간 절연막 (1813)의 접속 구멍에 통상적인 방법을 사용하여, 예를 들면 진공 증착법을 이용하여 Cr(0.07 μm)/Ni-Cu(0.7 μm)층 (1814)을, 그리고 도금법을 이용하여 Ni/Au 층 (1815)를 차례로 형성하고 상부 전극으로 하여, 멀티 칩 모듈 기판을 얻을 수 있었다.
상기한 적층 층간 절연막 (1811), (1813) 등을 구성하는 어떠한 절연막도 종래의 무기계 절연막과 비교하여 그 비유전율이 작기 때문에 층간 용량을 저감시킬 수 있고, 배선을 전파하는 신호의 지연을 크게 저감시키는 것이 가능하였다.
또한, 적층 층간 절연막을 우선 350 ℃ 미만의 반 열경화 상태로 에칭 가공한 후, 350 ℃ 이상에서 최종 경화시킴으로써 이탈 가스 성분 등이 다음 공정, 예를 들면 배선 형성 공정에 미치는 악영향을 배제할 수 있었다. 그 결과, 예를 들면 종래의 방법에서 문제가 된 포이즌드 비어라고 불리는 매립 불량이나 접촉 불량 및 저항치 증가를 억제할 수 있기 때문에 고품질의 멀티 칩 모듈을 실현할 수 있었다.
<실시예 18>
도 19는 실시예 18의 수지 봉지된 반도체 메모리 장치를 설명하기 위한 구조도이다.
실시예 11 또는 실시예 12에 의해서 얻어진 반도체 메모리 소자 (1901)의 표면에, 하부에 폴리 아미드이미드에테르의 접착층을 갖는 폴리이미드필름 (1904) 상에 지지된 외부 단자 (1903)을 예를 들면 400 ℃의 온도에서 열압착으로 접속하였다.
다음으로, 반도체 메모리 소자 (1901)의 본딩 패드부와 외부 단자 (1903)과의 사이를 통상의 와이어 본더 (bonder)를 이용하여 금선 (1905)를 배선하였다.
그리고, 반도체 메모리 소자 (1901), 외부 단자 (1903), 금선 (1905) 등을 덮도록 실리카 함유 에폭시계 수지를 이용하여, 수지 봉지부 (1906)를 형성하였다.
수지 봉지의 조건은 예를 들면, 성형 온도 180 ℃, 성형 압력 70 kg/cm2으로 행하였다.
마지막으로, 외부 단자 (1903)의 일부를 소정의 형상으로 절곡함으로써, DRAM의 L0C형 수지 봉지의 완성품을 얻었다.
수지 봉지된 반도체 메모리 소자의 층간 절연막에는 비유전율이 작은 유기 금속 중합체를 포함하는 절연막이 사용되기 때문에, 메모리 소자의 특성으로서 실시예 11 또는 실시예 12에서 설명한 동일한 효과를 발휘하며, 또한 수지 봉지되어 있기 때문에 외부 환경에 대하여 안정적인 특성을 발휘하는 것이 가능하였다.
도 20은 실시예 19의 수지 봉지된 반도체 논리 장치의 단면도이다.
실시예 13 또는 실시예 14에서 얻어진 반도체 논리 장치 (2001)을 별도 설치되는 다이 본딩 공정에 있어서 리드 프레임에 고정한다. 그 후, 반도체 논리 장치 (2001)에 설치된 본딩 패드부와 리드 프레임의 외부 단자 (2005) 사이를 와이어본더를 이용하여 금선 (2004)를 배선하였다.
다음으로, 히타치 화성 공업(주)제조의 실리카 함유 비페닐계 에폭시 수지를 이용하여, 반도체 논리 장치 (2001), 외부 단자 (2005) 등을 감싸도록 수지 봉지부 (2003)을 형성하였다. 봉지 조건은 성형 온도 180 ℃, 성형 압력 70 kg/cm2이지만, 이에 한정되는 것은 아니다.
마지막으로, 외부 단자 (2006)을 소정의 형태로 절곡하므로써 수지 봉지형 반도체 논리 장치의 완성품을 얻을 수 있었다.
수지 봉지된 반도체 논리 장치의 층간 절연막의 일부에는 비유전율이 작은 유기 금속 중합체를 포함하는 절연막이 사용되기 때문에, 논리 장치의 특성으로 실시예 13 또는 실시예 14에서 설명한 경우와 동일한 효과를 발휘하며, 또한 수지 봉지되어 있기 때문에 외부 환경에 대하여 안정된 고속 동작 특성을 발휘하는 것이 가능하였다.
이상으로 실시예를 이용하여 상세하게 설명하였지만, 본 발명 및 실시예를 달성하기 위한 여러가지 조건 등은 이들 실시예에 한정되는 것이 아니다.
이상에서 설명한 바와 같이 종래의 CVD법으로 형성되는 무기계 절연막보다도 비유전율이 낮은 유기 금속 중합체를 도포법을 이용하여 형성함으로써 간편하고 또한 층간 용량의 저감을 도모한 고속 응답이 가능한 반도체 장치를 실현할 수 있다.
또한, 본 발명에 있어서는 층간 절연막을 반 열경화 상태로 가공한 후, 최종적인 열경화를 행함으로써 다음 공정의 배선 형성 공정에의 영향을 배제할 수 있다.

Claims (50)

  1. 배선층과 층간 절연막층을 구비한 반도체 장치로서, 상기 층간 절연막층이 비유전율이 3.5 이하인 유기 절연막으로 형성된 제1 절연막을 하층으로, 비유전율이 4.0 미만인 유기 금속 중합체로 형성된 제2 절연막을 상층으로 적층한 층을 포함하고, 상기 유기 금속 중합체는 하기 화학식 I 또는 II의 분자 구조를 갖는 래더형 실리콘계 중합체인 것을 특징으로 하는 반도체 장치.
    <화학식 I>
    <화학식 II>
    [상기 식들에서,
    R은 하기 식의 기이고,
    ;
    R'는 하기 식의 기이고,
    ;
    (상기 R 및 R'에서, R"는 히드록실기이고, m은 1 내지 3의 정수이고, q는 1 내지 3의 정수이고, R"'는 1 내지 3개의 탄소 원자를 갖는 알콕시기임)
    n은 2 이상의 양수이다]
  2. 배선층과 층간 절연막층을 구비한 반도체 장치로서, 상기 층간 절연막층이 비유전율이 4.0 미만인 유기 금속 중합체로 형성된 제2 절연막이고, 상기 유기 금속 중합체는 하기 화학식 I 또는 II의 분자 구조를 갖는 래더형 실리콘계 중합체인 것을 특징으로 하는 반도체 장치.
    <화학식 I>
    <화학식 II>
    [상기 식들에서,
    R은 하기 식의 기이고,
    ;
    R'는 하기 식의 기이고,
    ;
    (상기 R 및 R'에서, R"는 히드록실기이고, m은 1 내지 3의 정수이고, q는 1 내지 3의 정수이고, R"'는 1 내지 3개의 탄소 원자를 갖는 알콕시기임)
    n은 2 이상의 양수이다]
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  8. 제1항에 있어서, 상기 제2 절연막의 막 두께가 상기 제1 절연막의 막 두께 이하인 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 제1항에 있어서, 상기 유기 금속 중합체로 형성된 제2 절연막이 산소를 주성분으로 하는 플라즈마 가스에 노출된 후, 가열 경화에 의해서 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  11. 제2항에 있어서, 상기 유기 금속 중합체로 형성된 제2 절연막이 산소를 주성분으로 하는 플라즈마 가스에 노출된 후, 가열 경화에 의해서 형성되어 이루어진 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 상기 제1 절연막이 개구를 가지며, 이 개구가 상기 제2 절연막을 마스크로 하여, 산소를 주성분으로 하는 플라즈마 가스를 이용하여 드라이 에칭법에 의해 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서, 상기 유기 금속 중합체가 유기 관능기를 가지며, 상기 유기 관능기가 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리와 가열 처리에 의해서 분해 제거되어 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 제2항에 있어서, 상기 유기 금속 중합체가 유기 관능기를 가지며 상기 유기 관능기가 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리와 가열 처리에 의해 분해 제거되어 이루어지는 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서, 상기 제2 절연막이 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리와 가열 처리에 의해 막경도를 향상시켜 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제2항에 있어서, 상기 제2 절연막이 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리와 가열 처리에 의해 막경도를 향상시켜 이루어지는 것을 특징으로 하는 반도체 장치.
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  25. 배선층과 층간 절연막층을 구비한 전자 회로 장치로서, 층간 절연막층이 비유전율이 3.5 이하인 유기 절연막으로 형성된 제1 절연막을 하층으로, 비유전율이 4.0 미만인 유기 금속 중합체로 형성된 제2 절연막을 상층으로 적층한 층을 포함하고, 상기 유기 금속 중합체는 하기 화학식 I 또는 II의 분자 구조를 갖는 래더형 실리콘계 중합체인 것을 특징으로 하는 전자 회로 장치.
    <화학식 I>
    <화학식 II>
    [상기 식들에서,
    R은 하기 식의 기이고,
    ;
    R'는 하기 식의 기이고,
    ;
    (상기 R 및 R'에서, R"는 히드록실기이고, m은 1 내지 3의 정수이고, q는 1 내지 3의 정수이고, R"'는 1 내지 3개의 탄소 원자를 갖는 알콕시기임)
    n은 2 이상의 양수이다]
  26. 기판상에 유기 절연막 재료를 도포하여 제1 절연막을 형성하는 공정, 상기 제1 절연막상에 유기 금속 중합체 재료를 도포하여 제2 절연막을 형성하는 공정, 상기 제2 절연막상에 개구 형성용 레지스트 패턴을 형성하는 공정, 이 레지스트 패턴을 마스크로 하여, 상기 제2 절연막에 개구를 형성하는 공정, 상기 레지스트와 상기 제2 절연막을 마스크로 하여, 드라이 에칭 처리를 이용하여 상기 제1 절연막에 개구를 형성하고, 또한 상기 레지스트를 제거하는 공정, 및 상기 제1 절연막과 상기 제2 절연막을 가열 경화하는 공정을 포함하는 것을 특징으로 하는, 제1항에 따른 반도체 장치의 제조 방법.
  27. 삭제
  28. 기판상에 유기 절연막 재료를 도포하여 제1 절연막을 형성하는 공정, 상기 제1 절연막상에 유기 금속 중합체 재료를 도포하여 제2 절연막을 형성하는 공정, 상기 제2 절연막상에 개구 형성용 레지스트 패턴을 형성하고, 또한 상기 제2 절연막에 개구를 형성하는 공정, 드라이 에칭 처리를 이용하여 상기 제1 절연막에 개구를 형성하고, 또한 상기 레지스트를 제거하는 공정, 및 상기 제1 절연막과 상기 제2 절연막을 가열 경화하는 공정을 포함하는 것을 특징으로 하는, 제1항에 따른 반도체 장치의 제조 방법.
  29. 삭제
  30. 기판상에 유기 절연막 재료를 도포하고 제1 절연막을 형성하는 공정, 상기 제1 절연막상에 유기 금속 중합체 재료를 도포하여 제2 절연막을 형성하는 공정, 상기 제2 절연막에 개구를 형성하는 공정, 상기 제2 절연막을 마스크로 하여, 드라이 에칭 처리를 이용하여 상기 제1 절연막에 개구를 형성하는 공정, 및 상기 제1 절연막과 상기 제2 절연막을 가열 경화하는 공정을 포함하는 것을 특징으로 하는, 제1항에 따른 반도체 장치의 제조 방법.
  31. 제30항에 있어서, 상기 유기 금속 중합체가 알칼리 가용성기를 포함하는 유기 관능기를 갖는 래더형 실리콘계 중합체와 감광제를 포함하는 감광성 수지 재료인 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제26항에 있어서, 상기 제1 절연막 또는 상기 제2 절연막에 개구를 형성하는 공정이 접속 구멍 형성 또는 홈 배선용 홈형성 중 적어도 어느 하나의 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
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  35. 제26항에 있어서, 상기 제1 절연막을 350 ℃ 미만의 온도 범위에서 가열 경화한 후, 상기 제1 절연막에 개구를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 삭제
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  38. 제26항에 있어서, 상기 제1 절연막에 개구를 형성한 후, 상기 제1 절연막을 350 ℃ 이상의 온도 범위에서 가열 경화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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  41. 제26항에 있어서, 상기 제1 절연막의 개구가 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭법을 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제26항에 있어서, 상기 제2 절연막의 막 두께가 상기 제1 절연막의 막 두께 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제26항에 있어서, 상기 제2 절연막을 산소를 주성분으로 하는 플라즈마 가스에 노출시킨 후, 가열 경화 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제26항에 있어서, 상기 제2 절연막을 마스크로 하여, 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리를 행함으로써 상기 제1 절연막에 개구를 형성하는 것을 특징하는 반도체 장치의 제조 방법.
  45. 제26항에 있어서, 상기 유기 금속 중합체가 유기 관능기를 가지며, 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리와 가열 처리를 행함으로써 상기 유기 관능기를 분해 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제26항에 있어서, 상기 제2 절연막을 산소를 주성분으로 하는 플라즈마 가스를 이용한 드라이 에칭 처리와 가열 처리를 행함으로써 상기 제2 절연막의 막경도를 향상시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 메모리 소자를 내장시킨 반도체 기판, 이 반도체 기판상에 적층된 층간 절연층, 상층 배선 및 배선재를 포함하며, 주변부에서의 흡습투습(吸濕透濕)을 막기 위한 소자 주변을 둘러싸는 격벽(이하, 가드링이라고 함)을 구비하고, 상기 층간 절연층이 비유전율이 3.5 이하인 유기 절연막을 포함하는 절연막을 하층으로, 또한 비유전율이 4.0 미만인 래더형 실리콘계 중합체를 포함하는 절연막을 상층으로 적층하여 이루어지고, 상기 메모리 소자의 최외주 영역에 배치된 상기 가드링의 일단이 상기 상층 배선에 접속되고, 또한 다른쪽의 일단이 상기 반도체 기판의 내부에 매립되도록 형성되어 이루어지고, 상기 래더형 실리콘계 중합체는 하기 화학식 I 또는 II의 분자 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
    <화학식 I>
    <화학식 II>
    [상기 식들에서,
    R은 하기 식의 기이고,
    ;
    R'는 하기 식의 기이고,
    ;
    (상기 R 및 R'에서, R"는 히드록실기이고, m은 1 내지 3의 정수이고, q는 1 내지 3의 정수이고, R"'는 1 내지 3개의 탄소 원자를 갖는 알콕시기임)
    n은 2 이상의 양수이다]
  48. MOS 트랜지스터를 내장시킨 반도체 기판, 이 반도체 기판상에 형성된 BPSG 층, 배선층, 층간 절연층 및 보호막을 포함하고, 상기 BPSG 층과 상기 층간 절연층을 관통하여 설치된 도전 플러그가 상기 배선층을 통해 상기 반도체 기판에 접속되고, 또한 상기 층간 절연층이 비유전율이 3.5 이하인 유기 절연막을 포함하는 절연막을 하층으로, 비유전율이 4.0 미만인 래더형 실리콘계 중합체를 포함하는 절연막을 상층으로 적층하여 이루어지고, 상기 BPSG 층 및 상기 층간 절연막의 단부를 덮도록 하여 상기 보호막이 설치되고, 상기 래더형 실리콘계 중합체는 하기 화학식 I 또는 II의 분자 구조를 갖는 것을 특징으로 하는 반도체 장치.
    <화학식 I>
    <화학식 II>
    [상기 식들에서,
    R은 하기 식의 기이고,
    ;
    R'는 하기 식의 기이고,
    ;
    (상기 R 및 R'에서, R"는 히드록실기이고, m은 1 내지 3의 정수이고, q는 1 내지 3의 정수이고, R"'는 1 내지 3개의 탄소 원자를 갖는 알콕시기임)
    n은 2 이상의 양수이다]
  49. 제48항에 있어서, 상기 보호막의 일단이 상기 반도체 기판의 내부에 매립되어 이루어지는 것을 특징으로 하는 반도체 장치.
  50. 제48항에 있어서, 상기 보호막이 질화 실리콘막인 것을 특징으로 하는 반도체 장치.
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