JP4443517B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、低誘電率特性を有する絶縁膜を層間絶縁膜に用いることで、信号配線遅延を低減し、これにより素子性能の向上を図った半導体装置に関する。
半導体素子の高集積化とチップサイズの縮小に伴い、配線の微細化、狭ピッチ化及び多層化が進められている。これに伴って、信号が配線を伝播するときの遅れ時間、即ち配線遅延が増加する傾向にあり、半導体素子を用いた電子機器を使用するに際して大きな問題となっている。
一般に、配線を伝播する信号の速度は配線抵抗（Ｒ）と配線間容量（Ｃ）の積（ＲＣ）によって決まるため、配線抵抗を下げること、又は配線間容量を小さくすること、即ち層間絶縁膜の低誘電率化を行うことが配線遅延を低減するために必要である。
配線抵抗を下げることに対して、高性能な半導体素子では、配線材料をアルミニウムから銅に替えることが進められており、特に銅配線を層間絶縁膜層に埋め込むダマシン構造のプロセス適用が盛んに行われている。
また、層間絶縁膜の低誘電率化に対しては、従来、半導体装置の層間絶縁膜にはＣＶＤ（化学蒸着：Chemical Vapor Deposition）法を用いて成膜されたシリコン酸化膜（ＳｉＯ2：比誘電率４．０程度）やシリコン窒化膜（Ｓｉ−Ｎ：比誘電率７．０程度）等の無機系材料が使用されていた。そして、従来のプロセスを踏襲できる低誘電率材料として、最近ではフッ素添加シリコン酸化膜（Ｓｉ−Ｏ−Ｆ：比誘電率３．６程度）の採用が相次いでいる。
しかしながら、フッ素添加シリコン酸化膜の誘電率は比較的高く、これを層間絶縁膜として使用した場合には層間容量を低減する効果が十分でないため、配線プロセス９０ｎｍノード世代以降の半導体装置ではさらに低い誘電率を有する材料が必要とされている。
比誘電率が３．５を下回る特性を有する層間絶縁膜材料として、種々の材料が提案されており、大きく区分すると、基板に塗布した後に加熱により膜を形成するいわゆるスピンオングラス材料や同様に成膜形成する有機系材料と、ＣＶＤ法を用いて成膜形成する手法が検討も検討されている。
スピンオングラス材料としては、シルセスキオキサン水素（Hydrogen Silsesquioxane）化合物又はシルセスキオキサンメチル（Methyl Silsesquioxane）化合物を含む材料が挙げられる。シルセスキオキサン水素化合物又はシルセスキオキサンメチル化合物を主成分として含む材料が好ましい。なお、本明細書において主成分とは、最も配合比（モル比）の高い成分をいう。
シルセスキオキサン水素化合物を主成分とする塗布溶液は、一般式（ＨＳｉＯ3/2）nで表される化合物をメチルイソブチルケトンなどの溶媒に溶解させたものである。この溶液を基板に塗布し、１００〜２５０℃程度の温度で中間加熱したのち、窒素雰囲気中などの不活性雰囲気内にて３５０〜４５０℃の温度で加熱することにより、Ｓｉ−Ｏ−Ｓｉの結合がラダー構造的に形成され、最終的にＳｉＯを主成分とする絶縁膜が形成される。
シルセスキオキサンメチル化合物を主成分とする塗布溶液は、一般式（ＣＨ3ＳｉＯ3/2）nで表される化合物をメチルイソブチルケトンなどの溶媒に溶解させたものである。この溶液を基板に塗布し、１００〜２５０℃程度の温度で中間加熱したのち、窒素雰囲気中などの不活性雰囲気内にて３５０〜４５０℃の温度で加熱することにより、Ｓｉ−Ｏ−Ｓｉの結合がラダー構造的に形成され、最終的にＳｉＯを主成分とする絶縁膜が形成される。
有機絶縁膜材料としては、炭化水素系樹脂であるポリイミド、ポリパラキシリレン、ポリアリーレンエーテル、ポリアリーレン、ベンズシクロブテン、ポリナフタレン等の高分子材料が知られている。これらの材料は、炭素原子を含有することで膜の密度を低減させ、また分子（モノマ）自身の分極率を小さくすることで低誘電率を達成している。
上述のようなスピンオングラス膜、有機膜、ＣＶＤ膜といった層間絶縁膜の比誘電率をさらに低減する手法として、膜中に微小空孔を形成して多孔質膜とすることが知られている。上記の材料やプロセスに関して、「International Technology Roadmap for Semiconductors」（1999年編）第163〜186頁、特開2000-340569号公報、特開2001-274239号公報に開示されている。
しかしながら、上述した従来技術において、比誘電率が３．５を下回る特性を有する層間絶縁膜では、ＣＶＤ成膜のシリコン酸化膜やシリコン窒化膜に比べて、絶縁膜の硬度や弾性率といった機械的強度が本質的に低いという問題点を抱えている。
このような絶縁膜において、さらに比誘電率を低減するため膜中に微小空孔を形成して多孔質化することは、機械的な強度をさらに劣化させる方向にあって、現実的ではないとされていた。
絶縁膜の比誘電率を下げる手段として、ポリイミドなどの絶縁性有機ポリマを用いることがある。有機ポリマはその比誘電率が４未満であるので好都合であるが、無機膜に比べて物理的に機械的強度が低く、また吸湿性や透湿性が高いという欠点がある。また、層間絶縁膜として利用する場合、素子構造の機械的強度の低下及び吸湿水分による配線の腐食等、素子の信頼性に問題が生じる。
「International Technology Roadmap for Semiconductors」（1999年編）第163〜186頁 特開2000-340569号公報 特開2001-274239号公報
そこで、特に、配線抵抗を下げた銅配線を層間絶縁膜層に埋め込むダマシン構造を適用した多層配線半導体素子において、素子構造の機械的強度の低下を抑えながら、層間絶縁膜全体の誘電率を下げる方法を検討した。
本願発明は上記した技術的背景のもとに、上記の如き誘電率の低い膜と誘電率の高い膜との積層構造にし、かつ、各々の材料の組合せや構造の最適化を図ることによって、絶縁膜自身の電気的な特性と機械的な特性との両立を実現する方法を提案するものである。
特に、配線抵抗を下げた銅配線を層間絶縁膜層に埋め込むダマシン構造を適用した積層構造の半導体装置において、層間絶縁膜の機械的強度の低下を抑制しつつ、配線を伝播する信号の遅延を極力低減させた高信頼で高性能な特性を有する半導体装置を可能とした。
本発明の半導体装置は、トランジスタ素子や半導体回路部が形成された基板上に、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、その３層を貫通するように形成された導体配線を備えた配線層を複数層積層して形成された半導体装置である。このとき、各配線層を構成する第１と第３の絶縁層が、シリコン炭化窒化膜、シリコン炭化物又はシリコン酸化物からなり、また、配線層のうち、下層部に位置する配線層の第２の絶縁層がシリコン酸化物を含み、上層部に位置する配線層の第２の絶縁層がフッ素添加シリコン酸化物又は炭素添加シリコン酸化物を含むようにした。
このとき、導体配線として銅配線を構成要素とした場合、第１の絶縁膜は銅配線を埋め込むために絶縁膜を開口する際のエッチングストッパー膜となる。また、第３の絶縁層は銅配線の拡散バリア膜となる。
従来、エッチングストッパー膜や拡散バリア膜はシリコン窒化膜が用いられており、本発明ではシリコン窒化膜より比誘電率の低いシリコン炭化窒化膜（Ｓｉ−Ｃ−Ｎ：比誘電率４．６程度）、シリコン炭化物（Ｓｉ−Ｃ：比誘電率４．４程度）又はシリコン酸化物からなる膜を用いるため、多層積層構造にした配線層全体においても、その比誘電率を低減できる。
配線層のうち、上層部に位置する配線層の第２の絶縁層がシリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜又は炭素添加シリコン酸化膜（比誘電率２．９程度）にすることによって、配線層を構成する全ての第２の絶縁層がシリコン酸化物とした場合に比べて、配線層全体の比誘電率を低減できる。
また、本発明の半導体装置は下層部に位置する配線層の第２の絶縁層が比誘電率３．０未満の絶縁膜材からなり、上層部に位置する配線層の第２の絶縁層がフッ素添加シリコン酸化膜又は炭素添加シリコン酸化膜からなるようにした。即ち、第２の絶縁層の構成成分が上層部に位置する配線層と下層部に位置する配線層とで異なるようにし、前者に比較して後者の絶縁膜の比誘電率が小さくなるようにした。
また、本発明の半導体装置は、下層部に位置する配線層の第２の絶縁層が比誘電率３．０未満の特性を有し、ＳｉＯを含有する絶縁膜であって、かつ絶縁膜中に存在する微小空孔の半数以上が０．０５ｎｍ以上４ｎｍ以下の直径を有するようにした。本発明では、微小空孔の主要構成が直径０．０５ｎｍ以上４ｎｍ以下であることが望ましい。本発明では、膜中に微小空孔を有することで、膜の密度を低減し、単膜としての比誘電率３．０未満と小さくしたＳｉＯを含有する絶縁膜を用いることで、多層積層構造の配線層全体ではさらに比誘電率を低減できる。
この時、絶縁膜中に微少な空孔を形成して密度を低下させ、真空の比誘電率に近づけるという方法を用いることによって、絶縁膜の比誘電率をシリコン酸化膜の比誘電率より低下させ、特に、この微小空孔の寸法や密度を制御することによって、任意の比誘電率を有する絶縁膜を形成することができる。
しかしながら、微小空孔の径が大きくなると絶縁膜自身の構造体としての機械的強度が低下する、又は、絶縁膜を流れるリーク電流が大きくなって絶縁膜としての特徴である絶縁耐圧が低下する等の問題も新たに生じることとなり、絶縁膜中に含有させる空孔の大きさには、細心の注意が必要である。
そこで、本発明では、空孔径の範囲を制御することで、絶縁膜の機械的強度や絶縁耐圧の低下を抑制するようにした。このとき、微小空孔の半数以上が０．０５ｎｍ以上４ｎｍ以下の径である場合に、絶縁膜の膜強度を低下させないで信頼性の高い半導体装置が可能となる。
上記した微小空孔を有する絶縁膜は、シルセスキオキサン水素化合物又はシルセスキオキサンメチル化合物を主成分とする膜を加熱して得られるＳｉＯを主成分とする絶縁膜で形成される。
シルセスキオキサン水素化合物を主成分とする塗布溶液は、一般式（ＨＳｉＯ3/2）nで表される化合物をメチルイソブチルケトンなどの溶媒に溶解させたものである。また、シルセスキオキサンメチル化合物を主成分とする塗布溶液は、一般式（ＣＨ3ＳｉＯ3/2）nで表される化合物をメチルイソブチルケトンなどの溶媒に溶解させたものである。
これらの溶液を基板に塗布し、１００〜２５０℃程度の温度で中間加熱したのち、窒素雰囲気中などの不活性雰囲気内にて３５０〜４５０℃の温度で加熱することにより、Ｓｉ−Ｏ−Ｓｉの結合がラダー構造的に形成され、最終的にＳｉＯを主成分とする絶縁膜が形成される。
シルセスキオキサン水素化合物又はシルセスキオキサンメチル化合物を主成分とする膜を加熱して得られるＳｉＯを主成分とする絶縁膜において、絶縁膜中に存在する空孔の径を制御する手法として、例えば、シルセスキオキサン（Silsesquioxane）化合物溶液にメチルイソブチルケトンなどの溶媒以外の成分を含有させ、膜中で本成分が分解した跡が空孔として形成し、成膜温度により分解挙動を変化させることで、空孔形成を制御し、空孔径範囲を選択的な範囲に収めることを可能とする手法が挙げられる。
上記した絶縁膜形成用の溶液を塗布する方法としては、回転塗布やスリット塗布又は印刷方式が挙げられる。そして、絶縁膜はこの膜を加熱して形成されるため、高密度に微細な配線を形成した場合であってもＣＶＤ法による絶縁膜と比較して、段差の被覆性が良好であって、表面段差を解消できるという点で優位となる。
また、Ｓｉウエハの大口径化に対して、ＣＶＤ法を用いて絶縁膜を形成する場合には大型の成膜装置を必要とし、設備コストが素子コストに大きな影響をきたすことになる。これに対して、本発明では塗布・加熱方式で絶縁膜を形成するため、設備コストの大幅な低減が可能であって、製造ラインの投資コスト、さらには素子コストを抑えると言う大きな効果が期待できる。
ＣＶＤ法で絶縁膜を形成する場合は、アルキルシラン化合物、アルコキシシラン化合物を主成分としてソースガスに利用して、ＥＣＲ（Electron Cyclotron Resonance）プラズマＣＶＤ法などで、最終的にＳｉＯを主成分とする絶縁膜を形成する。
この場合も、絶縁膜中に存在する空孔の径を制御する手法として、例えば、ソースガスとして熱分解温度の高い成分を含有させ、成膜時に３５０℃〜４５０℃の加熱により、膜中で本成分が分解した跡が空孔として形成される手法が挙げられる。
このような手法では、熱分解温度の高い成分を種々選択することで、成膜温度により分解挙動が変化させることが可能で、これにより空孔形成を制御することで、空孔径範囲を選択的な範囲に収めることを可能とする。
また、本発明の半導体装置では、半導体装置周辺部からの吸湿、透湿を防ぐために素子装置周辺を囲うように導体配線を形成する材料から構成された隔壁層（本発明ではガードリングと称する）を素子装置周辺に設ける。これにより、本発明によれば素子周辺や基板と層間絶縁膜の界面から層間絶縁膜内を透過してくる水分を遮蔽し、素子自体の耐湿信頼性を向上させることができる。
以上説明したように、配線抵抗を下げた銅配線を層間絶縁膜層に埋め込むダマシン構造を適用した多層積層配線を有する半導体素子において、エッチングストッパー膜や拡散バリア膜としてシリコン窒化膜より小さい比誘電率の膜を用い、そして多層積層構造の下層部と上層部における絶縁膜を異なるようにすることで、素子全体の機械的強度を高め、かつ、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得ることができる。
以下、本発明の実施の形態について図面を参照して説明する。
（第１の実施例）
第１の実施例では、図１に示すように６層の配線層１００を有するＣｕ配線デュアルダマシン構造の６層配線半導体素子を作製した。
一般的に良く知られた方法を用いてＭＯＳトランジスタ等の構成素子（図示省略）を形成した半導体基板１０１上に、第１配線層１００ａの第１絶縁層となるシリコン炭化窒化膜１０２を４０ｎｍ厚でＣＶＤ法を用いて形成した。この第１絶縁層は、配線パターンを形成する開口時にエッチングストッパー膜となる。
次に、第１配線層１００ａの第２絶縁層となるシリコン酸化膜１０３を４００ｎｍ厚でＣＶＤ法を用いて形成した。
次に、第１配線層１００ａの第３絶縁層となるシリコン炭化窒化膜１０４を４０ｎｍ厚でＣＶＤ法を用いて形成した。この膜は第２配線層１００ｂの第１絶縁層として配線パターンを形成する開口時にエッチングストッパー膜やＣｕ拡散バリア膜としての役目も果たす。
次に、シリコン炭化窒化膜１０４に開口１１７を形成した。開口は、フォトレジストを用いて、周知の技術でレジストパターンを形成し、シリコン炭化窒化膜を除去できるエッチングガスを用いて、レジストをマスクにしてドライエッチング方式を用いて形成した（図２（ａ））。このとき、開口は第１配線層１００ａの配線寸法となっている。
次に、第１配線層１００ａ形成と同様の方法を用いて、第２配線層１００ｂの第２絶縁層となるシリコン酸化膜１０５を４００ｎｍ厚で、第３絶縁層となるシリコン炭化窒化膜１０６を４０ｎｍ厚で形成した。
次に、シリコン炭化窒化膜に開口１１８を形成した（図２（ｂ））。開口は、フォトレジストを用いて、周知の技術でレジストパターンを形成し、シリコン炭化窒化膜を除去できるエッチングガスを用いて、レジストをマスクにしてドライエッチング方式を用いて形成した。
次に、シリコン炭化窒化膜をマスクにしてシリコン酸化膜を除去できるＣＦ系ガスを用いてドライエッチング方式で、シリコン酸化膜１０５に開口を形成し、その下部でシリコン炭化窒化膜１０４の開口１１７が露出する。
引き続き、シリコン炭化窒化膜１０４の開口１１７をマスクに、シリコン酸化膜１０３に開口を形成し、その下部でシリコン炭化窒化膜１０２を露出させた。
続いて、シリコン炭化窒化膜を除去できるエッチングガスに切替え、シリコン酸化膜１０３の開口をマスクに、シリコン炭化窒化膜１０２をドライエッチング除去し、半導体基板１０１に貫通する開口を形成した。このとき、シリコン炭化窒化膜１０４もエッチングされて、最上層のシリコン炭化窒化膜の開口１１８と同じ寸法に広がる。これにより、半導体基板１０１に貫通する配線溝１１９を形成した（図２（ｃ））。
次に、配線溝１１９内面にバリアメタル膜１２０を形成した後、良く知られたメッキ法を用いてＣｕ１２１の充填を行った。バリアメタルは、本実施例ではＴｉＮを用いた。
そして、最上層であるシリコン炭化窒化膜上に存在する不要なＣｕ膜を除去し、表面を洗浄することで、接続用プラグと配線を同時に形成した。Ｃｕ膜の除去には、砥粒としてアルミナ又はシリカを用い、Ｃｕ錯化剤、界面活性剤等の添加剤からなる研磨剤を用いた化学機械研磨法（Chemical Mechanical Polishing）を用いることが好都合である。
この研磨工程で、最上層に当たるシリコン炭化窒化膜１０６も研磨除去した。これにより、Ｃｕ配線（１２０と１２１を含む）を形成したデュアルダマシン構造を作製した（図２（ｄ））。
続いて、同様の工程を２度行って第３配線層１００ｃ〜第６配線層１００ｆを形成し、６層のＣｕ配線構造を得た。このとき、絶縁層１０６、１０８、１１０、１１２は、ＣＶＤ法を用いて成膜したシリコン炭化窒化膜からなり、絶縁層１０７、１０９はシリコン酸化膜からなる。また、絶縁層１１１、１１３は、フッ素添加シリコン酸化膜からなる。
次に、最上層にシリコン窒化膜１１４を形成して、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した（図１）。
これにより、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化窒化膜を用い、また、多層構造の上層部において、シリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第２の実施例）
第１の実施例と同様の手法を用いて、本実施例では絶縁層１０７、１０９についてもＣＶＤ法を用いてフッ素添加シリコン酸化膜を成膜した。次に、最上層にシリコン窒化膜１１４を形成し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化窒化膜を用い、また、多層構造の１／３以上の上層部において、シリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第３の実施例）
第１の実施例と同様の手法を用いて、本実施例では絶縁層１０２、１０４、１０６、１０８、１１０、１１２について、ＣＶＤ法を用いてシリコン炭化膜を成膜した。次に、最上層にシリコン窒化膜１１４を形成し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第４の実施例）
第２の実施例と同様の手法を用いて、本実施例では絶縁層１０２、１０４、１０６、１０８、１１０、１１２について、ＣＶＤ法を用いてシリコン炭化膜を成膜した。次に、最上層にシリコン窒化膜１１４を形成し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第５の実施例）
第１の実施例と同様の手法を用いて、本実施例では絶縁層１１１、１１３について、ＣＶＤ法を用いて炭素添加シリコン酸化膜を成膜し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、多層構造の上層部において、シリコン酸化膜より比誘電率の小さい炭素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第６の実施例）
第２の実施例と同様の手法を用いて、本実施例では絶縁層１０７、１０９、１１１、１１３について、ＣＶＤ法を用いて炭素添加シリコン酸化膜を成膜し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
また、多層構造の１／３以上の上層部において、シリコン酸化膜より比誘電率の小さい炭素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第７の実施例）
第５の実施例と同様の手法を用いて、本実施例では絶縁層１０２、１０４、１０６、１０８、１１０、１１２について、ＣＶＤ法を用いてシリコン炭化膜を成膜した。次に、最上層にシリコン窒化膜１１４を形成し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第８の実施例）
第６の実施例と同様の手法を用いて、本実施例では絶縁層１０２、１０４、１０６、１０８、１１０、１１２について、ＣＶＤ法を用いてシリコン炭化膜を成膜した。次に、最上層にシリコン窒化膜１１４を形成し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第９の実施例）
第１の実施例と同様の手法を用いて、本実施例では絶縁層１０３、１０５、１０７、１０９について、ＣＶＤ法を用いて炭素添加シリコン酸化膜を成膜し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、多層構造の下層部において、比誘電率の低い炭素添加シリコン酸化膜を絶縁膜に用い、また、多層構造の上層部において、シリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第１０の実施例）
第２の実施例と同様の手法を用いて、本実施例では絶縁層１０３、１０５について、ＣＶＤ法を用いて炭素添加シリコン酸化膜を成膜し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、多層構造の下層部において、比誘電率の低い炭素添加シリコン酸化膜を絶縁膜に用い、また、多層構造の１／３以上の上層部において、シリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第１１の実施例）
第３の実施例と同様の手法を用いて、本実施例では絶縁層１０３、１０５、１０７、１０９について、ＣＶＤ法を用いて炭素添加シリコン酸化膜を成膜し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、多層構造の下層部において、比誘電率の低い炭素添加シリコン酸化膜を絶縁膜に用い、また、多層構造の上層部において、シリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用い、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第１２の実施例）
第４の実施例と同様の手法を用いて、本実施例では絶縁層１０３、１０５について、ＣＶＤ法を用いて炭素添加シリコン酸化膜を成膜し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、多層構造の下層部において、比誘電率の低い炭素添加シリコン酸化膜を絶縁膜に用い、また、多層構造の１／３以上の上層部において、シリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用い、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第１３の実施例）
第１の実施例と同様の手法を用いて、本実施例では、絶縁層１０３、１０５、１０７、１０９について、シルセスキオキサン水素化合物を主成分とするメチルイソブチルケトン溶液を、塗布方法を用いて基板の上に形成した後、窒素雰囲気中で、ホットプレートを用いて１００℃で１０分間、次いで１５０℃で１０分間、２３０℃で１０分間の加熱を行った。
そしてさらに、窒素雰囲気中炉体を用いて３５０℃で３０分間加熱することによって、Ｓｉ−Ｏ−Ｓｉ結合をラダー構造的に形成し、最終的にはＳｉＯを主成分として、空孔形成を制御した微小空孔を膜中に有する絶縁膜を形成し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。開口形成は、ＳｉＯをエッチングできるＣＦ系ガスを用いて、ドライエッチング方式で行った。
本実施例の場合は、図３に示すように、０．０５ｎｍ以上４ｎｍ以下の直径を有する空孔を主として含む分布特性を有する微小空孔が存在する絶縁膜であり、比誘電率は２．３程度である。
径分布は、理学電機（株）製Ｘ線薄膜構造解析装置（型式：ＡＴＸ−Ｇ）を用いて得られるＸ線反射測定データと散漫散乱Ｘ線測定データを基に、球状散乱体を想定した散乱関数に基づく理論散乱強度と比較して、散乱体の径分布を算出することで求めた。
また、上述の微小空孔を膜中に有する絶縁膜は、ヤング率１２Ｇａの特性を有する。これら特性は、米国ＭＴＳシステムズ社製NanoindenterXPを使用したインデンテーション測定法を用い、Ｓｉウエハ上に形成した膜厚２５０ｎｍの同膜について、総膜厚の１／５の表層点での硬度によって上述の膜硬度を求めた。
また、ヤング率も総膜厚の１／５の表層点での値であり、溶融石英のポアソン比０．１７を基に換算した。同様の手法で求めた同程度の膜厚のｐ−ＴＥＯＳ膜は、ヤング率７０Ｇａの特性を有する。
これから、上述の微小空孔を膜中に有する絶縁膜は、ｐ−ＴＥＯＳ膜の約１７％のヤング率を有する膜で、特開２０００−３４０５６９号公報に記載されている低誘電率膜に比べて、機械的特性に優れた低誘電率絶縁膜が得られた。
これにより、多層構造の下層部において、比誘電率が２．５未満で膜強度に優れた絶縁膜を用い、また、多層構造の上層部において、シリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げ、素子構造の機械的強度の低下を抑えながら高性能の半導体装置が得られた。
（第１４の実施例）
第１３の実施例と同様の手法を用いて、本実施例では絶縁層１０２、１０４、１０６、１０８、１１０、１１２について、ＣＶＤ法を用いてシリコン炭化膜を成膜した。
次に、最上層にシリコン窒化膜１１４を形成し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化膜を用い、また、微小空孔を膜中に有する絶縁膜を用いて、空孔径を規定することで機械的特性に優れた低誘電率絶縁膜が得られる。
そして、さらには多層積層構造の下層部において、第２の絶縁層として比誘電率が２．５未満で膜強度に優れた絶縁膜を用い、また、多層構造の上層部において、第２の絶縁層にシリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げ、素子構造の機械的強度の低下を抑えながら高性能の半導体装置が得られた。
（第１５の実施例）
第１３の実施例と同様の手法を用いて、本実施例では、絶縁層１０３、１０５、１０７、１０９について、シルセスキオキサン水素化合物を主成分とするメチルイソブチルケトン溶液を、塗布方法を用いて基板の上に形成した後、窒素雰囲気中で、ホットプレートを用いて１００℃で１０分間、次いで１５０℃で１０分間、２３０℃で１０分間の加熱を行った。
そしてさらに、窒素雰囲気中炉体を用いて３５０℃で３０分間加熱することによって、Ｓｉ−Ｏ−Ｓｉ結合をラダー構造的に形成し、最終的にはＳｉＯを主成分として、空孔形成を制御した微小空孔を膜中に有する絶縁膜を形成し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。開口形成は、ＳｉＯをエッチングするガスを用いて、ドライエッチング方式で行った。
本実施例の場合は、図４に示すように、０．０５ｎｍ以上１ｎｍ以下の直径を有する空孔を主として含む分布特性を有する微小空孔が存在する絶縁膜であり、比誘電率は２．７程度である。
径分布は、Ｘ線薄膜構造解析装置を用いて得られるＸ線反射測定データと散漫散乱Ｘ線測定データを基に、球状散乱体を想定した散乱関数に基づく理論散乱強度と比較して、散乱体の径分布を算出することで求めた。
また、上述の微小空孔を膜中に有する絶縁膜は、ヤング率１１Ｇａの特性を有する。これら特性は、NanoindenterXPを使用したインデンテーション測定法を用い、Ｓｉウエハ上に形成した膜厚２５０ｎｍの同膜について、総膜厚の１／５の表層点での硬度によって上述の膜硬度を求めた。
また、ヤング率も総膜厚の１／５の表層点での値であり、溶融石英のポアソン比０．１７を基に換算した。同様の手法で求めた同程度の膜厚のｐ−ＴＥＯＳ膜は、ヤング率７０Ｇａの特性を有する。
これから、上述の微小空孔を膜中に有する絶縁膜は、ｐ−ＴＥＯＳ膜の約１６％のヤング率を有する膜で、特開２０００−３４０５６９号公報に記載されている低誘電率膜に比べて、機械的特性に優れた低誘電率絶縁膜が得られた。
以上により、多層積層構造の下層部において、第２の絶縁層として比誘電率が３．０未満で膜強度に優れた絶縁膜を用い、また、多層積層構造の上層部において、第２の絶縁層にシリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げ、素子構造の機械的強度の低下を抑えながら高性能の半導体装置が得られた。
（第１６の実施例）
第１５の実施例と同様の手法を用いて、本実施例では絶縁層１０２、１０４、１０６、１０８、１１０、１１２について、ＣＶＤ法を用いてシリコン炭化膜を成膜した。次に、最上層にシリコン窒化膜１１４を形成し、６層のＣｕ配線１１５を備える多層配線半導体素子を作製した。
これにより、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化膜を用い、また、微小空孔を膜中に有する絶縁膜を用いて、空孔径を規定することで機械的特性に優れた低誘電率絶縁膜が得られた。そして、多層積層構造の下層部において、第２の絶縁層として比誘電率が３．０未満で膜強度に優れた絶縁膜を用い、また、多層構造の上層部において、第２の絶縁層にシリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げ、素子構造の機械的強度の低下を抑えながら高性能の半導体装置が得られた。
（第１７の実施例）
第１７の実施例は、Ｃｕ配線デュアルダマシン構造の形成に適用した例であって、図５（ａ）〜（ｄ）の工程図を用いて説明する。
一般的に良く知られた方法を用いてＭＯＳトランジスタ等の構成素子（図示省略）を形成した半導体基板５０１上に、第１配線層の第１絶縁層となるシリコン炭化窒化膜５０２を４０ｎｍ厚でＣＶＤ法を用いて形成した。この第１絶縁層は、配線パターンを形成する開口時にエッチングストッパー膜となる。
次に、シルセスキオキサン水素化合物を主成分とするメチルイソブチルケトン溶液を、塗布方法を用いて基板の上に形成した後、窒素雰囲気中で、ホットプレートを用いて１００℃で１０分間、次いで１５０℃で１０分間、２３０℃で１０分間の加熱を行った。そしてさらに、窒素雰囲気中炉体を用いて３５０℃で３０分間加熱することによって、Ｓｉ−Ｏ−Ｓｉ結合をラダー構造的に形成し、最終的にはＳｉＯを主成分として、図３に示すように、０．０５ｎｍ以上４ｎｍ以下の直径を有する空孔を主として含む分布特性を有する微小空孔が存在する比誘電率２．３程度の絶縁膜を形成し、第１配線層の第２絶縁層５０３とした。
次に、第１配線層の第３絶縁層となるシリコン炭化窒化膜５０４を４０ｎｍ厚でＣＶＤ法を用いて形成した。この膜は、第２配線層の第１絶縁層として配線パターンを形成する開口時にエッチングストッパー膜やＣｕ拡散バリア膜としての役目も果たす。
次に、シリコン炭化窒化膜５０４に開口５１７を形成した。開口は、フォトレジストを用いて、周知の技術でレジストパターンを形成し、シリコン炭化窒化膜を除去できるエッチングガスを用いて、レジストをマスクにしてドライエッチング方式を用いて形成した（図５（ａ））。このとき、開口は第１配線層の配線寸法となっている。
次に、第１配線層の第２絶縁層５０３形成と同様の方法を用いて、第２配線層の第２絶縁層となる、図３に示すように０．０５ｎｍ以上４ｎｍ以下の直径を有する空孔を主として含む分布特性を有する微小空孔が存在する比誘電率２．３の絶縁層５０５を４００ｎｍ厚で、第３絶縁層となるシリコン炭化窒化膜５０６を４０ｎｍ厚で形成した。
次に、シリコン炭化窒化膜に開口５１８を形成した（図５（ｂ））。開口は、フォトレジストを用いて、周知の技術でレジストパターンを形成し、シリコン炭化窒化膜を除去できるエッチングガスを用いて、レジストをマスクにしてドライエッチング方式を用いて形成した。
次に、シリコン炭化窒化膜をマスクにして微小空孔を有するＳｉＯ膜を除去できるガスを用いてドライエッチング方式で、絶縁層５０５に開口を形成し、その下部でシリコン炭化窒化膜５０４の開口５１７が露出する。
引き続き、シリコン炭化窒化膜５０４の開口５１７をマスクに、絶縁層５０３に開口を形成し、その下部でシリコン炭化窒化膜５０２を露出させた。続いて、シリコン炭化窒化膜を除去できるエッチングガスに切替え、絶縁層５０３の開口をマスクに、シリコン炭化窒化膜５０２をドライエッチング除去し、半導体基板５０１に貫通する開口を形成した。このとき、シリコン炭化窒化膜５０４もエッチングされて、最上層のシリコン炭化窒化膜の開口５１８と同じ寸法に広がる。これにより、半導体基板５０１に貫通する配線溝５１９を形成した（図５（ｃ））。
次に、配線溝１１９内面にバリアメタル膜１２０を形成した後、良く知られたメッキ法を用いてＣｕ１２１の充填を行った。バリアメタルは、本実施例ではＴｉＮを用いた。
そして、化学機械研磨法を用いて最上層であるシリコン炭化窒化膜上に存在する不要なＣｕ膜を除去し、表面を洗浄することで、接続用プラグと配線を同時に形成した。この研磨工程で、最上層に当たるシリコン炭化窒化膜５０６は研磨除去せずに残した。これにより、Ｃｕ配線（５２０及び５２１を含む）を形成したデュアルダマシン構造を作製した（図５（ｄ））。
上記のように、層間絶縁膜層の主要な構成層である第２の絶縁層５０３に比誘電率の低い膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られる。
本実施例の構成では配線層を２層積層した構造であるが、配線層を２回以上繰り返して積み上げることで多層配線構造を有する半導体装置が得られる。
（第１８の実施例）
第１７の実施例と同様にして、本実施例では第２の絶縁層５０３について図４に示すように、０．０５ｎｍ以上１ｎｍ以下の直径を有する空孔を主として含む分布特性を有する微小空孔が存在する比誘電率２．７程度のＳｉＯ絶縁膜を形成し、Ｃｕ配線を形成したデュアルダマシン構造を作製した。
これにより、層間絶縁膜層の主要な構成層である５０３に関して、比誘電率の低い膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られる。さらにまた、配線層を２回以上繰り返して積み上げることで多層配線構造を有する高性能の半導体装置が容易に得られる。
（第１９の実施例）
図６は第１９の実施例である半導体ロジック素子の断面図である。半導体基板６０１上に既知のＳＴＩ（Shallow Trench Isolation）を用いて素子分離膜領域６０２を形成し、この素子分離膜領域６０２内部にＭＯＳトランジスタ６０３を形成する（トランジスタ部のハッチングは図を見易くするために省略した）。そして、既知のＣＶＤ法を用いて５０ｎｍ程度のシリコン酸化膜６０４と５００ｎｍ程度のＢＰＳＧ（ボロン・リン・シリケイトガラス）膜６０５とを、ＭＯＳトランジスタ６０３を含み、半導体基板６０１の表面に順次形成した後、例えば８００〜９００℃の窒素雰囲気でリフローアニールする。
次に、シリカ砥粒を用いた化学機械研磨法を用いてＢＰＳＧ膜６０５の表面を平坦化研磨した後、コンタクトホールを形成し、このコンタクトホール内に、ＣＶＤ法によりタングステンの埋め込みを行い、導電プラグ６０６を形成する。この時、ＢＰＳＧ膜６０５の表面上に存在する不要なタングステンは既知のエッチバック法により除去されている。
次に、第１７の実施例と同様にして、第１配線層の第１絶縁層となるシリコン炭化窒化膜６０７を４０ｎｍ厚でＣＶＤ法を用いて形成した。この第１絶縁層は、配線パターンを形成する開口時にエッチングストッパー膜となる。
次に、シルセスキオキサン水素化合物を主成分とするメチルイソブチルケトン溶液を、塗布方法を用いて基板の上に形成した後、窒素雰囲気中で、ホットプレートを用いて１００℃で１０分間、次いで１５０℃で１０分間、２３０℃で１０分間の加熱を行った。そしてさらに、窒素雰囲気中炉体を用いて３５０℃で３０分間加熱することによって、Ｓｉ−Ｏ−Ｓｉ結合をラダー構造的に形成し、最終的にはＳｉＯを主成分として、図３に示すように、０．０５ｎｍ以上４ｎｍ以下の直径を有する空孔を主として含む分布特性を有する微小空孔が存在する比誘電率２．３程度の絶縁膜を形成し、第１配線層の第２絶縁層６０８とした。
次に、第１配線層の第３絶縁層となるシリコン炭化窒化膜６０９を４０ｎｍ厚でＣＶＤ法を用いて形成した。この膜は、第２配線層の第１絶縁層として配線パターンを形成する開口時にエッチングストッパー膜やＣｕ拡散バリア膜としての役目も果たす。
次に、シリコン炭化窒化膜６０９に開口を形成した。開口は、フォトレジストを用いて、周知の技術でレジストパターンを形成し、シリコン炭化窒化膜を除去できるエッチングガスを用いて、レジストをマスクにしてドライエッチング方式を用いて形成した。このとき、開口は第１配線層の配線寸法となっている。
次に、第１配線層の第２絶縁層６０８形成と同様の方法を用いて、第２配線層の第２絶縁層６１０を４００ｎｍ厚で、第３絶縁層となるシリコン炭化窒化膜６１１を４０ｎｍ厚で形成した。
次に、シリコン炭化窒化膜に開口を形成した。そして、このシリコン炭化窒化膜をマスクにして微小空孔を有するＳｉＯ膜を除去できるガスを用いてドライエッチング方式で、絶縁層６１０に開口を形成し、その下部でシリコン炭化窒化膜６０９が露出する。
引き続き、シリコン炭化窒化膜６０９の開口をマスクに、絶縁層６０８に開口を形成し、その下部でシリコン炭化窒化膜６０７を露出させた。そして、シリコン炭化膜を除去できるエッチングガスに切替え、絶縁層６０８の開口をマスクに、シリコン炭化窒化膜６０７をドライエッチング除去し、導電プラグ６０６に貫通する開口を形成した。
このとき、シリコン炭化窒化膜６０９もエッチングされて、最上層のシリコン炭化膜の開口と同じ寸法に広がる。これにより、導電プラグ６０６に貫通する配線溝を形成した。
次に、配線溝内面にバリアメタル膜を形成した後、良く知られたメッキ法を用いてＣｕの充填を行った。バリアメタルは、本実施例ではＴｉＮを用いた。そして、化学機械研磨法を用いて最上層であるシリコン炭化窒化膜上に存在する不要なＣｕ膜を除去し、表面を洗浄することで、接続用プラグと配線を同時に形成した。この研磨工程で、最上層に当たるシリコン炭化膜６１１は研磨除去せずに残した。これにより、Ｃｕ配線を形成したデュアルダマシン構造を作製した。
以上の工程を繰り返して４層配線構造体を形成した。
続いて、同様の工程を繰り返してさらに２層の配線構造を積み上げた。このとき、絶縁層６１７、６１９，６２１はシリコン炭化窒化膜を用いて４０ｎｍ厚で形成した。また、絶縁層６１８、６２０は、フッ素添加シリコン酸化膜を用いて６００ｎｍ厚で形成した。次に、最上層にシリコン窒化膜６２２を形成し、６層のＣｕ配線６２３を備える多層配線半導体素子を作製した。
これにより、エッチングストッパー膜や拡散バリア膜として、シリコン窒化膜より比誘電率の低いシリコン炭化膜を用い、多層積層構造の下層部において、第２の絶縁層として比誘電率が２．５未満で膜強度に優れた絶縁膜を用い、また、その上層部において、第２の絶縁層にシリコン酸化膜より比誘電率の小さいフッ素添加シリコン酸化膜を用いることで、層間絶縁膜全体の誘電率を下げた高性能の半導体装置が得られた。
（第２０の実施例）
図７に、第２０の実施例である樹脂封止された半導体ロジック装置の断面図を示す。第１９の実施例で得られ、ボンディングパッド部を除いてポリイミド表面保護膜７０２を形成した状態の半導体ロジック装置７０１に、別途設けられているダイボンディング工程におけるリードフレームに固定する。その後、半導体ロジック装置７０１に設けられたボンディングパッド部とリードフレームの外部端子７０５の間を、ワイヤーボンダーを用いて金線７０４を配線した。
次に、日立化成工業（株）製のシリカ含有ビフェニル系エポキシ樹脂を用いて、半導体ロジック装置７０１、外部端子７０５等を包み込むように樹脂封止部７０３を形成した。封止条件は、成型温度１８０℃、成型圧力７０ｋｇ／ｃｍ2であるが、これに限定されるものではない。最後に、外部端子７０６を所定の形に折り曲げることにより、樹脂封止型半導体ロジック装置の完成品が得られる。
樹脂封止された半導体ロジック装置の層間絶縁膜の一部には、比誘電率の小さいが機械的強度の低下を十分に抑制した絶縁膜が使用されているので、ワイヤボンディングプロセスや樹脂封止プロセスにおいて、半導体ロジック素子にかかる応力に対して、素子内部にクラックが発生することなく、樹脂封止品が得られる。
また、半導体ロジック素子の特性として第１９の実施例で説明した同様の効果を奏することは言うまでもなく、さらに樹脂封止されているので外部環境に対して安定な特性を発揮することが可能である。
（第２１の実施例）
図８は、第２１の実施例を説明するための断面図であって、第１９の実施例で説明した半導体ロジック素子をウエハレベルチップサイズパッケージ構造の製品の製造に用いた場合である。
半導体ロジック素子８０１の最上層シリコン窒化膜８０２上にボンディングパッド部８０３を露出させる形状でポリイミド絶縁膜８０４を形成する。次に、再配列配線８０５を形成する。本実施例では、再配列配線は、ＴｉＮ、Ｃｕ、Ｎｉをスパッタ法で成膜した３層からなり、成膜後に周知のフォトリソ技術で配線パターンを形成したものである。
さらにその上にポリイミド絶縁膜８０６を形成した。このポリイミド絶縁膜層８０６を貫いて再配列配線８０５の一部の領域で電気的な接続を行うためのアンダーバンプメタル層８０７を設けた。アンダーバンプメタル層はＣｒ、Ｎｉ、Ａｕの３層形成した。このアンダーバンプメタル層８０７の上にハンダバンプ８０８が形成されている。
高速駆動の可能な半導体ロジック素子そのものは第１９の実施例で述べた方法によってウエハ上に形成することができるため、本実施例によってウエハの状態でハンダバンプを有する半導体ロジックパッケージ装置が実現する。
誘電率の低い層間絶縁膜層を適用することで、従来製品に比べて高性能の半導体ロジック素子はすでに得られている。しかしながら、パッケージ半導体製品をプリント基板などに実装搭載する場合に、本実施例のようなパッケージ構造を適用することで、素子とプリント基板間の信号伝播を高速に行えることが可能となり、半導体ロジック素子の性能をさらに引き出せることが可能となる。
（第２２の実施例）
図９に、第２２の実施例を説明するための素子端部の断面図（図９（ａ））及びウエハ平面概念図（図９（ｂ））を示す。
シリコン基板９０１にはＭＯＳトランジスタ等の半導体素子９０６やこれらの素子を含む半導体回路部が形成されており、この基板９０１の上に上記で説明した配線層が形成されている。そして、この半導体素子９０６やこれらの素子を含む半導体回路部を囲むように、配線層を構成する導体からなる材料を用いてガードリング層９０５が配置されている。このガードリング層９０５によって、半導体素子９０６やこれらの素子を含む半導体回路部を外部からの水分の浸入を防ぐことができる。このガードリング層９０５は、導体配線を形成する工程において形成される。
これにより、特に低誘電率特性を示す層間絶縁膜として空孔を有する絶縁膜を適用した場合、孔内部への水分の透過や吸着の問題点を解決し、半導体素子自体の耐湿信頼性を向上させた半導体装置を提供できる。
以上、実施例を用いて詳細に説明したが、本発明並びに実施例を達成するための諸条件等はこれらの実施例に何ら限定されるものではない。
第１の実施例で作製した積層構造の半導体装置の断面図である。 第１の実施例で作製した半導体装置を説明するための工程図である。 絶縁膜中に存在する空孔の径分布を説明するための図である。 絶縁膜中に存在する空孔の径分布を説明するための図である。 第１７の実施例で作製した積層構造の半導体装置を説明するための工程図である。 第１９の実施例で作製した半導体ロジック装置を説明するための断面図である。 第２０の実施例で作製した樹脂封止型半導体装置を説明するための断面図である。 第２１の実施例で作製したウエハレベルチップサイズパッケージ構造半導体装置を説明するための断面図である。 第２２の実施例で作製したガードリング構造を有する半導体装置を説明するための断面図及び平面図である。
符号の説明
１０１…半導体基板、１０２…１層配線層の第１絶縁膜、１０３…１層配線層の第２絶縁膜、１０４…１層配線層の第３絶縁膜／２層配線層の第１絶縁膜、１０５…２層配線層の第２絶縁膜、１０６…２層配線層の第３絶縁膜／３層配線層の第１絶縁膜、１０７…３層配線層の第２絶縁膜、１０８…３層配線層の第３絶縁膜／４層配線層の第１絶縁膜、１０９…４層配線層の第２絶縁膜、１１０…４層配線層の第３絶縁膜／５層配線層の第１絶縁膜、１１１…５層配線層の第２絶縁膜、１１２…５層配線層の第３絶縁膜／６層配線層の第１絶縁膜、１１３…６層配線層の第２絶縁膜、１１４…最表面パッシベーション膜（シリコン窒化膜）、１１５…導体配線層、１１７…開口、１１８…開口、１１９…配線溝、１２０…バリアメタル膜、１２１…導体層、５０１…半導体基板、５０２…１層配線層の第１絶縁膜、５０３…１層配線層の第２絶縁膜、５０４…１層配線層の第３絶縁膜／２層配線層の第１絶縁膜、５０５…２層配線層の第２絶縁膜、５０６…２層配線層の第３絶縁膜、５１７…開口、５１８…開口、５１９…配線溝、５２０…バリアメタル膜、５２１…導体層、６０１…半導体基板、６０２…素子分離膜領域、６０３…ＭＯＳトランジスタ、６０４…シリコン酸化膜、６０５…ＢＰＳＧ（ボロン・リン・シリケイトガラス）膜、６０６…導電プラグ、６０７…１層配線層の第１絶縁膜、６０８…１層配線層の第２絶縁膜、６０９…１層配線層の第３絶縁膜／２層配線層の第１絶縁膜、６１０…２層配線層の第２絶縁膜、６１１…２層配線層の第３絶縁膜、６１２…３層配線層の第１絶縁膜、６１３…３層配線層の第２絶縁膜、６１４…３層配線層の第３絶縁膜／４層配線層の第１絶縁膜、６１５…４層配線層の第２絶縁膜、６１６…４層配線層の第３絶縁膜、６１７…５層配線層の第１絶縁膜、６１８…５層配線層の第２絶縁膜、６１９…５層配線層の第３絶縁膜／６層配線層の第１絶縁膜、６２０…６層配線層の第２絶縁膜、６２１…６層配線層の第３絶縁膜、６２２…最表面パッシベーション膜（シリコン窒化膜）、６２３…導体配線層、７０１…半導体ロジック装置、７０２…チップコート膜、７０３…樹脂封止部（エポキシ樹脂）、７０４…金線、７０５…リードフレーム、７０６…外部端子、８０１…半導体基板、８０２…ＳｉＮパッシベーション膜、８０３…ボンディングパッド、８０４…絶縁膜層、８０５…再配列配線、８０６…絶縁膜層、８０７…アンダーバンプメタル層、８０８…はんだ、９０１…半導体基板、９０２…パッシベーション膜（シリコン窒化膜）、９０３…スクライブライン、９０４…ガードリング層、９０５…素子装置周辺ガードリング層、９０６…半導体素子。

Claims (5)

  1. （１）半導体基板の上方に第１、第２、第３の絶縁層を有する第１の配線層を形成する工程、
    （２）前記第１の配線層のうち、前記第３の絶縁層に第１の開口を形成する工程、
    （３）前記第１の配線層の第３の絶縁層の上に第２、第３の絶縁層を有する第２の配線層を形成する工程、
    （４）前記第２の配線層のうち、前記第３の絶縁層に第２の開口を形成する工程、
    （５）前記第２の開口及び前記第１の開口を形成した絶縁層をマスクとして前記第２配線層及び第１配線層の第２の絶縁層を順次除去した後、露出した第１配線層の第３及び第１の絶縁層を選択的に除去して前記第２及び第１の配線層を貫通する開口を形成する工程、
    （６）前記開口の内壁を覆うように第１の導電膜を形成した後、前記開口の内部に銅からなる第２の導電膜を埋め込んで配線導体を形成する工程、
    （７）前記第２の配線層のうち、第３の絶縁膜を除去してデュアルダマシン構造体を形成する工程、を備え、
    前記（１）乃至（７）の各工程を繰り返して二層の配線層からなる積層構造を有する半導体装置の製造方法であって、
    前記配線構造のうち、下層に位置する二層の配線層の第２の絶縁層を上層に位置する二層の配線層の第２の絶縁層に比較して小さな比誘電率を有するように形成することを特徴とする半導体装置の製造方法。
  2. 前記配線層のうち下層に位置する第１の配線層の第２の絶縁層を、前記第１の絶縁層の上にシリコン含有の溶液を塗布した後、該溶液を加熱して形成する
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 空孔を内在したシリコン酸化物を主成分とする絶縁層を形成するために、前記シリコン含有の溶液がシルセスキオキサン水素化合物またはシルセスキオキサンメチル化合物を含んでなる
    ことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記配線層のうち下層に位置する配線層の第２の絶縁層を、該第２の絶縁層中に直径が０．０５ｎｍ以上４ｎｍ以下なる範囲の空孔を含有させて形成する
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記（７）の工程が、化学的機械的研磨方法を用いて前記第２の配線層の第２の絶縁層の表面を露出させる工程を含んでなる
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
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