KR102156676B1 - 반도체 디바이스 및 방법 - Google Patents

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첸-후아 유
후이-정 차이
헝-주이 쿠오
청-시 리우
한-핑 푸
팅-추 코
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Abstract

일부 실시 예에 따르면, 비아가 반도체 디바이스 위에 형성되고, 반도체 디바이스가 밀봉재(129) 내에 캡슐화된다. 금속 배선 층 및 제2 비아가 제1 비아 위에서 전기적으로 연결되어 형성되고, 금속 배선 층 및 제2 비아는 동일한 시드 층을 사용하여 형성된다. 실시 예는 완전히 랜딩된 비아, 시드 층과 접촉하는 부분적으로 랜딩된 비아, 및 시드 층과 접촉하지 않는 부분적으로 랜딩된 비아를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
<우선권 주장 및 상호 참조>
본 출원은 2017년 9월 27일자로 출원된 "반도체 디바이스 및 방법"이라는 명칭의 미국 가출원 번호 제62/564,134호의 우선권 및 그 이익을 주장하며, 이에 의해 상기 출원은 그 전체가 본 명세서에 참고로 포함된다.
<발명의 배경>
반도체 산업은 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 향상으로 인해 급격한 성장을 경험해 왔다. 대부분의 경우, 이러한 집적 밀도의 향상은 최소한의 피처 크기를 반복적으로 감소(예를 들어, 반도체 공정 노드를 20nm 이하 노드 쪽으로 축소)시킴으로써 이루어졌으며, 이는 더 많은 부품이 주어진 영역에 집적될 수 있게 한다. 최근에는 더 낮은 전력 소모 및 대기 시간뿐만 아니라 소형화, 더 빠른 속도 및 더 큰 대역폭에 대한 요구가 증가함에 따라, 반도체 다이의 보다 작고 보다 창의적인 패키징 기술에 대한 필요성이 증가해 왔다.
반도체 기술이 더욱 진보함에 따라, 반도체 디바이스의 물리적 크기를 더욱 줄이기 위한 효과적인 대안으로서 적층 및 본딩된 반도체 디바이스가 출현하였다. 적층 반도체 디바이스에서, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로는 별도의 기판 상에 적어도 부분적으로 제조된 다음, 기능적 디바이스를 형성하기 위해 물리적으로 그리고 전기적으로 함께 본딩된다. 이러한 본딩 공정은 정교한 기술을 이용하므로, 개선이 요구된다.
본 개시의 양태들은 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 피처들이 일정한 비율로 그려지지 않는다는 것을 유의해야 한다. 실제로, 다양한 피처의 치수는 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a 내지 도 6은 일부 실시 예에 따라 금속 배선 층(metallization layer) 상의 완전히 랜딩된 비아(fully landed via)를 도시한다.
도 7a 내지 도 11은 일부 실시 예에 따라 시드 층(seed layer)과 접촉하는 부분적으로 랜딩된 비아를 도시한다.
도 12a 내지 도 16은 일부 실시 예에 따라, 시드 층과 물리적으로 접촉하지 않는 부분적으로 랜딩된 비아를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다. 본 개시를 간단히 하기 위해 부품 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예시일 뿐 제한하려는 것은 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간단 명료함을 위한 것이며, 논의된 다양한 실시 예들 및/또는 구성들 사이의 관계를 그 자체로 나타내지는 않는다.
또한, "아래에(beneath)", "아래에(below)", "하부에(lower)", "위에(above)" "상부에(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90도 회전되거나 다른 배향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
이제 InFO(integrated fan out) 패키지의 초고밀도 재분배 층 상호 연결에 대해 실시 예들이 설명될 것이다. 그러나, 실시 예들은 본 명세서에 설명된 실시 예들에 한정되는 것이 아니라 오히려 다양한 애플리케이션들에서 사용될 수 있다.
도 1a를 참조하면, 제1 캐리어 기판(101), 제1 캐리어 기판(101) 위의 폴리머 층(103), 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)가 도시되어 있다. 예를 들어, 제1 캐리어 기판(101)은 유리 또는 실리콘 산화물과 같은 실리콘계 재료, 또는 알루미늄 산화물과 같은 다른 재료, 이들 재료 중 임의의 것의 조합 등을 포함한다. 제1 캐리어 기판(101)은 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)의 부착을 도모하기 위해 평면이다.
폴리머 층(103)은 제1 캐리어 기판(101) 위에 배치되고, 일단 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)가 부착되면, 예를 들어, 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)에 보호를 제공하기 위해 이용된다. 일 실시 예에서, 폴리머 층(103)은 가열될 때 광-열-전환(light-to-heat-conversion, LTHC) 방출 코팅과 같은 그 접착 특성을 상실하는 에폭시계 열-방출 재료과 같은 유전체이다. 다른 실시 예에서, 폴리머 층(103)은 자외선(ultra-violet, UV)에 노출될 때 그 접착 특성을 상실하는 자외선(UV) 접착제일 수 있다. 폴리머 층(103)은 액체로서 제공(dispense)되어 경화될 수 있고, 제1 캐리어 기판(101) 상에 라미네이트된 라미네이트 필름 등일 수 있다.
일 실시 예에서, 제1 반도체 디바이스(105)는 제1 다이일 수 있으며, 제1 기판(109), 제1 능동 디바이스, 제1 다이 금속 배선 층, 제1 접촉 패드(111), 제1 패시베이션 층(113) 및 제1 외부 커넥터(115)를 포함한다. 제1 기판(109)은 도핑되거나 도핑되지 않은 실리콘, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층(active layer)을 포함할 수 있다. 제1 기판(109)은 게르마늄과 같은 다른 반도체 재료; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 기판 또는 경사 기판과 같은 다른 기판도 또한 사용될 수 있다.
제1 능동 디바이스는 트랜지스터, 다이오드, 캐패시터, 저항기, 인덕터 등과 같은 다양한 능동 디바이스 및 수동 디바이스를 포함하는데, 이들은 제1 반도체 디바이스(105)에 대한 설계의 원하는 구조적 및 기능적 요구 사항을 생성하는데 사용될 수 있다. 제1 능동 디바이스는 제1 기판(109) 내부에 아니면 제1 기판(109) 상에 임의의 적절한 방법을 이용하여 형성될 수 있다.
제1 다이 금속 배선 층은 제1 기판(109) 및 제1 능동 디바이스 위에 형성되고, 다양한 능동 디바이스를 연결하여 기능적 회로를 형성하도록 설계된다. 일 실시 예에서, 제1 다이 금속 배선 층은 유전체 및 도전성 재료의 교번층으로 형성되고 임의의 적절한 공정(예를 들어, 퇴적, 다마신, 이중 다마신 등)을 통해 형성될 수 있다. 일 실시 예에서, 적어도 하나의 ILD(interlayer dielectric) 층에 의해 제1 기판(109)으로부터 분리된 금속 배선 층이 있을 수 있지만, 제1 다이 금속 배선 층의 정확한 수는 제1 반도체 디바이스(105)의 설계에 의존한다.
제1 접촉 패드(111)는 제1 다이 금속 배선 층 위에 전기적으로 접촉하여 형성될 수 있다. 제1 접촉 패드(111)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 재료가 대안적으로 사용될 수 있다. 제1 접촉 패드(111)는 스퍼터링과 같은 퇴적 공정을 사용하여 형성되어 재료 층을 형성할 수 있으며, 그 후 재료 층의 일부는 (포토리소그래피 마스킹 및 에칭과 같은) 적절한 공정을 통해 제거되어 제1 접촉 패드(111)를 형성할 수 있다. 그러나, 임의의 다른 적절한 공정이 제1 접촉 패드(111)를 형성하는데 이용될 수 있다. 제1 접촉 패드(111)는 약 0.1㎛ 내지 약 10㎛ 사이보다 큰 두께, 예를 들어 약 1.45㎛의 두께를 갖도록 형성될 수 있다.
제1 패시베이션 층(113)은 제1 다이 금속 배선 층 및 제1 접촉 패드(111) 위에서 제1 기판(109) 상에 형성될 수 있다. 제1 패시베이션 층(113)은 PBO(polybenzoxazole)와 같은 하나 이상의 적절한 유전체 재료로 만들어질 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적합한 재료가 대안적으로 이용될 수 있다. 제1 패시베이션 층(113)은 예를 들어 스핀 코팅 공정을 사용하여 약 5㎛ 내지 약 25㎛ 사이, 예를 들어, 약 7㎛의 두께로 형성될 수 있지만, 임의의 적절한 방법 및 두께가 대안적으로 사용될 수 있다.
제1 외부 커넥터(115)가 제1 접촉 패드(111)와, 예를 들어 제1 비아(135) 사이의 접촉을 위한 도전성 영역을 제공하기 위해 형성될 수 있다. 일 실시 예에서, 제1 외부 커넥터(115)는 도전성 필러(pillar)일 수 있고, 처음에 포토레지스트를 제1 패시베이션 층(113) 위에 약 5㎛ 내지 약 20㎛ 사이, 예를 들어, 약 10㎛의 두께로 형성함으로써 형성될 수 있다. 포토레지스트는 도전성 필러들이 연장되는 제1 패시베이션 층(113)의 부분들을 노출시키도록 패터닝될 수 있다. 일단 패터닝되면, 포토레지스트는 그 후 마스크로서 사용되어 제1 패시베이션 층(113)의 원하는 부분을 제거함으로써, 제1 외부 커넥터(115)가 접촉하게 될 하부의(underlying) 제1 접촉 패드(111)의 그러한 부분을 노출시킬 수 있다.
제1 외부 커넥터(115)는 제1 패시베이션 층(113)과 포토레지스트 둘 다의 개구 내에 형성될 수 있다. 제1 외부 커넥터(115)는 구리와 같은 도전성 재료로 형성될 수 있지만, 니켈, 금 또는 금속 합금과 같은 다른 도전성 재료, 또는 이들의 조합 등이 또한 사용될 수 있다. 또한, 제1 외부 커넥터(115)는 전기 도금과 같은 공정을 사용하여 형성될 수 있고, 이에 의해 제1 외부 커넥터(115)가 형성되기를 원하는 제1 접촉 패드(111)의 도전성 부분을 통해 전류가 흐르게 되고, 제1 접촉 패드(111)는 용액에 침지된다(immersed). 포토레지스트 및 제1 패시베이션 층(113)의 개구를 충전(filling) 및/또는 과잉충전(overfilling)하기 위해 개구 내에 용액 및 전류가, 예를 들어 구리를 퇴적하고 이에 의해 제1 외부 커넥터(115)를 형성한다. 그 후, 제1 패시베이션 층(113)의 개구 밖의 과잉 도전성 재료 및 포토레지스트는 예를 들어, 애싱 공정, CMP(chemical mechanical polish) 공정, 또는 이들의 조합 등을 사용하여 제거될 수 있다.
그러나, 당업자가 인식할 수 있는 바와 같이, 제1 외부 커넥터(115)를 형성하기 위한 전술한 공정은 단지 하나의 그러한 설명이며, 실시 예를 이러한 정확한 공정으로 제한하려는 것이 아니다. 대신에, (제1 외부 커넥터(115)의 나머지 앞에 시드 층(139) 또는 언더 금속 배선(undermetallization) 층을 배치하는 것과 같은) 제1 외부 커넥터(115)를 형성하기 위한 임의의 적절한 공정이 대안적으로 이용될 수 있기 때문에, 설명된 공정은 단지 예시적인 것으로 의도된다. 모든 적합한 공정은 본 실시 예의 범위 내에 포함되는 것이 전적으로 의도된다.
선택적으로, 보호 층(117)은 형성 후에 제1 외부 커넥터(115) 위에 형성될 수 있다. 일 실시 예에서, 보호 층(117)은 추가 처리 동안 제1 외부 커넥터(115)의 노출된 상부 표면 및 측면을 덮도록 형성될 수 있으며, 예를 들어 저온 경화된 폴리이미드(low temperature cured polyimide, LTPI) 또는 고온 경화된 PBO(high temperature cured PBO, HTPBO)로 만들어질 수 있다. 그러나, 임의의 적절한 재료가 이용될 수 있다.
다이 부착 필름(die attach film, DAF)(119)은 제1 반도체 디바이스(105)의 폴리머 층(103)으로의 부착을 돕기 위해 제1 기판(109)의 반대 면에 배치될 수 있다. 일 실시 예에서, 다이 부착 필름(119)은 임의의 적합한 접착제, 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 충전재(filler), 또는 이들의 조합이고, 라미네이션 기술을 사용하여 도포된다. 그러나, 임의의 다른 적합한 대체 재료 및 형성 방법이 대안적으로 이용될 수 있다.
도 1a는 제2 반도체 디바이스(107)의 배치와 함께, 제1 반도체 디바이스(105)의 폴리머 층(103)으로의 배치를 추가적으로 도시한다. 일 실시 예에서, 제2 반도체 디바이스(107)는 제2 기판(121), 제2 능동 디바이스들, 및 제2 다이 금속 배선 층들, 제2 접촉 패드들(123), 제2 패시베이션 층(125), 및 제2 외부 커넥터들(127)을 포함할 수 있다. 일 실시 예에서, 제2 기판(121), 제2 능동 디바이스들, 제2 다이 금속 배선 층들, 제2 접촉 패드들(123), 제2 패시베이션 층(123), 및 제2 외부 커넥터들(127)은 제1 기판(109), 제1 능동 디바이스들, 제1 다이 금속 배선 층들, 제1 접촉 패드들(111), 제1 패시베이션 층(113) 및 제1 외부 커넥터들(115)과 유사할 수 있지만, 그들은 또한 상이할 수 있다.
일 실시 예에서, 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)는 예를 들어 픽 앤 플레이스(pick and place) 공정을 사용하여 폴리머 층(103) 상에 배치될 수 있다. 그러나, 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)를 배치하는 임의의 다른 방법이 또한 이용될 수도 있다.
도 1a는 또한 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)의 캡슐화(encapsulation)를 도시한다. 캡슐화는 몰딩 디바이스에서 수행될 수 있고, 몰딩 디바이스는 상부(top) 몰딩 부분 및 상부 몰딩 부분으로부터 분리 가능한 하부(bottom) 몰딩 부분을 포함할 수 있다. 상부 몰딩 부분이 하부 몰딩 부분에 인접하도록 낮아질 때, 제1 캐리어 기판(101), 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)를 위한 몰딩 캐비티가 형성될 수 있다.
캡슐화 공정 동안, 상부 몰딩 부분은 하부 몰딩 부분에 인접하여 배치될 수 있으며, 그에 의해 몰딩 캐비티 내에 제1 캐리어 기판(101), 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)를 둘러싸게 된다. 일단 둘러싸이면, 상부 몰딩 부분 및 하부 몰딩 부분은 몰딩 캐비티로부터의 가스의 유입 및 유출을 제어하기 위해 기밀성 밀봉부(airtight seal)를 형성할 수 있다. 일단 밀봉되면, 밀봉재(encapsulant)(129)가 몰딩 캐비티 내에 배치될 수 있다.
밀봉재(129)는 폴리이미드, 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리에테르에테르 케톤(polyetheretherketone, PEEK), 폴리에테르 술폰(poly ether sulphone, PES), 내열성 결정 수지, 이들의 조합 등과 같은 에폭시 또는 몰딩 화합물 수지일 수 있다. 밀봉재(129)는 상부 몰딩 부분과 하부 몰딩 부분의 정렬 이전에 몰딩 캐비티 내에 배치될 수 있거나, 아니면, 압축 몰딩, 전사(transfer) 몰딩 등을 사용하여 주입 포트를 통해 몰딩 캐비티에 주입될 수 있다.
밀봉재(129)가 제1 캐리어 기판(101), 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)를 밀봉하도록 밀봉재(129)가 몰딩 캐비티에 배치되면, 밀봉재(129)는 최적의 보호를 위해 밀봉재(129)를 경화(harden)시키기 위해, 경화(cure)될 수 있다. 정확한 경화 공정은 밀봉재(129)에 대해 선택된 특정 재료에 적어도 부분적으로 좌우되지만, 밀봉재(129)로서 몰딩 화합물이 선택되는 실시 예에서, 밀봉재(129)를 약 60초 내지 약 3000초, 예를 들어, 약 600초 동안 약 100℃ 내지 약 200℃ 사이, 예를 들어, 약 125℃까지 가열하는 것과 같은 공정을 통해 경화가 일어날 수 있다. 또한, 경화 공정을 보다 잘 제어하기 위해 개시제(initiator) 및/또는 촉매가 밀봉재(129) 내에 포함될 수 있다.
그러나, 당업자라면 알 수 있듯이, 전술한 경화 공정은 단지 예시적인 공정 일 뿐이며, 현재의 실시 예를 제한하려는 의도는 아니다. 조사(irradiation) 또는 심지어 밀봉재(129)가 주위 온도에서 경화되도록 하는 것과 같은 다른 경화 공정이 대안적으로 사용될 수 있다. 임의의 적절한 경화 공정이 사용될 수 있으며, 모든 이러한 공정은 본 명세서에서 논의된 실시 예의 범위 내에 포함되는 것이 전적으로 의도된다.
도 1b는 추가적인 처리를 위해 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)를 노출시키는 밀봉재(129)의 박막화(thinning)를 도시한다. 박막화는 예를 들어 기계적 연마, 화학적 접근법 또는 CMP 공정을 사용하여 수행될 수 있으며, 이에 따라 (제1 반도체 디바이스(105) 상의) 제1 외부 커넥터(115) 및 (제2 반도체 디바이스(107) 상의) 제2 외부 커넥터(127)가 노출되도록, 화학적 에칭제 및 연마제가 밀봉재(129), 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)와 반응하여 이들을 연삭(grind away)하는데 이용된다. 그 결과, 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)는 밀봉재(129)와 또한 동일 평면인 평탄한 표면을 가질 수 있다.
다른 실시 예에서, 연삭은 생략될 수 있다. 예를 들어, 캡슐화 후에 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)가 이미 노출되어 있는 경우, 연삭은 생략될 수 있다.
또한, 전술한 CMP 공정이 하나의 예시적인 실시 예로서 제공되지만, 이는 실시 예에 한정되는 것으로 의도되지 않는다. 밀봉재(129), 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)를 박막화하는데 임의의 다른 적절한 제거 공정이 사용될 수 있다. 예를 들어, 일련의 화학적 에칭이 이용될 수 있다. 이러한 공정 및 임의의 다른 적절한 공정은 밀봉재(129), 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)를 평탄화하기 위해 이용될 수 있으며, 그러한 모든 공정은 실시 예의 범위 내에 포함되는 것이 전적으로 의도된다.
도 1c는 제1 반도체 디바이스(105) 상에서 제1 외부 커넥터(115)와 접촉하고 제2 반도체 디바이스(107) 상에서 제2 외부 커넥터(127)와 접촉하는 제1 비아(135)의 형성을 도시한다. 일 실시 예에서, 제1 비아(135)를 형성하는 공정은 예를 들어 마스킹 및 도금 공정 또는 다마신 공정을 사용하여 수행될 수 있다. 제1 비아(135)를 형성하기 위해 마스킹 및 도금 공정이 이용되는 실시 예에서, 마스킹 및 도금 공정은 먼저 제1 시드 층(133)을 형성함으로써 개시될 수 있다. 일 실시 예에서, 제1 시드 층(133)은 티타늄, 구리, 몰리브덴, 텅스텐, 티타늄 질화물, 티타늄 텅스텐, 이들의 조합 등과 같은, 후속 공정 단계에서 보다 두꺼운 층의 형성을 돕는 도전성 재료의 얇은 층이다. 일부 실시 예에서, 제1 시드 층(133)은 티타늄 층 및 티타늄 층 위에 있는 구리 층을 포함한다. 제1 시드 층(133)은 예를 들어 PVD, 증발 또는 PECVD 공정 등을 이용하여 형성될 수 있다. 제1 시드 층(133)은 거의 직선형의 측벽을 가지며 약 0.3㎛ 내지 약 1㎛ 사이, 예를 들어 약 0.5㎛의 두께를 갖도록 형성될 수 있다.
도 1c는 또한 제1 시드 층(133) 위의 포토레지스트(131)의 배치 및 패터닝을 도시한다. 일 실시 예에서, 포토레지스트(131)는 예를 들어 스핀 코팅 기술을 사용하여 제1 시드 층(133) 상에 배치될 수 있다. 일단 제 위치에 있게 되면, 포토레지스트(131)는 그 후 화학 반응을 유도하도록 포토레지스트를 패터닝된 에너지원(예를 들어, 패터닝된 광원)에 노광시킴으로써 패터닝되고, 이에 따라 패터닝된 광원에 노광된 포토레지스트(131)의 이러한 부분들의 물리적 변화를 유도할 수 있다. 그 다음, 현상액을 노광된 포토레지스트(131)에 도포하여 물리적 변화를 이용하고, 원하는 패턴에 따라 포토레지스트(131)의 노광된 부분 또는 노광되지 않은 부분을 선택적으로 제거한다.
일 실시 예에서, 제1 비아(135)는 포토레지스트(131) 내에 형성된다. 일 실시 예에서, 제1 비아(135)는 구리, 텅스텐, 다른 도전성 금속 등과 같은 하나 이상의 도전성 재료를 포함하며, 예를 들어 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 일 실시 예에서, 전기 도금 공정이 사용되는데, 여기서 제1 시드 층(133) 및 포토레지스트(131)는 전기 도금 용액에 잠기거나(submerged) 침지된다(immersed). 제1 시드 층(133) 표면은 전기 도금 공정에서 제1 시드 층(133)이 음극으로서 기능하도록 외부 DC 전원의 네거티브 측에 전기적으로 연결된다. 구리 양극과 같은 고체 도전성 양극도 용액에 침지되고 전원의 포지티브 측에 부착된다. 양극으로부터의 원자는 용액에 용해되고, 이로부터 음극, 예를 들어 제1 시드 층(133)은 용해된 원자를 얻음으로써, 포토레지스트(131)의 개구 내에서 제1 시드 층(133)의 노출된 도전성 영역을 도금한다.
다른 실시 예에서, 제1 비아(135)는 티타늄 층, 구리 층 및 니켈 층과 같은 도전성 재료의 3개의 층을 포함한다. 그러나, 당업자는 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 재료 및 층의 많은 적절한 배열이 있다는 것을 인식할 것이다. 제1 비아(135)에 사용될 수 있는 임의의 적절한 재료 또는 재료의 층은 본 출원의 범위 내에 포함되는 것이 전적으로 의도된다.
도 1d는 일단 포토레지스트(131) 및 제1 시드 층(133)을 사용하여 제1 비아(135)가 형성되었으면, 포토레지스트(131)는 적절한 제거 공정을 사용하여 제거될 수 있음을 나타낸다. 일 실시 예에서, 플라즈마 애싱 공정이 포토레지스트(131)를 제거하기 위해 사용될 수 있으며, 이에 의해 포토레지스트(131)의 온도는 포토레지스트(131)가 열분해를 경험하여 제거될 때까지 상승할 수 있다. 그러나, 습식 스트립(wet strip)과 같은 임의의 다른 적합한 공정이 대안적으로 이용될 수 있다. 포토레지스트(131)의 제거는 제1 시드 층(133)의 하부 부분을 노출시킬 수 있다.
도 1e는 제1 시드 층(133)의 노출된 부분의 제거를 도시한다. 일 실시 예에서, 제1 시드 층(133)의 노출된 부분(예를 들어, 제1 비아(135)에 의해 덮이지 않은 부분)은 예를 들어, 습식 또는 건식 에칭 공정에 의해 제거될 수 있다. 예를 들어, 건식 에칭 공정에서, 반응물(reactant)은 마스크로서 제1 비아(135)를 사용하여 제1 시드 층(133)을 향해 지향될 수 있다. 다른 실시 예에서, 제1 시드 층(133)의 노출된 부분을 제거하기 위해 에칭제가 제1 시드 층(133)에 분무되거나 다른 식으로 접촉될 수 있다.
도 1e는 일단 제1 시드 층(133)이 에칭되면, 제1 비아(135)가 제1 유전체 재료(137)로 코팅되는 것을 추가적으로 도시한다. 일 실시 예에서, 제1 유전체 재료(137)는 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머일 수 있다. 다른 실시 예에서, 제1 유전체 재료(137)는 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등과 같은 산화물로 형성된다. 제1 유전체 재료(137)는 스핀 코팅, 화학 기상 증착(chemical vapor deposition, CVD), 라미네이트 등 또는 이들의 조합과 같은 임의의 허용 가능한 퇴적 공정에 의해 형성될 수 있다.
도 1f는 일단 제1 유전체 재료(137)가 경화되면, 제1 유전체 재료(137)가 평탄화될 수 있음을 도시한다. 평탄화는 예를 들어 기계적 연마, 화학적 접근법 또는 CMP 공정을 사용하여 수행될 수 있고, 이에 의해 제1 비아(135)가 노출될 때까지 화학적 에칭제 및 연마제는 제1 유전체 재료(137)와 반응하여 이것을 연삭하는데 사용된다. 그 결과, 제1 유전체 재료(137) 및 제1 비아(135)는 평탄한 표면을 가질 수 있다.
그러나, 전술한 CMP, 기계적 연마 또는 화학적 접근 공정이 예시적인 실시 예로서 제공되지만, 이는 실시 예를 제한하려는 것이 아니다. 제1 유전체 재료(137)를 평탄화하고 제1 비아(135)를 노출시키기 위해 임의의 다른 적절한 제거 공정이 대안적으로 사용될 수 있다. 예를 들어, 일련의 화학적 에칭이 이용될 수 있다. 이러한 공정 및 임의의 다른 적절한 공정이 제1 유전체 재료(137)를 평탄화하고 제1 비아(135)를 노출시키기 위해 대안적으로 이용될 수 있으며, 이러한 모든 공정은 실시 예의 범위 내에 포함되는 것이 전적으로 의도된다.
도 1g는 제1 비아(135)가 다마신 공정을 이용하여 형성되는 실시 예를 도시한다. 이 실시 예에서, 제1 시드 층(133)은 퇴적되지 않고 제1 비아(135)의 형성 이전에 제1 유전체 재료(137)가 퇴적될 수 있다. 일 실시 예에서, 제1 유전체 재료(137)는 (예를 들어, 화학적 기상 증착 공정을 통하여) 전술한 바와 같이 퇴적될 수 있고, 그 후 평평한 표면이 추가 제조를 위해 준비되는 것을 보장하는 데 도움이 되도록 평탄화될 수 있다.
일단 제1 유전체 재료(137)가 퇴적되고 평탄화되면, 제1 유전체 재료(137)는 제1 비아(135)를 위한 개구를 형성하기 위해 패터닝될 수 있다. 일 실시 예에서, 제1 비아(135)를 위한 원하는 패턴을 형성하기 위하여 패터닝되지 않은 제1 유전체 재료(137) 위에 처음에 포토레지스트를 도포한 후 포토레지스트를 노광 및 현상함으로써 제1 유전체 재료(137)가 패터닝될 수 있다. 포토레지스트가 패터닝되면, 그 패턴은 그 후 하부의 제2 외부 커넥터(127)를 노출시키기 위하여 예를 들어 반응성 이온 에칭과 같은 이방성 에칭 공정을 사용하여 하부의 제1 유전체 재료(137)로 전사된다. 그러나, 제1 유전체 재료(137)를 패터닝하는 임의의 적합한 방법이 이용될 수 있다.
제2 외부 커넥터(127)가 노출된 후에, 제1 유전체 재료(137)를 관통하는 개구는 그 후 도전성 재료로 충전(filling)된다. 일 실시 예에서, 시드 층은 하나 이상의 장벽 층과 함께 퇴적될 수 있다. 일 실시 예에서, 시드 층은, 개구의 하부(bottom) 표면 및 측벽 표면을 라이닝하기 위하여 예를 들어, 물리적 기상 증착을 사용하여 퇴적된 티타늄 층 위의 구리 층 및 티타늄 층이 됨으로써 제1 시드 층(133)과 유사할 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 공정이 이용될 수 있다.
일단 시드 층이 형성되면, 도전성 재료가 퇴적되어 개구를 충전하고 과잉충전할 수 있다. 일 실시 예에서, 도전성 재료는 시드 층을 이용하는 전기 도금 또는 무전해 도금 공정을 사용하여 퇴적되는 구리일 수 있고, 도전성 재료가 제1 유전체 재료(137) 내의 개구를 충전 및/또는 과잉충전할 때까지 공정이 계속될 수 있다. 그러나, 개구를 도전성 재료로 충전하기 위해 임의의 적절한 재료 및 공정이 이용될 수 있다.
개구가 충전된 후에, 제1 유전체 재료(137)를 관통하는 개구 외부에 위치한 도전성 재료의 임의의 과잉 부분이 제거되어 제1 비아(135)를 형성한다. 일 실시 예에서, 과잉 부분은, 예를 들어, CMP 공정, 연마 공정, 다른 화학적 공정, 이들의 조합 등과 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나, 도전성 재료를 제1 유전체 재료(137)에 매립하고 제1 비아(135)를 형성하는 임의의 적절한 공정이 이용될 수 있다.
일 실시 예에서, 일단 제1 비아(135)가 평탄화되었으면, 제1 비아(135)는 약 0.1㎛ 내지 약 20㎛ 사이, 예를 들어, 약 5㎛의 제1 폭(W1)을 갖도록 형성될 수 있다. 유사하게, 제1 비아(135)는 (제1 시드 층(133) 위에) 약 0.1㎛ 내지 약 20㎛ 사이, 예를 들어, 약 5㎛의 제1 높이(H1)를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 2a는 도금 공정 또는 다마신 공정 중 하나를 사용하여 제1 비아(135) 위에 제1 금속 배선 층(205)(아니면 재분배 층으로도 알려짐)의 형성의 시작을 도시한다. 도금 공정이 사용되는 실시 예에서, 제1 유전체 재료(137) 위에 제2 시드 층(201)이 형성된다. 제2 시드 층(201)은 제1 시드 층(133)과 유사할 수 있다. 예를 들어, 제2 시드층(201)은 원하는 재료에 따라 스퍼터링, 증발 또는 PECVD 공정과 같은 공정을 사용하여 생성될 수 있다. 제2 시드 층(201)은 약 0.01㎛ 내지 약 1㎛ 사이, 예를 들어, 약 0.5㎛의 두께를 갖도록 형성될 수 있다.
도 2a는 제2 시드 층(201) 위에 제2 포토레지스트(203)를 배치하고 패터닝하는 것을 또한 도시한다. 일 실시 예에서, 제2 포토레지스트(203)는 건식 또는 습식 포토레지스트일 수 있으며, 예를 들어, 스핀 코팅 기술을 사용하여 제2 시드 층(201) 상에 배치될 수 있다. 일단 제 자리에 있게 되면, 제2 포토레지스트(203)는 패터닝된 에너지원(예를 들어, 패터닝된 광원)에 제2 포토레지스트(203)를 노광시켜 화학 반응을 유도함으로써 패터닝되어, 패터닝된 광원에 노광된 제2 포토레지스트(203)의 이러한 부분의 물리적 변화를 유도한다. 그 다음, 현상액은 노광된 제2 포토레지스트(203)에 도포되어 물리적 변화를 이용하고, 원하는 패턴에 따라 제2 포토레지스트(203)의 노광된 부분 또는 제2 포토레지스트(203)의 노광되지 않은 부분을 선택적으로 제거한다.
일단 제2 포토레지스트(203)가 패터닝되면, 제2 포토레지스트(203) 내에서 제2 시드 층(201) 상에 제1 금속 배선 층(205)이 형성될 수 있다. 일 실시 예에서, 제1 금속 배선 층(205)은 구리, 텅스텐, 다른 도전성 재료 등과 같은 하나 이상의 도전성 재료를 포함하고, 예를 들어 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 일 실시 예에서, 제2 시드 층(201) 및 제2 포토레지스트(203)가 전기 도금 용액에 잠기거나 침지되는 전기 도금 공정이 사용된다. 제2 시드 층(201) 표면은 전류가 제2 시드 층(201)을 통과하여 흐를 때 전기 도금 공정에서 제2 시드 층(201)이 음극으로서 기능하도록 외부 DC 전원의 네거티브 측에 전기적으로 연결된다. 구리 양극과 같은 고체 도전성 양극도 또한 용액에 침지되고 전원의 포지티브 측에 부착된다. 양극으로부터의 원자는 용액에 용해되고, 이로부터 음극, 예를 들어 제2 시드 층(201)은 용해된 원자를 얻음으로써, 제2 포토레지스트(203)의 개구 내에서 제2 시드 층(201)의 노출된 도전성 영역을 도금한다.
다른 실시 예에서, 제1 금속 배선 층(205)은 티타늄 층, 구리 층 및 니켈 층과 같은 도전성 재료의 3개의 층을 포함한다. 그러나, 당업자는 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 많은 적절한 재료 및 층의 배열이 있다는 것을 인식할 것이다. 제1 금속 배선 층(205)에 사용될 수 있는 임의의 적절한 재료 또는 재료의 층은 본 출원의 범위 내에 포함되는 것이 전적으로 의도된다.
일 실시 예에서, 일단 제1 금속 배선 층(205)이 형성되면, 제1 금속 배선 층(205)은 (제1 비아(135)의) 제1 폭(W1)보다 큰 제2 폭(W2)을 갖도록 형성될 수 있으며, 약 0.1㎛ 내지 약 10㎛ 사이, 예를 들어, 약 0.7㎛일 수 있다. 유사하게, 제1 금속 배선 층(205)은 (제2 시드 층(201) 위에) 약 0.05㎛ 내지 약 20㎛ 사이, 예를 들어, 약 1㎛의 제2 높이(H2)를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
또한, 일부 실시 예에서, 제1 금속 배선 층(205)은 위에 놓인(overlying) 비아(예를 들어, 제2 비아들(209))와의 접속을 위한 패드 부분을 포함하도록 형성될 수 있다. 패드 부분은 제1 금속 배선 층(205)의 나머지 부분보다 더 넓을 수 있고 또한 위에 놓인 비아 크기 이상으로 형성될 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 2b는 일단 제1 금속 배선 층(205)이 형성되면, 제2 포토레지스트(203)가 적절한 제거 공정을 사용하여 제거될 수 있음을 나타낸다. 일 실시 예에서, 플라즈마 애싱 공정이 제2 포토레지스트(203)를 제거하기 위해 사용될 수 있으며, 이에 의해 제2 포토레지스트(203)의 온도는 제2 포토레지스트(203)가 열분해를 경험하여 제거될 때까지 상승할 수 있다. 그러나, 습식 스트립과 같은 임의의 다른 적합한 공정이 대안적으로 이용될 수 있다.
선택적으로, 이 지점에서 제1 금속 배선 층(205)이 처리(treat)될 수 있다. 특정 실시 예에서, 제1 금속 배선 층(205)은 제2 비아(209)의 형성을 위한 제1 금속 배선 층(205)을 준비하기 위해 처리될 수 있다(후술됨). 일 실시 예에서, 표면 처리는 제1 금속 배선 층(205)과 그 위에 있는 층들(예를 들어, 제2 비아들(209)) 사이의 계면 접착력을 향상시키기 위해서 제1 금속 배선 층(205)의 표면이 예를 들어 아르곤, 질소, 산소 또는 혼합된 Ar/N2/O2 주변 분위기의 플라즈마에 노출되는 플라즈마 처리와 같은 디스큠(descum) 처리일 수 있다. 그러나, 임의의 적합한 표면 처리가 이용될 수 있다.
도 2c는 제1 금속 배선 층(205) 위의 제3 포토레지스트(207)의 배치를 도시한다. 일 실시 예에서, 제3 포토레지스트(207)는 건식 또는 습식 포토레지스트일 수 있고, 예를 들어, 스핀 코팅 기술을 사용하여 제1 금속 배선 층(205) 상에 배치될 수 있다. 일단 자리를 잡으면, 제3 포토레지스트(207)는 그 후 제3 포토레지스트(207)를 패터닝된 에너지원(예를 들어, 패터닝된 광원)에 노광시켜 화학 반응을 유도함으로써 패터닝될 수 있으며, 이에 따라 패터닝된 광원에 노광된 제3 포토레지스트(207)의 이러한 부분들의 물리적 변화를 유도한다. 그 다음, 현상액을 노광된 제3 포토레지스트(207)에 도포하여 물리적 변화를 이용하고 원하는 패턴에 따라 제3 포토레지스트(207)의 노광된 부분 또는 제3 포토레지스트(207)의 노광되지 않은 부분을 선택적으로 제거한다.
다른 실시 예에서, 제2 포토레지스트(203)는 제3 포토레지스트(207)의 배치 이전에 제거되지 않는다. 오히려, 제3 포토레지스트(207)는 제2 포토레지스트(203) 위에 그리고 제2 포토레지스트(203)에 의해 형성된 개구에 배치된다. 그러한 실시 예는 제2 포토레지스트(203)를 제거하기 위해 추가의 애싱 공정을 필요로 하지 않는 유사한 공정을 허용한다.
일 실시 예에서, 제3 포토레지스트(207)는 현상되어 제1 금속 배선 층(205)의 상부 표면을 노출시키는 제2 비아(209)에 대한 패턴을 형성하며, 패턴은 제3 포토레지스트(207)를 통과하는 직선 및 수직 또는 거의 수직인 측벽을 포함할 것이다. 일단 제1 금속 배선 층(205)이 제3 포토레지스트(207)를 통해 노출되면, 제2 비아(209)는 제3 포토레지스트(207) 내에 형성될 수 있다. 일 실시 예에서, 제2 비아(209)는 구리, 텅스텐, 다른 도전성 금속 등과 같은 하나 이상의 도전성 재료를 포함할 수 있고, 예를 들어 전기 도금, 무전해 도금 등에 의해 형성될 수 있다. 일 실시 예에서, 제1 금속 배선 층(205) 및 제3 포토레지스트(207)가 전기 도금 용액에 잠기거나 침지되는 전기 도금 공정이 사용된다. 제2 시드 층(201)(및 이에 따라 제1 금속 배선 층(205))은 전류가 제2 시드 층(201)을 통과하여 다시 흐를 때 전기 도금 공정에서 제1 금속 배선 층(205)이 음극으로서 기능하도록 외부 DC 전원의 네거티브 측에 전기적으로 연결된다. 구리 양극과 같은 고체 도전성 양극도 용액에 침지되고 전원의 포지티브 측에 부착된다. 양극으로부터의 원자는 용액에 용해되고, 이로부터 음극, 예를 들어 결합된 제2 시드 층(201) 및 제1 금속 배선 층(205)은 용해된 원자를 얻음으로써, 제2 비아(209)가 직선 측벽을 포함하는 포토레지스트를 통해 개구의 형상을 취하도록 제3 포토레지스트(207)의 개구 내에서 제1 금속 배선 층(205)의 노출된 도전성 영역을 도금한다.
다른 실시 예에서, 제2 비아(209)는 티타늄 층, 구리 층 및 니켈 층과 같은 도전성 재료의 3개의 층을 포함한다. 그러나, 당업자는 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같은 많은 적절한 재료 및 층의 배열이 있다는 것을 인식할 것이다. 제2 비아(209)에 사용될 수 있는 임의의 적절한 재료 또는 재료의 층은 본 출원의 범위 내에 포함되는 것이 전적으로 의도된다.
설명한 바와 같이 제2 비아(209)를 형성함으로써, 제2 비아(209)는 제1 금속 배선 층(205) 상에 직접 형성될 수 있다. 이것은 제2 비아(209)가 또 다른 시드 층을 필요로 하지 않고 형성되도록 한다. 그 결과, 제1 금속 배선 층(205) 및 제2 비아들(209)은 모두 단일 시드 층(예를 들어, 제2 시드 층(201))을 사용하여 형성될 수 있다. 또한, 제2 비아(209)는 제1 금속 배선 층(205)의 재료 상에 완전히 또는 부분적으로 랜딩된다.
일 실시 예에서, 일단 제2 비아(209)가 제1 금속 배선 층(205) 상에 형성되었으면, 제2 비아(209)는 (제1 금속 배선 층(205)의) 제2 폭(W2)보다 작은 제3 폭(W3)을 갖도록 형성될 수 있고, 약 0.1㎛ 내지 약 20㎛ 사이, 예를 들어, 약 5㎛일 수 있다. 유사하게, 제2 비아들(209)은 약 0.1㎛ 내지 약 20㎛ 사이, 예를 들어, 약 5㎛의 제3 높이(H3)를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 2d는 일단 제2 비아(209)가 형성되었으면, 제3 포토레지스트(207)가 적절한 제거 공정을 사용하여 제거될 수 있음을 나타낸다. 일 실시 예에서, 플라즈마 애싱 공정은 제3 포토레지스트(207)를 제거하기 위해 사용될 수 있으며, 이에 의해 제3 포토레지스트(207)의 온도는 제3 포토레지스트(207)가 열분해를 경험하여 제거될 때까지 상승할 수 있다. 그러나, 습식 스트립과 같은 임의의 다른 적합한 공정이 대안적으로 이용될 수 있다.
도 2d는 제2 시드 층(201)의 노출된 부분의 제거를 추가로 도시한다. 일 실시 예에서, 제2 시드 층(201)의 노출된 부분은 예를 들어 습식 또는 건식 에칭 공정에 의해 제거될 수 있다. 예를 들어, 건식 에칭 공정에서, 반응물은 마스크로서 제1 금속 배선 층(205)을 사용하여 제2 시드 층(201)을 향해 지향될 수 있다. 다른 실시 예에서, 제2 시드 층(201)의 노출된 부분을 제거하기 위해 에칭제가 제2 시드 층(201)에 분무되거나 다른 식으로 접촉될 수 있다.
도 2e는 일단 제2 시드 층(201)이 에칭되면, 제1 금속 배선 층(205) 및 제2 비아(209)가 제2 유전체 재료(211)로 코팅됨을 나타낸다. 일 실시 예에서, 제2 유전체 재료(211)는 (도 1e와 관련하여 전술한) 제1 유전체 재료(137)와 유사할 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적절한 재료가 이용될 수 있다. 제2 유전체 재료(211)는 예를 들어 약 1㎛보다 크거나 약 20㎛보다 큰 두께, 예를 들어, 약 7㎛의 두께로 스핀 코팅 공정을 이용하여 배치될 수 있으나, 임의의 적절한 방법 및 두께가 대안적으로 사용될 수 있다. 일단 제자리에 있게 되면, 제2 유전체 재료(211)는 경화될 수 있다.
도 2f는 일단 제2 유전체 재료(211)가 경화되면, 제2 유전체 재료(211)가 평탄화될 수 있음을 나타낸다. 평탄화는 예를 들어 기계적 연마, 화학적 접근법 또는 CMP 공정을 사용하여 수행될 수 있고, 이에 의해 제2 비아(209)가 노출될 때까지 화학적 에칭제 및 연마제는 제2 유전체 재료(211)와 반응하여 이것을 연삭하는데 이용된다. 그 결과, 제2 유전체 재료(211) 및 제2 비아(209)는 평탄한 표면을 가질 수 있다.
그러나, 전술한 CMP 공정은 하나의 예시적인 실시 예로서 제시되지만, 실시 예를 제한하려는 것은 아니다. 제2 유전체 재료(211)를 평탄화하고 제2 비아(209)를 노출시키기 위해 임의의 다른 적절한 제거 공정이 대안적으로 사용될 수 있다. 예를 들어, 일련의 화학적 에칭이 이용될 수 있다. 이러한 공정 및 임의의 다른 적절한 공정이 제2 유전체 재료(211)를 평탄화하고 제2 비아(209)를 노출시키는데 대안적으로 이용될 수 있으며, 이러한 모든 공정은 실시 예의 범위 내에 포함되는 것이 전적으로 의도된다.
도 2g는 제1 금속 배선 층(205) 및 제2 비아(209)가 다마신 공정을 이용하여 형성되는 실시 예를 도시한다. 이 실시 예에서, 제2 시드 층(201)이 먼저 형성되는 대신에, 제2 유전체 재료(211)가 처음에 제1 유전체 재료(137) 및 제1 비아(135) 위에 직접 퇴적된다. 예를 들어, 제2 유전체 재료(211)는 폴리이미드 유도체로서 예를 들어 스핀-코팅 공정을 사용하여 형성될 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 방법이 이용될 수 있다.
일단 제2 유전체 재료(211)가 배치되면, 제2 유전체 재료(211)는 제1 금속 배선 층(205)을 위한 원하는 형상을 형성하기 위해 패터닝될 수 있다. 일 실시 예에서, 제2 유전체 재료(211)는 제1 금속 배선 층(205)을 위한 원하는 형상의 패턴을 형성하기 위해 처음에 포토레지스트를 도포한 후 노광 및 현상함으로써 패터닝될 수 있다.
일단 패턴이 포토레지스트에 형성되면, 포토레지스트의 패턴은 하부의 제2 유전체 재료(211)로 전사될 수 있다. 일 실시 예에서, 패턴은 예를 들어 제2 유전체 재료(211)의 노출된 재료를 제거하고 하부의 제1 비아(135)를 노출시키는 반응성 이온 에칭과 같은 이방성 에칭 공정을 이용하여 전사될 수 있다. 그러나, 임의의 적절한 공정이 패턴을 전사하는데 사용될 수 있다.
제1 비아(135)가 노출된 후에, 제2 유전체 재료(211)를 관통하는 개구는 그 후 도전성 재료로 충전된다. 일 실시 예에서, 시드 층은 하나 이상의 장벽 층과 함께 퇴적될 수 있다. 일 실시 예에서, 시드 층은, 개구의 하부 표면 및 측벽 표면을과 라이닝하기 위하여 예를 들어, 물리적 기상 증착을 사용하여 퇴적된 티타늄 층 위의 구리 층 및 티타늄 층이 됨으로써 제1 시드 층(133)과 유사할 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 공정이 이용될 수 있다.
일단 시드 층이 형성되면, 도전성 재료가 퇴적되어 개구를 충전하고 과잉충전할 수 있다. 일 실시 예에서, 도전성 재료는 시드 층을 이용하는 전기 도금 또는 무전해 도금 공정을 사용하여 퇴적된 구리일 수 있으며, 도전성 재료가 제2 유전체 재료(211) 내의 개구를 충전 및/또는 과잉충전할 때까지 공정이 계속될 수 있다. 그러나, 임의의 적절한 재료 및 공정이 개구를 도전성 재료로 충전하기 위해 이용될 수 있다.
개구가 충전된 후, 제2 유전체 재료(211)를 관통하는 개구 외부에 위치한 도전성 재료의 임의의 과잉 부분이 제거되어 제1 금속 배선 층(205)을 형성한다. 일 실시 예에서, 과잉 부분은 예를 들어, CMP 공정, 연마 공정, 다른 화학적 공정, 이들의 조합 등과 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나, 도전성 재료를 제2 유전체 재료(211)에 매립하고 제1 금속 배선 층(205)을 형성하는 임의의 적합한 공정이 이용될 수 있다.
도 2g는 일단 제1 금속 배선층(205)이 형성되면, 제2 비아(209)가 또한 다마신 공정을 이용하여 형성될 수 있음을 추가로 도시한다. 예를 들어, 제1 금속 배선 층(205)이 형성되면, 제2 비아 유전체 층(213)이 제1 금속 배선 층(205) 위에 퇴적될 수 있다. 일 실시 예에서, 제2 비아 유전체 층(213)은 유사한 재료일 수 있고, 폴리이미드 유도체로서 예를 들어 스핀-코팅 공정을 사용하여 형성됨으로써 제2 유전체 재료(211)와 유사한 공정을 사용하여 퇴적될 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 방법이 이용될 수 있다.
일단 제2 비아 유전체 층(213)이 배치되면, 제2 비아 유전체 층(213)은 제2 비아(209)를 위한 원하는 형상을 형성하기 위해 패터닝될 수 있다. 일 실시 예에서, 제2 비아(209)를 위한 원하는 형상의 패턴을 형성하기 위해 처음에 포토레지스트를 도포한 후 노광 및 현상함으로써 제2 비아 유전체 층(213)이 패터닝될 수 있다.
일단 패턴이 포토레지스트에 형성되면, 포토레지스트의 패턴은 하부의 제2 비아 유전체 층(213)에 전사될 수 있다. 일 실시 예에서, 패턴은 예를 들어 제2 비아 유전체 층(213)의 노출된 재료를 제거하고 하부의 제1 금속 배선 층(205)을 노출시키는 반응성 이온 에칭과 같은 이방성 에칭 공정을 이용하여 전사될 수 있다. 그러나, 임의의 적절한 공정이 패턴을 전사하는데 사용될 수 있다.
제1 금속 배선 층(205)이 노출된 후에, 제2 비아 유전체 층(213)을 관통하는 개구는 그 후 도전성 재료로 충전된다. 일 실시 예에서, 시드 층은 하나 이상의 장벽 층과 함께 퇴적될 수 있다. 일 실시 예에서, 시드 층은, 개구의 하부 표면 및 측벽 표면을 라이닝하기 위하여 예를 들어, 물리적 기상 증착을 사용하여 퇴적된 티타늄 층 위의 구리 층 및 티타늄 층이 됨으로써 제1 시드 층(133)과 유사할 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 공정이 이용될 수 있다.
일단 시드 층이 형성되면, 도전성 재료가 퇴적되어 개구를 충전하고 과잉충전할 수 있다. 일 실시 예에서, 도전성 재료는 시드 층을 이용하는 전기 도금 또는 무전해 도금 공정을 사용하여 퇴적되는 구리일 수 있고, 도전성 재료가 제2 비아 유전체 층(213) 내의 개구를 충전 및/또는 과잉충전할 때까지 공정이 계속될 수 있다. 그러나, 개구를 도전성 재료로 충전하기 위해 임의의 적절한 재료 및 공정이 이용될 수 있다.
개구가 충전된 후에, 제2 비아 유전체 층(213)을 관통하는 개구 외부에 위치한 도전성 재료의 임의의 과잉 부분이 제거되어 제2 비아(209)를 형성한다. 일 실시 예에서, 과잉 부분은 예를 들어, CMP 공정, 연마 공정, 다른 화학적 공정, 이들의 조합 등과 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나, 도전성 재료를 제2 비아 유전체 층(213)에 매립하고 제2 비아(209)를 형성하는 임의의 적합한 공정이 이용될 수 있다.
도 3은 일단 제1 금속 배선 층(205) 및 제2 비아(209)가 형성되었으면, 각각이 상이한 유전체 층 내에 있는 제2 금속 배선 층(307) 및 제3 비아(309)(모두 단일 시드 층을 사용하여 형성됨) 및 제3 금속 배선 층(311)을 형성하기 위하여 유사한 공정이 반복될 수 있다는 것을 도시한다. 또한, 일단 제3 금속 배선 층(311)이 형성되면, 패시베이션 층(301)이 형성되고 패터닝될 수 있고, 언더범프(underbump) 금속 배선(303)이 형성될 수 있으며, 제3 외부 커넥터(305)가 배치될 수 있다. 일 실시 예에서, 패시베이션 층(301)은 PBO와 같은 하나 이상의 적절한 유전체 재료로 만들어질 수 있지만, 폴리이미드 또는 폴리이미드 유도체, 실리콘 질화물, 실리콘 산화물 등과 같은 임의의 적합한 재료가 이용될 수 있다. 패시베이션 층(301)은 예를 들어 스핀-코팅 공정을 사용하여 약 5㎛ 내지 약 25㎛ 사이, 예를 들어, 약 7㎛의 두께로 배치될 수 있지만, 임의의 적합한 방법 및 두께가 대안적으로 사용될 수 있다.
일 실시 예에서, 언더범프 금속 배선(303)은 각각 티타늄 층, 구리 층 및 니켈 층과 같은 3개의 도전성 재료 층을 포함할 수 있다. 그러나, 당업자는 언더범프 금속 배선(303)의 형성에 적합한, 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열 또는 구리/니켈/금의 배열과 같은 많은 적절한 재료 및 층의 배열이 존재함을 인식할 것이다. 언더범프 금속 배선(303)에 사용될 수 있는 임의의 적합한 재료 또는 재료의 층은 실시 예의 범위 내에 포함되는 것이 전적으로 의도된다.
일 실시 예에서, 언더범프 금속 배선(303)은 전기 화학 도금과 같은 도금 공정을 사용하여 생성되지만, 스퍼터링, 증발 또는 PECVD 공정와 같은 다른 형성 공정이 원하는 재료에 따라 사용될 수 있다. 언더범프 금속 배선(303)은 약 0.7㎛ 내지 약 10㎛ 사이, 예를 들어, 약 5㎛의 두께를 갖도록 형성될 수 있다.
일단 언더범프 금속 배선(303)이 형성되었으면, 제3 외부 커넥터(305)는 BGA 커넥터, 구리 범프, 땜납 볼, 금속 필러(metal pillar), C4(controlled collapse chip connection) 범프, 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형성 범프, 이들의 조합 등일 수 있다. 도전성 커넥터는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 그러나, 임의의 적합한 재료 또는 재료들의 조합이 이용될 수 있다.
또한, 도 1 내지 도 3과 관련하여 전술한 실시 예가 제1 금속 배선 층(205) 및 제2 금속 배선 층(307)을 이용하는 실시 예를 기술하고 있지만, 이러한 수의 금속 배선 층(및 이들의 각각의 비아)은 단지 예시적인 것으로 의도되며, 실시 예를 제한하려는 것은 아니다. 오히려 임의의 적절한 수의 금속 배선 층 및 비아가 이용될 수 있으며, 3, 4, 5 또는 그 이상의 수의 층과 같은 모든 수가 실시 예의 범위 내에 포함되는 것이 전적으로 의도된다.
도 4는 이용될 수 있는 다른 실시 예들을 도시한다. 예를 들어, 도 4에 도시된 실시 예에서, 밀봉재(129)의 일 면으로부터 밀봉재(129)의 다른 면으로 연결성을 제공하기 위해 TIV(through InFO via)(401)를 이용할 수 있다. 일 실시 예에서, 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)의 배치 전에 TIV(401)가 폴리머 층(103) 상에 형성될 수 있다. 예를 들어, 시드 층이 폴리머 층(103) 상에 배치될 수 있고, 포토레지스트가 시드 층 위에 배치되고 패터닝되어, TIV(401)의 원하는 형상으로 개구를 형성할 수 있다. 일단 포토레지스트가 패터닝되면, TIV(401)는 개구 내 및 노출된 시드 층 상에 도금될 수 있다. TIV(401)가 형성된 후에, 포토레지스트는 제거될 수 있고 시드 층은 TIV(401)를 남기도록 에칭될 수 있다.
일단 TIV(401)가 형성되었으면, 공정은 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)를 배치하도록 전술한 바와 같이 계속될 수 있다. 또한, (금속 배선 층들의 나머지와 함께) 제1 비아(135), 제1 금속 배선 층(205), 및 제2 비아(209)가 형성될 수 있다. 그러나, 제1 비아들(135) 중 일부가 밀봉재(129)에 연결되는 대신(이에 의해 더미 비아가 됨), 제1 비아(135)는 TIV(401)에 연결될 수 있고, 이에 따라 밀봉재(129)의 일 면으로부터 밀봉재(129)의 제2 면으로 전기적 연결을 제공할 수 있다.
또한, 도 4는 제1 패시베이션 층(113)과 제1 외부 커넥터(115) 사이에 제3 패시베이션 층(403)이 형성될 수 있음을 도시한다. 제3 패시베이션 층(403)은 PBO와 같은 하나 이상의 적절한 유전체 재로로 만들어질 수 있지만, 실리콘 질화물, 실리콘 산화물, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적절한 재료가 대안적으로 이용될 수 있다. 제3 패시베이션 층(403)은 예를 들어 스핀-코팅 공정을 사용하여 약 5㎛ 내지 약 25㎛ 사이, 예를 들어, 약 7㎛의 두께로 배치될 수 있지만, 임의의 적절한 방법 및 두께가 대안적으로 사용될 수 있다. 일단 제자리에 있게 되면, 제3 패시베이션 층(403)은 제1 외부 커넥터(115)의 형성 이전에 패터닝될 수 있다.
도 5는 제3 패시베이션 층(403)을 이용하는 다른 실시 예를 도시한다. 그러나, 이 실시 예에서 TIV(401)는 형성되지 않는다. 그 결과, 제1 비아들(135) 중 일부는 밀봉재(129) 위에 형성되고 제1 반도체 디바이스(105) 또는 제2 반도체 디바이스(107)에 전기적으로 연결되지 않는다. 따라서, 비접속된 제1 비아들(135)은 전기적으로 절연된 더미 구조들이다.
도 6은 TIV(401)를 이용하는 다른 실시 예를 도시한다. 그러나, 이 실시 예에서 제3 패시베이션 층(403)은 형성되지 않는다. 그 결과, 제1 비아들(135) 중 일부는 TIV들(401)과 전기적으로 연결되어 형성된다. 이러한 연결들은 밀봉재(129)의 반대 면에의 전기적 전도를 허용한다.
도 7a 내지 도 7f는 제2 비아(209)가 제1 금속 배선 층(205) 상에 완전하게 형성되는 대신에 제1 금속 배선 층(205) 상에 부분적으로 랜딩되도록 형성되는 다른 실시 예를 도시한다. 이 실시 예에서, 도 7a 및 도 7b는 전술한 바와 같은 도 2a-2b와 유사하다. 그 결과, 이 설명은 반복되지 않는다.
도 7c는 제1 금속 배선 층(205) 위에 제3 포토레지스트(207)를 퇴적하고 패터닝하는 것을 도시한다. 일 실시 예에서, 제3 포토레지스트(207)는 현상 중인 제3 포토레지스트(207)를 노광시켜 직선 및 수직 또는 거의 수직인 측벽을 갖는 패턴을 형성함으로써 도 2c와 관련하여 전술한 바와 같이, 퇴적되거나 배치되고 패터닝될 수 있다. 그러나, 이 실시 예에서, 제1 금속 배선 층(205)의 상부 표면을 노출시키도록 패터닝되는 대신에, 제1 금속 배선 층(205)의 상부 표면의 일부 모두를 노출시키고 제1 금속 배선 층(205)의 측벽을 노출시키기 위해 제3 포토레지스트(207)가 패터닝된다. 또한, 제1 금속 배선 층(205)의 측벽을 완전히 노출시킴으로써, 하부의 제2 시드 층(201)이 또한 부분적으로 노출된다.
일 실시 예에서, 제3 포토레지스트(207)는 제1 금속 배선 층(205)의 노출된 표면이 약 0.1㎛ 내지 약 20㎛ 사이, 예를 들어 약 5㎛의 제4 폭(W4)을 가지도록 패터닝될 수 있다. 유사하게, 제2 시드 층(201)의 노출된 표면이 약 0.1㎛ 내지 약 20㎛ 사이, 예를 들어 약 5㎛의 제5 폭(W5)을 갖도록 제3 포토레지스트(207)가 패터닝된다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 7d는 제3 포토레지스트(207) 내의 제2 비아(209)의 형성을 도시한다. 일 실시 예에서, 제2 비아(209)의 형성은 도 2c와 관련하여 전술한 바와 같이 수행될 수 있다. 예를 들어, 제2 비아(209)는 제3 포토레지스트(207)의 개구를 적어도 부분적으로 충전하는 전기 도금 공정을 사용하여 형성될 수 있으며, 제1 금속 배선 층(205) 및 제2 비아(209)는 동일한 시드 층을 사용하여 형성되고, 제2 비아들(209)은 직선 및 수직 또는 거의 수직인 측벽들을 갖는 것과 같은, 제3 포토레지스트(207)의 패턴의 형상을 취한다. 그러나, 이 실시 예에서, 제2 비아(209)를 위한 재료는 제1 금속 배선 층(205)의 상부 표면을 덮을 뿐만 아니라 제1 금속 배선 층(205)의 적어도 하나의 측면을 덮고 또한 제2 시드 층(201)의 부분과 물리적으로 접촉한다.
이 실시 예에서, 제2 비아들(209)은 약 0.1㎛ 내지 약 20㎛ 사이, 예를 들어, 약 5㎛의 제6 폭(W6)을 가질 수 있다. 유사하게, 이 실시 예에서 제2 비아(209)는 (제2 시드 층(201) 위에) 약 0.01㎛와 약 20㎛ 사이, 예를 들어, 약 3㎛와 같은 제4 높이(H4)를 가질 수 있는 반면, 제2 비아(209)는 (제1 금속 배선 층(205) 위에) 약 0.05㎛ 내지 약 20㎛ 사이, 예를 들어, 약 5㎛와 같은 제5 높이(H5)를 가질 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 7d는 제3 포토레지스트(207)의 제거를 추가로 도시한다. 일 실시 예에서, 제3 포토레지스트(207)는 도 2d와 관련하여 전술한 바와 같이 제거될 수 있다. 예를 들어, 제3 포토레지스트(207)를 제거하기 위해 애싱 공정이 이용될 수 있다. 그러나, 임의의 적절한 공정이 제3 포토레지스트(207)를 제거하기 위해 이용될 수 있다.
마지막으로, 도 7d는 또한 제2 시드 층(201)의 에칭을 도시한다. 일 실시 예에서, 제2 시드 층(201)은 도 2d와 관련하여 전술한 바와 같이 에칭될 수 있다. 예를 들어, 습식 또는 건식 에칭 공정이 제2 시드 층(201)의 노출된 부분을 제거하기 위해 이용될 수 있다. 그러나, 임의의 적절한 공정이 이용될 수 있다.
도 7e 및 도 7f는 제2 비아(209) 위의 제2 유전체 재료(211)의 배치 및 평탄화를 도시한다. 일 실시 예에서, 제2 유전체 재료(211)는 도 2e 및 도 2f와 관련하여 전술한 바와 같이 배치되고 평탄화될 수 있다. 예를 들어, 제2 유전체 재료(211)가 퇴적되고 경화될 수 있고, 그 후 CMP, 기계적 연마 또는 화학적 접근 공정이 제2 유전체 재료(211)를 평탄화하고 제2 비아(209)를 노출시키는데 이용될 수 있다. 그러나, 임의의 적절한 공정이 이용될 수 있다.
도 7g는 제1 금속 배선 층(205) 및 제2 비아(209)가 다마신 공정을 이용하여 형성되어 부분적으로 랜딩되는 실시 예를 도시한다. 이 실시 예에서, 제2 시드 층(201)이 먼저 형성되는 대신에, 제2 유전체 재료(211)가 처음에 제1 유전체 재료(137) 및 제1 비아(135) 위에 직접 퇴적된다. 예를 들어, 제2 유전체 재료(211)는 폴리이미드 유도체로서 예를 들어 스핀-코팅 공정을 사용하여 형성될 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 방법이 이용될 수 있다.
일단 제2 유전체 재료(211)가 배치되면, 제2 유전체 재료(211)는 제1 금속 배선 층(205)을 위한 원하는 형상을 형성하기 위해 패터닝될 수 있다. 일 실시 예에서, 제2 유전체 재료(211)는 제1 금속 배선 층(205)을 위한 원하는 형상의 패턴을 형성하기 위해 처음에 포토레지스트를 도포한 후 노광 및 현상함으로써 패터닝될 수 있다.
일단 패턴이 포토레지스트에 형성되면, 포토레지스트의 패턴은 하부의 제2 유전체 재료(211)로 전사될 수 있다. 일 실시 예에서, 패턴은 예를 들어 제2 유전체 재료(211)의 노출된 재료를 제거하고 하부의 제1 비아(135)를 노출시키는 반응성 이온 에칭과 같은 이방성 에칭 공정을 이용하여 전사될 수 있다. 그러나, 임의의 적절한 공정이 패턴을 전사하는데 사용될 수 있다.
제1 비아(135)가 노출된 후에, 제2 유전체 재료(211)를 관통하는 개구는 그 후 도전성 재료로 충전된다. 일 실시 예에서, 시드 층은 하나 이상의 장벽 층과 함께 퇴적될 수 있다. 일 실시 예에서, 시드 층은, 개구의 하부 표면 및 측벽 표면을 라이닝하기 위하여 예를 들어, 물리적 기상 증착을 사용하여 퇴적된 티타늄 층 위의 구리 층 및 티타늄 층이 됨으로써 제1 시드 층(133)과 유사할 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 공정이 이용될 수 있다.
일단 시드 층이 형성되면, 도전성 재료가 퇴적되어 개구를 충전하고 과잉충전할 수 있다. 일 실시 예에서, 도전성 재료는 시드 층을 이용하는 전기 도금 또는 무전해 도금 공정을 사용하여 퇴적된 구리일 수 있으며, 도전성 재료가 제2 유전체 재료(211) 내의 개구를 충전 및/또는 과잉충전할 때까지 공정이 계속될 수 있다. 그러나, 임의의 적절한 재료 및 공정이 개구를 도전성 재료로 충전하기 위해 이용될 수 있다.
개구가 충전된 후에, 제2 유전체 재료(211)를 관통하는 개구 외부에 위치한 도전성 재료의 임의의 과잉 부분이 제거되어 제1 금속 배선 층(205)을 형성한다. 일 실시 예에서, 과잉 부분은 예를 들어, CMP 공정, 연마 공정, 다른 화학적 공정, 이들의 조합 등과 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나, 도전성 재료를 제2 유전체 재료(211)에 매립하고 제1 금속 배선 층(205)을 형성하는 임의의 적합한 공정이 이용될 수 있다.
도 7g는 일단 제1 금속 배선 층(205)이 형성되면, 제2 비아(209)가 또한 다마신 공정을 이용하여 형성될 수 있음을 추가로 도시한다. 예를 들어, 일단 제1 금속 배선 층(205)이 형성되면, 제2 비아 유전체 층(213)은 제1 금속 배선 층(205) 위에 퇴적될 수 있다. 일 실시 예에서, 제2 비아 유전체층(213)은 유사한 재료일 수 있고, 폴리이미드 유도체로서 예를 들어 스핀-코팅 공정을 사용하여 형성됨으로써 제2 유전체 재료(211)과 유사한 공정을 사용하여 퇴적될 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 방법이 이용될 수 있다.
일단 제2 비아 유전체 층(213)이 배치되면, 제2 비아 유전체 층(213)은 제2 비아(209)를 위한 원하는 형상을 형성하기 위해 패터닝될 수 있다. 일 실시 예에서, 제2 비아(209)를 위한 원하는 형상의 패턴을 형성하기 위해 처음에 포토레지스트를 도포한 후 노광 및 현상함으로써 제2 비아 유전체 층(213)이 패터닝될 수 있다.
일단 패턴이 포토레지스트에 형성되면, 포토레지스트의 패턴은 하부의 제2 비아 유전체 층(213)에 전사될 수 있다. 일 실시 예에서, 패턴은 예를 들어 제2 비아 유전체 층(213)의 노출된 재료를 제거하고 하부의 제1 금속 배선 층(205)을 노출시키는 반응성 이온 에칭과 같은 이방성 에칭 공정을 사용하여 전사될 수 있다. 그러나, 임의의 적절한 공정이 패턴을 전사하는데 사용될 수 있다.
또한, 이 실시 예에서, 이방성 에칭 공정은 하부의 제1 금속 배선 층(205)의 상부 표면이 노출될 때 멈추지 않는다. 오히려, 제2 유전체 재료(211)의 일부가 제거되어 제1 금속 배선 층(205)의 측벽을 노출시키고, 일부 실시 예에서는 제1 유전체 재료(137)를 노출시키도록 에칭 공정이 계속된다.
제1 금속 배선 층(205)이 노출된 후, 제2 비아 유전체 층(213) 및 제2 유전체 재료(211)를 관통하는 개구는 그 후 도전성 재료로 충전된다. 일 실시 예에서, 시드 층은 하나 이상의 장벽 층과 함께 퇴적될 수 있다. 일 실시 예에서, 시드 층은, 개구의 하부 표면 및 측벽 표면을 라이닝하기 위하여 예를 들어, 물리적 기상 증착을 사용하여 퇴적된 티타늄 층 위의 구리 층 및 티타늄 층이 됨으로써 제1 시드 층(133)과 유사할 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 공정이 이용될 수 있다.
일단 시드 층이 형성되면, 도전성 재료가 퇴적되어 개구를 충전하고 과잉충전할 수 있다. 일 실시 예에서, 도전성 재료는 시드 층을 이용하는 전기 도금 또는 무전해 도금 공정을 사용하여 퇴적된 구리일 수 있으며, 도전성 재료가 제2 비아 유전체 층(213) 및 제2 유전체 재료(211) 내의 개구를 충전 및/또는 과잉충전할 때까지 공정이 계속될 수 있다. 그러나, 임의의 적절한 재료 및 공정이 개구를 도전성 재료로 충전하기 위해 이용될 수 있다.
개구가 충전된 후에, 제2 비아 유전체 층(213) 및 제2 유전체 재료(211)를 관통하는 개구 외부에 위치하는 도전성 재료의 임의의 과잉 부분이 제거되어 제2 비아(209)를 형성한다. 일 실시 예에서, 과잉 부분은 예를 들어 CMP 공정, 연마 공정, 다른 화학 공정, 이들의 조합 등과 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나, 도전성 재료를 제2 비아 유전체 층(213) 및 제2 유전성 재료(211)에 매립하고 제2 비아(209)를 형성하는 임의의 적합한 공정이 이용될 수 있다.
도 8은 본 실시 예에서 일단 제1 금속 배선 층(205) 및 제2 비아(209)가 형성되었으면, 제2 금속 배선 층(307) 및 제3 비아(309)(둘다 단일 시드 층을 사용하여 형성됨) 및 제3 금속 배선 층(311)을 형성하기 위해 유사한 공정이 반복될 수 있음을 나타내며, 모두 비아가 하부의 금속 배선층 상에 부분적으로 랜딩된다. 또한, 일단 제3 금속 배선 층(311)이 형성되면, 패시베이션 층(301)이 형성되고 패터닝될 수 있고, 언더범프 금속 배선(303)이 형성될 수 있으며, 제3 외부 커넥터(305)는 도 3과 관련하여 전술한 바와 같이 배치될 수 있다. 그러나, 임의의 적절한 방법 및 재료가 이용될 수 있다.
도 9는 제2 비아(209)(또는 임의의 적절한 비아)가 제1 금속 배선 층(205) 상에 부분적으로 랜딩되어 형성되는 다른 실시 예를 도시한다. 그러나, 본 실시 예에서는 TIV(401)가 밀봉재(129)의 반대 면에 제1 비아(135)를 전기적으로 연결하기 위하여 추가적으로 형성된다. 일 실시 예에서, TIV(401)는 도 4와 관련하여 전술한 바와 같이 형성될 수 있다. 예를 들어, TIV는 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)가 폴리머 층(103) 상에 배치되기 전에 전기 도금 공정을 이용하여 형성될 수 있다. 그러나, TIV(401)를 형성하는 임의의 적합한 방법은 실시 예의 범위 내에 포함되는 것이 전적으로 의도된다.
도 10은 도 9에서 설명한 TIV(401) 이외에 제3 패시베이션 층(403)이 또한 제1 패시베이션 층(113)과 제1 외부 커넥터들(115) 사이에도 형성되는 실시 예를 도시한다. 이 실시 예에서, 제3 패시베이션 층(403)은 도 4와 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적합한 방법 및 재료가 이용될 수 있다.
도 11은 제3 패시베이션 층(403)이 TIV(401)의 존재 없이 이용되는 실시 예를 도시한다. 이 실시 예에서, 제1 비아들(135) 중 일부는 TIV(401)에 전기적으로 연결되는 대신에, 구조적 지지를 제공하는 더미 재료로서 대신 이용된다.
도 12a 내지 도 12f는 제2 비아들(209)이 제1 금속 배선 층(205) 상에 완전히 랜딩되는 대신에 제1 금속 배선 층(205) 상에 부분적으로 랜딩되는 다른 실시 예를 도시한다. 이 실시 예에서, 도 12a 및 도 12b는 전술한 바와 같이 도 2a-2b와 유사하다. 그 결과, 이 설명은 반복되지 않는다.
도 12c는 제1 금속 배선 층(205) 위에 제3 포토레지스트(207)를 퇴적하고 패터닝하는 것을 도시한다. 일 실시 예에서, 제3 포토레지스트(207)는 직선 및 수직 또는 거의 수직인 측벽을 갖는 패턴을 형성하도록 노광되고 현상됨으로써 도 2c와 관련하여 전술한 바와 같이 퇴적되거나 배치되고 패터닝될 수 있다. 그러나, 이 실시 예에서, 제1 금속 배선 층(205)의 상부 표면을 노출시키도록 패터닝되는 대신에, 제1 금속 배선 층(205)의 상부 표면의 일부를 노출시키고 또한 제1 금속 배선 층(205)의 측벽의 일부(전체는 아님)도 노출시키기 위하여 제3 포토레지스트(207)가 패터닝된다. 제1 금속 배선 층(205)의 측벽의 그러한 노출은 타이밍된 현상 공정을 사용하여 수행될 수 있거나, 다른 실시 예에서 제3 포토레지스트(207)의 깊이의 일부(전체는 아님)를 노출시키는 제어된 노출을 사용하여 수행될 수 있다. 또한, 이 실시 예에서, 제2 시드 층(201)은 제1 금속 배선 층(205) 또는 제3 포토레지스트(207)에 의해 완전히 덮인 상태로 있다.
도 12d는 제3 포토레지스트(207) 내의 제2 비아(209)의 형성을 도시한다. 일 실시 예에서, 제2 비아(209)의 형성은 도 2c와 관련하여 전술한 바와 같이 수행될 수 있다. 예를 들어, 제2 비아(209)는 제3 포토레지스트(207)의 개구를 적어도 부분적으로 충전하는 전기 도금 공정을 사용하여 형성될 수 있으며, 제1 금속 배선 층(205)과 제2 비아(209)는 동일한 시드 층을 사용하여 형성되며, 제2 비아(209)는 직선 및 수직 또는 거의 수직인 측벽을 갖는 것을 포함하는 패턴의 형상을 취한다. 그러나, 이 실시 예에서, 제2 비아(209)를 위한 재료는 제1 금속 배선 층(205)의 상부 표면을 덮을 뿐만 아니라 제1 금속 배선 층(205)의 측면의 일부(전체는 아님)를 덮는다.
예를 들어, 이 실시 예에서, 제1 금속 배선 층(205)의 노출된 표면이 약 0.1㎛ 내지 약 20㎛ 사이, 예를 들어 약 5㎛의 제4 폭(W4)을 갖도록 제3 포토레지스트(207)가 패터닝될 수 있고, 제1 금속 배선 층(205)에 인접하여 제거된 제3 포토레지스트(207)의 일부는 약 0.1㎛ 내지 약 20㎛ 사이, 예를 들어 약 5㎛의 제5 폭(W5)을 갖는다. 또한, 제1 금속 배선 층(205)의 측벽의 일부는 약 0.01㎛ 내지 약 10㎛ 사이, 예를 들어 약 1㎛의 제6 높이(H6)를 가질 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 12d는 제3 포토레지스트(207)의 제거를 추가로 도시한다. 일 실시 예에서, 제3 포토레지스트(207)는 도 2d와 관련하여 전술한 바와 같이 제거될 수 있다. 예를 들어, 제3 포토레지스트(207)를 제거하기 위해 애싱 공정이 이용될 수 있다. 그러나, 임의의 적절한 공정이 제3 포토레지스트(207)를 제거하기 위해 이용될 수 있다.
이 실시 예에서, 제2 비아들(209)은 약 0.1㎛ 내지 약 20㎛ 사이, 예를 들어 약 5㎛의 제6 폭(W6)을 가질 수 있다. 유사하게, 이 실시 예에서의 제2 비아(209)는 (제2 시드 층(201) 위에서 그리고 제1 금속 배선 층(205)의 측벽을 따라) 약 0.01㎛ 내지 약 20㎛ 사이, 예를 들어, 약 5㎛의 제7 높이(H7)를 가질 수 있는 반면, 제2 비아(209)는 (제1 금속 배선 층(205) 위에서) 약 0.01㎛ 내지 약 20㎛ 사이, 예를 들어, 약 3㎛의 제8 높이(H8)를 가질 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
마지막으로, 도 12d는 또한 제2 시드 층(201)의 에칭을 도시한다. 일 실시 예에서, 제2 시드 층(201)이 도 2d와 관련하여 전술한 바와 같이 에칭될 수 있다. 예를 들어, 습식 또는 건식 에칭 공정이 제2 시드 층(201)의 노출된 부분을 제거하기 위해 이용될 수 있다. 제2 비아(209)의 일부 아래에서 제2 시드 층(201)을 제거하기 때문에, 제2 비아(209)는 제1 유전체 재료(137)로부터 약 0.01㎛ 내지 약 20㎛ 사이, 예를 들어, 약 5㎛의 제1 거리(D1)만큼 이격되어 있을 수 있다. 그러나, 임의의 적합한 공정 및 치수가 이용될 수 있다.
도 12e 및 12f는 제2 비아(209) 위의 제2 유전체 재료(211)의 배치 및 평탄화를 도시한다. 일 실시 예에서, 제2 유전체 재료(211)는 도 2e 및 도 2f와 관련하여 전술한 바와 같이 배치되고 평탄화될 수 있다. 예를 들어, 제2 유전체 재료(211)가 퇴적되고 경화될 수 있고, 그 후 CMP, 기계적 연마 또는 화학적 접근 공정이 제2 유전체 재료(211)를 평탄화하고 제2 비아(209)를 노출시키는데 이용될 수 있다. 그러나, 임의의 적절한 공정이 이용될 수 있다.
도 12g는 제1 금속 배선 층(205) 및 제2 비아(209)가 다마신 공정을 이용하여 부분적으로 랜딩되는 실시 예를 도시한다. 이 실시 예에서, 제2 시드 층(201)이 먼저 형성되는 대신에, 제2 유전체 재료(211)가 처음에 제1 유전체 재료(137) 및 제1 비아(135) 상에 직접 퇴적된다. 예를 들어, 제2 유전체 재료(211)는 폴리이미드 유도체로서, 예를 들어 스핀-코팅 공정을 사용하여 형성될 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 방법이 이용될 수 있다.
일단 제2 유전체 재료(211)가 배치되면, 제2 유전체 재료(211)는 제1 금속 배선 층(205)을 위한 원하는 형상을 형성하기 위해 패터닝될 수 있다. 일 실시 예에서, 제2 유전체 재료(211)는 제1 금속 배선 층(205)을 위한 원하는 형상의 패턴을 형성하기 위해 처음에 포토레지스트를 도포한 후 노광 및 현상함으로서 패터닝될 수 있다.
일단 패턴이 포토레지스트에 형성되면, 포토레지스트의 패턴은 하부의 제2 유전체 재료(211)로 전사될 수 있다. 일 실시 예에서, 패턴은 예를 들어 제2 유전체 재료(211)의 노출된 재료를 제거하고 하부의 제1 비아(135)를 노출시키는 반응성 이온 에칭과 같은 이방성 에칭 공정을 이용하여 전사될 수 있다. 그러나, 임의의 적절한 공정이 패턴을 전사하는데 사용될 수 있다.
제1 비아(135)가 노출된 후에, 제2 유전체 재료(211)를 관통하는 개구는 그 후 도전성 재료로 충전된다. 일 실시 예에서, 시드 층은 하나 이상의 장벽 층과 함께 퇴적될 수 있다. 일 실시 예에서, 시드 층은, 개구의 하부 표면 및 측벽 표면을 라이닝하기 위하여 예를 들어, 물리적 기상 증착을 사용하여 퇴적된 티타늄 층 위의 구리 층 및 티타늄 층이 됨으로써 제1 시드 층(133)과 유사할 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 공정이 이용될 수 있다.
일단 시드 층이 형성되면, 도전성 재료가 퇴적되어 개구를 충전하고 과잉충전할 수 있다. 일 실시 예에서, 도전성 재료는 시드 층을 이용하는 전기 도금 또는 무전해 도금 공정을 사용하여 퇴적된 구리일 수 있으며, 도전성 재료가 제2 유전체 재료(211) 내의 개구를 충전 및/또는 과잉충전할 때까지 공정이 계속될 수 있다. 그러나, 임의의 적절한 재료 및 공정이 개구를 도전성 재료로 충전하기 위해 이용될 수 있다.
개구가 충전된 후에, 제2 유전체 재료(211)를 관통하는 개구 외부에 위치한 도전성 재료의 임의의 과잉 부분이 제거되어 제1 금속 배선 층(205)을 형성한다. 일 실시 예에서, 과잉 부분은 예를 들어, CMP 공정, 연마 공정, 다른 화학적 공정, 이들의 조합 등과 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나, 도전성 재료를 제2 유전체 재료(211)에 매립하고 제1 금속 배선 층(205)을 형성하는 임의의 적합한 공정이 이용될 수 있다.
도 12g는 일단 제1 금속 배선 층(205)이 형성되면, 제2 비아(209)가 또한 다마신 공정을 이용하여 형성될 수 있음을 추가로 도시한다. 예를 들어, 일단 제1 금속 배선 층(205)이 형성되면, 제2 비아 유전체 층(213)은 제1 금속 배선 층(205) 위에 퇴적될 수 있다. 일 실시 예에서, 제2 비아 유전체층(213)은 유사한 재료일 수 있고, 폴리이미드 유도체로서 예를 들어 스핀-코팅 공정을 사용하여 형성됨으로써 제2 유전체 재료(211)와 유사한 공정을 사용하여 퇴적될 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 방법이 이용될 수 있다.
일단 제2 비아 유전체 층(213)이 배치되면, 제2 비아 유전체 층(213)은 제2 비아(209)를 위한 원하는 형상을 형성하기 위해 패터닝될 수 있다. 일 실시 예에서, 제2 비아 유전체 층(213)은 제2 비아(209)를 위한 원하는 형상의 패턴을 형성하기 위해 처음에 포토레지스트를 도포한 후 노광 및 현상함으로서 패터닝될 수 있다.
일단 패턴이 포토레지스트에 형성되면, 포토레지스트의 패턴은 하부의 제2 비아 유전체 층(213)에 전사될 수 있다. 일 실시 예에서, 패턴은 예를 들어 제2 비아 유전체 층(213)의 노출된 재료를 제거하고 하부의 제1 금속 배선 층(205)을 노출시키는 반응성 이온과 같은 이방성 에칭 공정을 이용하여 전사될 수 있다. 그러나 임의의 적절한 공정이 패턴을 전사하는데 이용될 수 있다.
또한, 이 실시 예에서, 이방성 에칭 공정은 하부의 제1 금속 배선 층(205)의 상부 표면이 노출될 때에 멈추지 않는다. 오히려, 에칭 공정은 제2 유전체 재료(211)의 전부가 아닌 일부가 제거되어 제1 금속 배선 층(205)의 측벽의 일부를 노출하도록 계속된다.
제1 금속 배선층(205)이 노출된 후에, 제2 비아 유전체 층(213)을 통과하여 제2 유전체 재료(211)로 이어지는 개구는 그 후 도전성 재료로 충전된다. 일 실시 예에서, 시드 층은 하나 이상의 장벽 층과 함께 퇴적될 수 있다. 일 실시 예에서, 시드 층은, 개구의 하부 표면 및 측벽 표면을 라이닝하기 위하여 예를 들어, 물리적 기상 증착을 사용하여 퇴적된 티타늄 층 위의 구리 층 및 티타늄 층이 됨으로써 제1 시드 층(133)과 유사할 수 있다. 그러나, 임의의 적합한 재료 및 퇴적 공정이 이용될 수 있다.
일단 시드 층이 형성되면, 도전성 재료가 퇴적되어 개구를 충전하고 과잉충전할 수 있다. 일 실시 예에서, 도전성 재료는 시드 층을 이용하는 전기 도금 또는 무전해 도금 공정을 사용하여 퇴적된 구리일 수 있으며, 도전성 재료가 제2 비아 유전체 층(213) 및 제2 유전체 재료(211) 내의 개구를 충전 및/또는 과잉충전할 때까지 공정이 계속될 수 있다. 그러나, 개구를 도전성 재료로 충전하기 위해 임의의 적절한 재료 및 공정이 이용될 수 있다.
개구가 충전된 후에, 제2 비아 유전체 층(213) 및 제2 유전체 재료(211)를 관통하는 개구 외부에 위치한 도전성 재료의 임의의 과잉 부분이 제거되어 제2 비아(209)를 형성한다. 일 실시 예에서, 과잉 부분은 예를 들어 CMP 공정, 연마 공정, 다른 화학적 공정, 이들의 조합 등과 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나, 도전성 재료를 제2 비아 유전체 층(213) 및 제2 유전성 재료(211)에 매립하고 제2 비아(209)를 형성하는 임의의 적합한 공정이 이용될 수 있다.
도 13은 일단 제1 금속 배선 층(205) 및 제2 비아(209)가 이 실시 예에서 형성되었으면, 유사한 공정이 제2 금속 배선 층(307) 및 제3 비아(309)(둘 다 단일 시드 층을 사용하여 형성됨) 및 제3 금속층(311)을 형성하기 위해 반복될 수 있음을 나타내고, 모두 비아가 하부의 금속 배선 층 상에 부분적으로 랜딩된다. 또한, 일단 제3 금속 배선 층(311)이 형성되면, 패시베이션 층(301)이 형성되고 패터닝될 수 있고, 언더범프 금속 배선(303)이 형성될 수 있으며, 제3 외부 커넥터(305)가 도 3과 관련하여 전술한 바와 같이 배치될 수 있다. 그러나, 임의의 적절한 방법 및 재료가 이용될 수 있다.
도 14는 제2 비아(209)(또는 임의의 적절한 비아)가 제1 금속 배선 층(205) 상에 부분적으로 랜딩되어 형성되는 다른 실시 예를 도시한다. 그러나, 본 실시 예에서는 제1 비아(135)를 밀봉재(129)의 반대 면에 전기적으로 연결하기 위하여 TIV(401)가 추가적으로 형성된다. 일 실시 예에서, TIV(401)는 도 4와 관련하여 전술한 바와 같이 형성될 수 있다. 예를 들어, TIV는 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(106)가 폴리머 층(103) 상에 배치되기 전에 전기 도금 공정을 이용하여 형성될 수 있다. 그러나, TIV(401)를 형성하는 임의의 적합한 방법은 실시 예의 범위 내에 포함되는 것이 전적으로 의도된다.
도 15는 도 14에서 설명한 TIV들(401) 이외에, 제3 패시베이션 층(403)이 또한 제1 패시베이션 층(113)과 제1 외부 커넥터들(115) 사이에 형성되는 실시 예를 도시한다. 이 실시 예에서 제3 패시베이션 층(403)은 도 4와 관련하여 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적합한 방법 및 재료가 이용될 수 있다.
도 16은 제3 패시베이션 층(403)이 TIV(401)의 존재 없이 이용되는 실시 예를 도시한다. 이 실시 예에서, 제1 비아들(135) 중 일부는 TIV들(401)에 전기적으로 연결되는 대신에, 구조적 지원을 제공하는 더미 재료로서 대신 이용된다.
본 명세서에 기술된 바와 같이 금속 배선 층 및 비아를 형성함으로써, 제1 반도체 디바이스(105) 및 제2 반도체 디바이스(107)로부터의 신호를 재분배하기 위하여 저비용, 고해상도 금속 배선 층이 형성될 수 있다. 특히, 금속 배선 층 및 관련 비아 모두의 형성 동안 포토레지스트의 고해상도 및 동일한 장벽/PVD 시드 층을 이용함으로써 (이에 의해 별도의 시드 층 스퍼터링을 생략함으로써), 미세 피치를 갖는 고도로 평탄화된 표면이 얻어질 수 있으며, PM 층 해상도 윈도우 문제를 해결하고 비아에 대해 수직 프로파일을 얻을 수 있으므로, 공정 윈도우를 줄이고 더 많은 비아를 더 작은 영역에 집적할 수 있다. 부가적으로, (동일한 시드 층이 비아 및 금속 배선 층 모두에 사용되므로) 비아의 형성을 위한 시드 층 에칭을 피함으로써 추가의 비용 절감을 달성할 수 있다.
본 명세서에 설명된 공정이 완료되면, 추가 처리가 수행될 수 있다. 예를 들어, 제1 캐리어 기판(101)은 제거될 수 있고, 만일 TIV(401)가 존재한다면, 하나 이상의 재분배 층과 함께 외부 연결 또는 외부 연결과 같은 전기적 연결이 형성될 수 있다. 일단 외부 연결이 형성되면, 전체 패키지는 사용 준비에 있어서 인쇄 회로 기판 또는 인터포저(interposer)와 같은 다른 기판에 연결될 수 있다.
일 실시 예에서, 반도체 디바이스를 제조하는 방법은, 밀봉재로 캡슐화된 제1 반도체 디바이스에 제1 비아를 형성하는 단계; 상기 제1 비아 위에 시드 층을 형성하는 단계; 상기 시드 층 위에 제1 폭을 갖는 금속 배선 층을 형성하는 단계; 및 상기 금속 배선 층 위에 제2 비아를 형성하는 단계를 포함하고, 상기 제2 비아는 상기 제1 폭보다 작은 제2 폭을 가지며, 상기 금속 배선 층을 형성하는 단계 및 상기 제2 비아를 형성하는 단계의 양 단계에서 상기 시드 층을 이용한다. 일 실시 예에서, 상기 방법은 제3 비아를 형성하는 단계; 상기 제3 비아 옆에 상기 제1 반도체 디바이스를 배치하는 단계; 및 상기 제3 비아 및 상기 제1 반도체 디바이스를 캡슐화하여 상기 밀봉재로 캡슐화된 제1 반도체 디바이스를 형성하는 단계를 더 포함한다. 일 실시 예에서, 상기 제2 비아를 형성하는 단계는 완전히 랜딩된 비아를 형성한다. 일 실시 예에서, 상기 제2 비아를 형성하는 단계는 부분적으로 랜딩된 비아를 형성한다. 일 실시 예에서, 상기 제2 비아를 형성하는 단계는 상기 금속 배선 층의 측벽을 덮도록 상기 제2 비아를 형성한다. 일 실시 예에서, 상기 제2 비아를 형성하는 단계는 상기 금속 배선 층의 측벽을 부분적으로 덮도록 상기 제2 비아를 형성한다.
다른 실시 예에서, 반도체 디바이스를 제조하는 방법은, 제1 비아 위에 시드 층을 퇴적하는 단계 - 상기 제1 비아는 밀봉재 내에 캡슐화된 제1 다이의 제1 외부 연결부에 전기적으로 연결됨 -; 상기 시드 층 위의 제1 포토레지스트에 제1 개구를 패터닝하는 단계; 상기 시드 층을 이용하여 상기 제1 포토레지스트의 상기 제1 개구 내에 제1 금속 배선 층을 전기 도금하는 단계; 상기 제1 포토레지스트를 제거하는 단계; 상기 제1 포토레지스트를 제거한 후에, 상기 제1 금속 배선 층 위의 제2 포토레지스트에 제2 개구를 패터닝하는 단계; 및 상기 시드 층을 이용하여 제2 포토레지스트의 제2 개구 내에 제2 비아를 전기 도금하는 단계를 포함한다. 일 실시 예에서, 상기 제2 개구는 상기 제1 금속 배선 층의 상부 표면을 노출시킨다. 일 실시 예에서, 상기 제2 개구는 상기 제1 금속 배선 층의 측벽을 노출시킨다. 일 실시 예에서, 상기 제2 개구는 상기 시드 층의 일부를 노출시킨다. 일 실시 예에서, 상기 방법은, 상기 제2 포토레지스트를 제거하는 단계; 상기 제1 금속 배선 층 위에 유전체 재료를 퇴적하는 단계; 및 제2 비아에 대해 상기 유전체 재료를 평탄화하는 단계를 더 포함한다. 일 실시 예에서, 상기 방법은 상기 시드 층을 퇴적하기 전에, 상기 기판 위에 제3 비아를 형성하는 단계; 상기 기판 위에 상기 제3 비아를 형성한 후에 상기 제1 다이를 상기 기판에 부착하는 단계; 및 상기 제1 다이를 상기 기판에 부착한 후에 상기 밀봉재로 상기 제1 다이 및 상기 제3 비아를 캡슐화하는 단계를 더 포함한다. 일 실시 예에서, 상기 방법은 상기 제1 다이를 캡슐화한 후에 상기 제1 비아를 형성하는 단계를 더 포함한다. 일 실시 예에서, 상기 제1 다이는 제1 유전체 재료 및 상기 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함하고, 상기 제1 유전체 재료 및 상기 제2 유전 재료 둘 다는 접촉 패드와 상기 제1 외부 연결부 사이에 위치한다.
또 다른 실시 예에서, 반도체 디바이스는 밀봉재 내에 캡슐화된 반도체 다이; 제1 유전체 층을 통해 연장되어 상기 반도체 다이와 접촉하는 제1 비아; 상기 제1 비아와 전기적으로 연결된 제1 시드 층; 상기 제1 시드 층 위에서 상기 제1 시드 층과 물리적으로 접촉하는 제1 금속 배선 층; 상기 제1 금속 배선 층과 물리적으로 직접 접촉하는 제2 비아; 및 상기 제1 금속 배선 층과 상기 제2 비아 둘 다의 측벽을 덮는 유전체 재료를 포함하고, 상기 제1 비아는 상기 제1 비아의 상부로부터 상기 제1 비아의 하부까지 거의 직선의 측벽을 가지고, 상기 제1 금속 배선 층은 상기 제1 금속 배선 층 전체에 제1 재료를 포함하고, 상기 제2 비아는 상기 제2 비아 전체에 제2 재료를 포함하고, 상기 유전체 재료는 상기 유전체 재료 전체에 제3 재료를 포함하고, 상기 제1 금속 배선 층으로부터 먼 쪽에 있는 상기 제2 비아의 제1 표면은 상기 유전체 재료에 의해 노출된다. 일 실시 예에서, 상기 유전체 재료의 일부는 상기 제2 비아와 상기 제1 유전체 층 사이에서 연장된다. 일 실시 예에서, 상기 제2 비아는 상기 제1 시드 층과 물리적으로 접촉한다. 일 실시 예에서, 상기 제2 비아는 상기 제1 금속 배선 층 상에 완전히 랜딩된다. 일 실시 예에서, 상기 반도체 디바이스는 상기 밀봉재의 제1 면으로부터 상기 밀봉재의 제2 면까지 연장되는 제3 비아를 더 포함한다. 일 실시 예에서, 상기 반도체 디바이스는 상기 제1 유전체 층 내에 위치하는 제3 비아를 더 포함하고, 상기 제3 비아는 상기 밀봉재와 물리적으로 접촉한다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시 예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시 예들의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위한 다른 공정 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해해야 한다. 또한, 당업자는 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것, 및 본 개시의 사상 및 범위를 벗어나지 않고 여기서 다양한 변경, 대체 및 변형을 가할 수 있다는 것을 인식해야 한다.
<부기>
1. 반도체 디바이스를 제조하는 방법에 있어서,
밀봉재(encapsulant)로 캡슐화(encapsulate)된 제1 반도체 디바이스에 제1 비아를 형성하는 단계;
상기 제1 비아 위에 시드 층을 형성하는 단계;
상기 시드 층 위에 제1 폭을 갖는 금속 배선 층(metallization layer)을 형성하는 단계; 및
상기 금속 배선 층 위에 제2 비아를 형성하는 단계를 포함하고,
상기 제2 비아는 상기 제1 폭보다 작은 제2 폭을 가지며, 상기 금속 배선 층을 형성하는 단계 및 상기 제2 비아를 형성하는 단계의 양 단계에서 상기 시드 층을 이용하는 것인 반도체 디바이스 제조 방법.
2. 제1항에 있어서,
제3 비아를 형성하는 단계;
상기 제3 비아 옆에 상기 제1 반도체 디바이스를 배치하는 단계; 및
상기 제3 비아 및 상기 제1 반도체 디바이스를 캡슐화하여 상기 밀봉재로 캡슐화된 제1 반도체 디바이스를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
3. 제1항에 있어서, 상기 제2 비아를 형성하는 단계는 완전히 랜딩된 비아(fully landed via)를 형성하는 것인 반도체 디바이스 제조 방법.
4. 제1항에 있어서, 상기 제2 비아를 형성하는 단계는 부분적으로 랜딩된 비아를 형성하는 것인 반도체 디바이스 제조 방법.
5. 제4항에 있어서, 상기 제2 비아를 형성하는 단계는 상기 금속 배선 층의 측벽을 덮도록 상기 제2 비아를 형성하는 것인 반도체 디바이스 제조 방법.
6. 제4항에 있어서, 상기 제2 비아를 형성하는 단계는 상기 금속 배선 층의 측벽을 부분적으로 덮도록 상기 제2 비아를 형성하는 것인 반도체 디바이스 제조 방법.
7. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위에서 제1 비아 위에 시드 층을 퇴적하는 단계로서, 상기 제1 비아는 밀봉재로 캡슐화된 제1 다이의 제1 외부 연결부에 전기적으로 연결되는 것인 상기 시드 층 퇴적 단계;
상기 시드 층 위의 제1 포토레지스트에 제1 개구를 패터닝하는 단계;
상기 시드 층을 이용하여 상기 제1 포토레지스트의 상기 제1 개구 내에 제1 금속 배선 층을 전기 도금하는 단계;
상기 제1 포토레지스트를 제거하는 단계;
상기 제1 포토레지스트를 제거한 후에, 상기 제1 금속 배선 층 위의 제2 포토레지스트에 제2 개구를 패터닝하는 단계; 및
상기 시드 층을 이용하여 상기 제2 포토레지스트의 상기 제2 개구 내에 제2 비아를 전기 도금하는 단계를 포함하는 것인 반도체 디바이스 제조 방법.
8. 제7항에 있어서, 상기 제2 개구는 상기 제1 금속 배선 층의 상부 표면을 노출시키는 것인 반도체 디바이스 제조 방법.
9. 제8항에 있어서, 상기 제2 개구는 상기 제1 금속 배선 층의 측벽을 노출시키는 것인 반도체 디바이스 제조 방법.
10. 제9항에 있어서, 상기 제2 개구는 상기 시드 층의 일부를 노출시키는 것인 반도체 디바이스 제조 방법.
11. 제7항에 있어서,
상기 제2 포토레지스트를 제거하는 단계;
상기 제1 금속 배선 층 위에 유전체 재료를 퇴적하는 단계; 및
상기 제2 비아에 대해 상기 유전체 재료를 평탄화하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
12. 제7항에 있어서,
상기 시드 층을 퇴적하기 전에, 상기 기판 위에 제3 비아를 형성하는 단계;
상기 기판 위에 상기 제3 비아를 형성한 후에 상기 제1 다이를 상기 기판에 부착하는 단계; 및
상기 제1 다이를 상기 기판에 부착한 후에 상기 밀봉재로 상기 제1 다이 및 상기 제3 비아를 캡슐화하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
13. 제12항에 있어서, 상기 제1 다이를 캡슐화한 후에 상기 제1 비아를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
14. 제7항에 있어서, 상기 제1 다이는 제1 유전체 재료 및 상기 제1 유전체 재료와는 상이한 제2 유전체 재료를 포함하고, 상기 제1 유전체 재료 및 상기 제2 유전 재료 둘 다는 접촉 패드와 상기 제1 외부 연결부 사이에 위치하는 것인 반도체 디바이스 제조 방법.
15. 반도체 디바이스에 있어서,
밀봉재 내에 캡슐화된 반도체 다이;
제1 유전체 층을 통해 연장되어 상기 반도체 다이에 전기적으로 결합되는 제1 비아로서, 상기 제1 비아는 상기 제1 비아의 상부로부터 상기 제1 비아의 하부까지 직선의 측벽을 갖는 것인 상기 제1 비아;
상기 제1 비아와 전기적으로 연결된 제1 시드 층;
상기 제1 시드 층 위에서 상기 제1 시드 층과 물리적으로 접촉하는 제1 금속 배선 층으로서, 상기 제1 금속 배선 층은 상기 제1 금속 배선 층 전체에 제1 재료를 포함하는 것인 상기 제1 금속 배선 층;
상기 제1 금속 배선 층과 물리적으로 직접 접촉하는 제2 비아로서, 상기 제2 비아는 상기 제2 비아 전체에 제2 재료를 포함하는 것인 상기 제2 비아; 및
상기 제1 금속 배선 층과 상기 제2 비아 둘 다의 측벽을 덮는 유전체 재료로서, 상기 유전체 재료는 상기 유전체 재료 전체에 제3 재료를 포함하는 것인 상기 유전체 재료를 포함하고,
상기 제1 금속 배선 층으로부터 먼 쪽에 있는 상기 제2 비아의 제1 표면은 상기 유전체 재료에 의해 노출되는 것인 반도체 디바이스.
16. 제15항에 있어서, 상기 유전체 재료의 일부는 상기 제2 비아와 상기 제1 유전체 층 사이에서 연장되는 것인 반도체 디바이스.
17. 제15항에 있어서, 상기 제2 비아는 상기 제1 시드 층과 물리적으로 접촉하는 것인 반도체 디바이스.
18. 제15항에 있어서, 상기 제2 비아는 상기 제1 금속 배선 층 상에 완전히 랜딩되는 것인 반도체 디바이스.
19. 제15항에 있어서, 상기 밀봉재의 제1 면(side)으로부터 상기 밀봉재의 제2 면까지 연장되는 제3 비아를 더 포함하는 반도체 디바이스.
20. 제15항에 있어서, 상기 제1 유전체 층 내에 위치하는 제3 비아를 더 포함하고, 상기 제3 비아는 상기 밀봉재와 물리적으로 접촉하는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스 제조 방법에 있어서,
    밀봉재(encapsulant)로 캡슐화(encapsulate)된 제1 반도체 디바이스에 제1 비아를 형성하는 단계;
    상기 제1 비아 위에 시드 층을 형성하는 단계;
    상기 시드 층 위에 제1 폭을 갖는 금속 배선 층(metallization layer)을 형성하는 단계;
    상기 금속 배선 층 위의 제1 포토레지스트에 개구를 패터닝하는 단계;
    상기 금속 배선 층 위의 상기 개구 내에 제2 비아를 형성하는 단계 - 상기 제2 비아는 상기 제1 폭보다 작은 제2 폭을 가지며, 상기 금속 배선 층을 형성하는 단계 및 상기 제2 비아를 형성하는 단계는 모두 상기 시드 층을 이용함 - ;
    상기 제1 포토레지스트를 제거하는 단계;
    상기 금속 배선 층 위에 유전체 재료를 퇴적하는 단계; 및
    상기 제2 비아에 대해 상기 유전체 재료를 평탄화하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    제3 비아를 형성하는 단계;
    상기 제3 비아 옆에 상기 제1 반도체 디바이스를 배치하는 단계; 및
    상기 제3 비아 및 상기 제1 반도체 디바이스를 캡슐화하여 상기 밀봉재로 캡슐화된 제1 반도체 디바이스를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 제2 비아를 형성하는 단계는 완전히 랜딩된 비아(fully landed via)를 형성하는 것인 반도체 디바이스 제조 방법.
  4. 반도체 디바이스 제조 방법에 있어서,
    밀봉재로 캡슐화된 제1 반도체 디바이스에 제1 비아를 형성하는 단계;
    상기 제1 비아 위에 시드 층을 형성하는 단계;
    상기 시드 층 위에 제1 폭을 갖는 금속 배선 층을 형성하는 단계; 및
    상기 금속 배선 층 위에 제2 비아를 형성하는 단계 - 상기 제2 비아는 상기 제1 폭보다 작은 제2 폭을 가지며, 상기 금속 배선 층을 형성하는 단계 및 상기 제2 비아를 형성하는 단계는 모두 상기 시드 층을 이용하고, 상기 제2 비아를 형성하는 단계는 부분적으로 랜딩된 비아를 형성함 -
    를 포함하는 반도체 디바이스 제조 방법.
  5. 제4항에 있어서, 상기 제2 비아를 형성하는 단계는 상기 금속 배선 층의 측벽을 덮도록 상기 제2 비아를 형성하는 것인 반도체 디바이스 제조 방법.
  6. 제4항에 있어서, 상기 제2 비아를 형성하는 단계는 상기 금속 배선 층의 측벽을 부분적으로 덮도록 상기 제2 비아를 형성하는 것인 반도체 디바이스 제조 방법.
  7. 반도체 디바이스 제조 방법에 있어서,
    기판 위에서 제1 비아 위에 시드 층을 퇴적하는 단계 - 상기 제1 비아는 밀봉재로 캡슐화된 제1 다이의 제1 외부 연결부에 전기적으로 연결됨 - ;
    상기 시드 층 위의 제1 포토레지스트에 제1 개구를 패터닝하는 단계;
    상기 시드 층을 이용하여 상기 제1 포토레지스트의 상기 제1 개구 내에 제1 금속 배선 층을 전기 도금하는 단계;
    상기 제1 포토레지스트를 제거하는 단계;
    상기 제1 포토레지스트를 제거한 후에, 상기 제1 금속 배선 층 위의 제2 포토레지스트에 제2 개구를 패터닝하는 단계;
    상기 시드 층을 이용하여 상기 제2 포토레지스트의 상기 제2 개구 내에 제2 비아를 전기 도금하는 단계;
    상기 제2 포토레지스트를 제거하는 단계;
    상기 제1 금속 배선 층 위에 유전체 재료를 퇴적하는 단계; 및
    상기 제2 비아에 대해 상기 유전체 재료를 평탄화하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 시드 층을 퇴적하기 전에, 상기 기판 위에 제3 비아를 형성하는 단계;
    상기 기판 위에 상기 제3 비아를 형성한 후에 상기 제1 다이를 상기 기판에 부착하는 단계; 및
    상기 제1 다이를 상기 기판에 부착한 후에 상기 밀봉재로 상기 제1 다이 및 상기 제3 비아를 캡슐화하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  10. 반도체 디바이스에 있어서,
    밀봉재 내에 캡슐화된 반도체 다이;
    제1 유전체 층을 통해 연장되어 상기 반도체 다이에 전기적으로 결합되는 제1 비아 - 상기 제1 비아는 상기 제1 비아의 상부로부터 상기 제1 비아의 하부까지 직선의 측벽을 가짐 - ;
    상기 제1 비아와 전기적으로 연결된 제1 시드 층;
    상기 제1 시드 층 위에서 상기 제1 시드 층과 물리적으로 접촉하는 제1 금속 배선 층 - 상기 제1 금속 배선 층은 상기 제1 금속 배선 층 전체에 제1 재료를 포함함 - ;
    상기 제1 금속 배선 층 위에 부분적으로 랜딩된 제2 비아 - 상기 제2 비아는 상기 제2 비아 전체에 제2 재료를 포함함 - ; 및
    상기 제1 금속 배선 층과 상기 제2 비아 둘 다의 측벽을 덮는 유전체 재료 - 상기 유전체 재료는 상기 유전체 재료 전체에 제3 재료를 포함하고, 상기 제1 금속 배선 층으로부터 먼 쪽에 있는 상기 제2 비아의 제1 표면은 상기 유전체 재료에 의해 노출됨 -
    를 포함하는 반도체 디바이스.
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