CN110797270B - 半导体封装件和方法 - Google Patents

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Abstract

在实施例中，一种方法包括：在管芯上方形成第一介电层，第一介电层包括光敏材料；固化第一介电层以降低第一介电层的光敏性；通过蚀刻图案化第一介电层以形成第一开口；在第一介电层的第一开口中形成第一金属化图案；在第一金属化图案和第一介电层上方形成第二介电层，第二介电层包括光敏材料；通过曝光和显影来图案化第二介电层以形成第二开口；以及在第二介电层的第二开口中形成第二金属化图案，第二金属化图案电连接至第一金属化图案。本发明实施例涉及半导体封装件和方法。

Description

半导体封装件和方法
技术领域
本发明实施例涉及半导体封装件和方法。
背景技术
由于许多电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业经历了快速增长。在大多数情况下，集成密度的改进是由最小部件尺寸的反复减小引起的，这允许将更多的组件集成到给定区域中。随着对缩小的电子器件的需求的增长，已经出现了对更小且更具创造性的半导体管芯封装技术的需求。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，在底部半导体封装件的顶部上堆叠顶部半导体封装件以提供高水平的集成和组件密度。PoP技术通常使得能够在印刷电路板(PCB)上产生具有增强的功能和小的覆盖面积的半导体器件。
发明内容
根据本发明的一些实施例，提供了一种形成半导体封装件的方法，包括：在管芯上方形成第一介电层，所述第一介电层包括光敏材料；固化所述第一介电层以降低所述第一介电层的光敏性；通过蚀刻来图案化所述第一介电层以形成第一开口；在所述第一介电层的第一开口中形成第一金属化图案；在所述第一金属化图案和所述第一介电层上方形成第二介电层，所述第二介电层包括光敏材料；通过曝光和显影来图案化所述第二介电层以形成第二开口；以及在所述第二介电层的第二开口中形成第二金属化图案，所述第二金属化图案电连接至所述第一金属化图案。
根据本发明的另一些实施例，还提供了一种形成半导体封装件的方法，包括：在管芯上方形成第一光敏介电层；降低所述第一光敏介电层的光敏性以形成第一钝化层；形成与所述第一钝化层接触的第一光刻胶；利用第一图案图案化所述第一光刻胶；使用所述第一光刻胶的第一图案作为蚀刻掩模在所述第一钝化层中蚀刻第一开口；在所述第一开口中且沿着所述第一钝化层的顶面沉积第一晶种层；以及从所述一晶种层镀第一导电材料以形成第一金属化图案。
根据本发明的另一些实施例，还提供了一种形成半导体封装件的方法，包括：在管芯上方形成第一光敏介电层；降低所述第一光敏介电层的光敏性以形成第一钝化层；形成与所述第一钝化层接触的第一金属层；形成与所述第一金属层接触的第一光刻胶；利用第一图案图案化所述第一光刻胶；利用第一蚀刻工艺将所述第一图案从所述第一光刻胶转印至所述第一金属层；使用所述第一金属层的第一图案作为蚀刻掩模在所述第一钝化层中蚀刻第一开口；在所述第一开口中且沿着所述第一钝化层的顶面沉积第一晶种层；以及从所述第一晶种层镀第一导电材料以形成第一金属化图案。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图16是根据一些实施例的在用于形成器件封装件的工艺期间的中间步骤的截面图。
图17至图18是根据一些实施例的在用于形成封装件结构的工艺期间的中间步骤的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，在管芯上形成光敏介电层。光敏介电层可以是再分布结构的底层。通过在光敏介电层上方形成光刻胶，图案化光刻胶，并且利用等离子体蚀刻工艺将图案转印至光敏介电层来图案化光敏介电层。通过将光敏材料暴露于光并且曝光它们来图案化后续形成的再分布结构层的光敏介电层。通过利用光刻和等离子体蚀刻工艺图案化底层可以实现更高的通孔高宽比，尽管可以通过曝光和显影来图案化底层。
图1至图16示出根据一些实施例的在用于形成第一封装件200的工艺期间的中间步骤的截面图。示出第一封装件区600和第二封装件区602，并且在每个封装件区中形成第一封装件200。第一封装件200也可以称为集成扇出(InFO)封装件。
在图1中，提供载体衬底100，并且在载体衬底100上形成释放层102。载体衬底100可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底100可以是晶圆，从而使得可以在载体衬底100上同时形成多个封装件。释放层102可以由聚合物基材料形成，其中，释放层可以与载体衬底100一起从在后续步骤中将要形成的上面的结构去除。在一些实施例中，释放层102是诸如光热转换(LTHC)释放涂层的环氧树脂基热释放材料，该材料在加热时失去其粘性。在其他实施例中，释放层102可以是紫外(UV)胶，其在暴露于UV光时失去其粘性。释放层102可以以液体形式进行分配并且被固化，可以是层压在载体衬底100上的层压膜，或者可以是类似物。可使释放层102的顶面齐平并且该顶面可具有高度的平面性。
在图2中，形成介电层104、金属化图案106(有时称为再分布层或再分布线)和介电层108。在释放层102上形成介电层104。介电层104的底面可以与释放层102的顶面接触。在一些实施例中，介电层104由诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物形成。在其他实施例中，介电层104由诸如氮化硅的氮化物；诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等的氧化物等形成。可以通过诸如旋涂、化学汽相沉积(CVD)、层压等或它们的组合的任何可接受的沉积工艺来形成介电层104。
在介电层104上形成金属化图案106。作为为了形成金属化图案106的实例，在介电层104上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并且图案化光刻胶。可通过旋涂等形成光刻胶并且可将光刻胶暴露于光从而用于图案化。光刻胶的图案对应于金属化图案106。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可通过诸如电镀或化学镀等的镀形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案106。
在金属化图案106和介电层104上形成介电层108。在一些实施例中，介电层108由聚合物形成，其中，该聚合物是使用光刻掩模图案化的光敏材料，诸如PBO、聚酰亚胺、BCB等。在其他实施例中，介电层108由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋涂、层压、CVD等或它们的组合形成介电层108。然后，图案化介电层108以形成开口109从而暴露金属化图案106的部分。诸如在介电层108为光敏材料时通过将介电层108暴露于光或通过使用例如各向异性蚀刻的蚀刻的可接受的工艺实施图案化。
介电层104和108以及金属化图案106可以称为背侧再分布结构110。在实施例中示出，背侧再分布结构110包括两个介电层104和108以及一个金属化图案106。在其他实施例中，背侧再分布结构110可以包括任何数量的介电层、金属化图案和导电通孔。通过重复用于形成金属化图案106和介电层108的工艺，可以在背侧再分布结构110中形成一个或多个额外的金属化图案和介电层。可以在通过在下面的介电层的开口中形成晶种层和金属化图案的导电材料而在金属化图案的形成期间形成导电通孔(未示出)。导电通孔可以因此互连且电连接各个金属化图案。
在图3中，形成贯通孔112。作为形成贯通孔112的实例，在背侧再分布结构110上方(例如，在介电层108上和金属化图案的通过开口109暴露的部分上)形成晶种层。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。在晶种层上形成并且图案化光刻胶。可通过旋涂等形成光刻胶并且可将光刻胶暴露于光从而用于图案化。光刻胶的图案对应于贯通孔。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可通过诸如电镀或化学镀等的镀形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成贯通孔112。
在图4中，通过粘合剂116将集成电路管芯114粘附至介电层108。集成电路管芯114可以是逻辑管芯(例如，中央处理单元、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、功率管理管芯(例如，功率管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等，或它们的组合。此外，在一些实施例中，集成电路管芯114可以具有不同的尺寸(例如，不同的高度和/或表面积)，并且在其他实施例中，集成电路管芯114可以具有相同的尺寸(例如，相同的高度和/或表面积)。
在粘附至介电层108之前，集成电路管芯114可以根据适用的制造工艺进行处理以在集成电路管芯114中形成集成电路。例如，集成电路管芯114均包括诸如掺杂或未掺杂的硅的半导体衬底118或绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。还可以使用诸如多层或梯度衬底的其他衬底。诸如晶体管、二极管、电容器、电阻器等的器件可以形成在半导体衬底118中和/或上并且可以通过互连结构120进行互连以形成集成电路，其中，该互连结构120由例如半导体衬底118上的一个或多个介电层中的金属化图案来形成。
集成电路管芯114还包括诸如铝焊盘的焊盘122，其中，制造至该焊盘122的外部连接。焊盘122位于可以称为集成电路管芯114的相应有源侧的一侧上。钝化膜124位于集成电路管芯114上并且位于焊盘122的部分上。开口穿过钝化膜124至焊盘122。诸如导电柱(例如，包括诸如铜的金属)的管芯连接件126位于穿过钝化膜124的开口中并且机械地连接且电连接至相应的焊盘122。例如，可以通过镀等形成管芯连接件126。管芯连接件126电连接集成电路管芯114的相应集成电路。
介电材料128位于集成电路管芯114的有源侧上(诸如位于钝化膜124和管芯连接件126上)。介电材料128横向密封管芯连接件126，并且介电材料128与对应的集成电路管芯114横向上共末端。介电材料128可以是诸如PBO、聚酰亚胺、BCB等的聚合物；诸如氮化硅等的氮化物；诸如氧化硅、PSG、BSG、BPSG等的氧化物；或它们的组合，并且可以例如通过旋涂、层压、CVD等形成。
粘合剂116位于集成电路管芯114的背侧上并且将集成电路管芯114粘附至诸如介电层108的背侧再分布结构110。粘合剂116可以是任何合适的粘合剂、环氧树脂、管芯附接膜(DAF)等。可以对诸如相应的半导体晶圆的背侧的集成电路管芯114的背侧施加粘合剂116或可以在载体衬底100的表面上方施加粘合剂116。可以通过诸如锯切或切割来分割集成电路管芯114，并且使用例如拾取和放置工具通过粘合剂116将集成电路管芯114粘附至介电层108。
尽管两个集成电路管芯114示出为粘附在第一封装件区600和第二封装件区602中的每个中，但是应当理解，可以在每个封装件区中粘附更多或更少的集成电路管芯114。例如，在每个区中可以仅粘附一个集成电路管芯114。此外，集成电路管芯114的尺寸可以变化。在一些实施例中，集成电路管芯114可以是诸如芯片上系统(SoC)器件的具有大的覆盖面积的管芯。在集成电路管芯114具有大的覆盖面积的实施例中，用于封装件区中的贯通孔112的可用空间是有限的。当封装件区中可用于贯通孔112空间有限时，背侧再分布结构110的使用允许改进的互连布置。
在图5中，在各个组件上形成密封剂130。密封剂130可以是模塑料、环氧树脂等，并且可以通过压缩模制、传递模制等来施加。可以在载体衬底100上方形成密封剂130，从而使得掩埋或覆盖集成电路管芯114的贯通孔112和/或管芯连接件126。然后固化密封剂130。
在图6中，对密封剂130实施平坦化工艺以暴露贯通孔112和管芯连接件126。平坦化工艺也可以研磨介电材料128。在平坦化工艺之后，贯通孔112、管芯连接件126、介电材料128和密封剂130的顶面共面。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，例如，如果贯通孔112和管芯连接件126已经暴露，则可以省略平坦化。
在图7至图14中，形成前侧再分布结构140。如将要示出的，前侧再分布结构140包括介电层142、160、174和178；金属化图案144、162和176；和凸块下金属(UBM)182。金属化图案也可以称为再分布层或再分布线，并且包括导电通孔和导线。
在图7中，在密封剂130、贯通孔112和管芯连接件126上沉积介电层142。介电层142由诸如PBO、聚酰亚胺、BCB等的光敏材料形成，其中，使用光刻掩模图案化介电层142。在实施例中，介电层142是光敏聚酰亚胺。可通过旋涂、层压、CVD等或它们的组合来形成介电层142。然后固化介电层142。可以通过例如热固化等进行固化。当固化时，介电层142失去其光敏性(或至少具有降低的光敏性)。固化的非光敏介电层142可以称为钝化层。然后，在介电层142上形成金属化图案144并且金属化图案144延伸穿过介电层142。可以使用若干方法来形成金属化图案144。
图8A至图8F示出根据实施例的用于形成金属化图案144的工艺。在该实施例中，等离子体蚀刻工艺用于图案化介电层142。
在图8A中，在介电层142上形成光刻胶146。光刻胶146可以是单层光刻胶、三层光刻胶等，并且在所示实施例中，直接在(例如，接触)介电层142上形成光刻胶146。可通过旋涂等形成光刻胶146并且可将光刻胶146暴露于光从而用于图案化。在一些实施例中，光刻胶146包括底部抗反射涂层(BARC)或吸收层，从而使得仅光刻胶146暴露于光，并且介电层142不暴露于光或显影。图案化形成穿过光刻胶146的开口以暴露介电层142。
在图8B中，通过将光刻胶146的图案转印至介电层142来图案化介电层142。图案化形成穿过介电层142的开口148，以暴露管芯连接件126和/或贯通孔112(未示出)的部分。介电层142形成为具有从约1μm至约30μm(诸如约20μm)的厚度T1。如下面将进一步讨论的，开口148具有宽度W1，其中，该宽度W1取决于介电层142的厚度T1和用于形成开口148的工艺。宽度W1可以为从约1μm至约10μm(诸如约3μm)。
可以通过蚀刻工艺(诸如等离子体蚀刻工艺)来进行图案化。等离子体蚀刻工艺使用不同比率的一种或多种前体(有时称为蚀刻气体)，以在光刻胶146和介电层142之间实现特定的蚀刻选择性。使用的前体可包括O2、CF4、N2、Ar及它们的组合。在一些实施例中，前体包括在从约6：1至约8：1的比率范围内的O2和CF4。在等离子体蚀刻工艺期间，消耗一些光刻胶146，从而减小了光刻胶146的厚度T2。等离子体蚀刻工艺消耗的光刻胶146的量取决于光刻胶146和介电层142相对于等离子体蚀刻工艺的蚀刻选择性。
在图案化之后，开口148的侧壁与平行于介电层142的主表面的平面形成角度θ1。角度θ1的陡度取决于光刻胶146的初始厚度T2；形成较大厚度T2的光刻胶146允许角度θ1更大。在所示的实施例中，角度θ1可以从约75度至约85度。值得注意的是，尽管介电层142在形成时本身是光敏的，但是仍然使用光刻胶146通过光刻和蚀刻工艺对其进行图案化。利用光刻和蚀刻工艺形成开口148可以允许侧壁角度θ1大于当通过曝光和显影图案化介电层142形成开口148时所形成的侧壁角度。因为开口148形成有更陡的侧壁角度θ1，所以开口148也可以形成为具有更小的宽度W1，从而增加开口148的高宽比。此外，通过光刻和蚀刻工艺形成开口148可以避免当介电层142显影不足(underdeveloped)时出现的问题(例如，接触件仍然被覆盖或部分覆盖)。
在图8C中，去除光刻胶146。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶146。
在图8D中，在介电层142上方和穿过介电层142的开口148中形成晶种层150。在一些实施例中，晶种层150是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层150包括钛层和位于钛层上方的铜层。例如，使用PVD等形成晶种层150。然后在晶种层150上形成并图案化光刻胶152。可通过旋涂等形成光刻胶152并且可将光刻胶暴露于光从而用于图案化。光刻胶152的图案对应于金属化图案144。图案化形成穿过光刻胶152的开口154以暴露晶种层150。
在图8E中，在光刻胶152的开口154中和晶种层150的暴露部分上形成导电材料156。可以通过诸如电镀或化学镀等的镀形成导电材料156。导电材料156可以包括诸如铜、钛、钨、铝等的金属。
在图8F中，去除光刻胶152和晶种层150的其上未形成导电材料156的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶152。一旦去除光刻胶152，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层150的暴露部分。晶种层150的剩余部分和导电材料156形成金属化图案144，其中，金属化图案144具有导电通孔144A和导线144B。在穿过介电层142的开口148中形成至例如，管芯连接件126和/或贯通孔112(未示出)的导电通孔144A。沿着介电层142的顶面形成导线144B。
图9A至图9G示出根据另一实施例的用于形成金属化图案144的工艺。在该实施例中，等离子体蚀刻工艺用于图案化介电层142，并且在等离子体蚀刻工艺中使用额外的掩模层。这里不再重复对先前实施例的类似部件的描述。
在图9A中，在介电层142上形成掩模层158。掩模层158可以由诸如Ti、Cu、TiW、TaN、TiN、它们的组合或它们的多层的金属或含金属材料形成，并且可以称为硬掩模层。掩模层158由相对于用于图案化介电层142的蚀刻工艺对光刻胶146和介电层142两者具有高蚀刻选择性的材料形成。与介电层142相比，掩模层158较薄，并且可以通过诸如PVD、CVD等的沉积工艺形成掩模层158。在一些实施例中，使用与用于形成晶种层150相同的工艺和材料形成掩模层158。然后在掩模层158上形成光刻胶146，并将其图案化。
在图9B中，通过将光刻胶146的图案转印至掩模层158来图案化掩模层158。可以使用图案化的光刻胶146作为蚀刻掩模，通过可接受的蚀刻工艺(诸如通过湿蚀刻、干蚀刻或它们的组合)图案化掩模层158。在掩模层158包括钛层和位于钛层上方的铜层的实施例中，可以利用湿蚀刻去除铜层，并且可以利用干蚀刻去除钛层。可以利用对掩模层158的铜部分具有选择性并且对光刻胶材料具有良好的润湿性的蚀刻剂实施湿蚀刻。例如，蚀刻剂可包括过氧化氢水溶液、磷酸、硫酸、它们的组合等。干蚀刻可以是对掩模层158的钛部分具有选择性的等离子蚀刻，并且可以利用诸如氟化物、氧和氮的前体实施等离子蚀刻。
在图9C中，通过将掩模层158的图案转印至介电层142来图案化介电层142。介电层142形成为具有从约1μm至约30μm的厚度T1。可以使用类似于上述的等离子体蚀刻工艺来图案化介电层142，然而，可以考虑掩模层158的材料来改变等离子体蚀刻工艺。例如，当掩模层158由钛和铜形成时，所用的前体可包括比率为从约20：1至约1：20的氟化物和氧。通过使用掩模层158作为用于蚀刻工艺的额外的掩模，可以进一步减小开口148的宽度W1，并且可以进一步增加开口148的侧壁角度θ1。例如，在所示实施例中，宽度W1可以为从约1μm至约10μm，并且侧壁角度θ1可以为从约85度至约90度。
在图9D中，去除光刻胶146和掩模层158。可以通过可接受的灰化或剥离工艺去除光刻胶146。可以通过可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除掩模层158。在使用与用于形成晶种层150的工艺和材料相同的工艺和材料形成掩模层158的实施例中，还可以使用与用于去除晶种层150相同的工艺来去除掩模层158。
在图9E中，在介电层142上方和穿过介电层142的开口148中形成晶种层150。然后在晶种层150上形成并图案化光刻胶152。
在图9F中，在光刻胶152的开口154中且在晶种层150的暴露部分上形成导电材料156。
在图9G中，去除光刻胶152和晶种层150的其上未形成导电材料156的部分。晶种层150的剩余部分和导电材料156形成金属化图案144，其中，金属化图案144具有导电通孔144A和导线144B。
在图10中，在使用图8A-图8F或图9A-图9G所示的工艺形成的金属化图案144和介电层142上沉积介电层160。介电层160由诸如PBO、聚酰亚胺、BCB等的光敏材料形成，其中，使用光刻掩模图案化介电层160。在实施例中，介电层160是光敏的聚酰亚胺。可通过旋涂、层压、CVD等或它们的组合形成介电层160。与介电层142不同，可在形成介电层160后不对其进行固化，从而使得介电层160保持其光敏性。然后，在介电层160上形成金属化图案162并且金属化图案162延伸穿过介电层160。可以使用若干方法来形成金属化图案162。图11A至图11D示出根据实施例的用于形成金属化图案162的工艺。
在图11A中，图案化介电层160。图案化形成开口164以暴露金属化图案144的部分。因为介电层160是光敏材料，所以可以通过将介电层160暴露于光并在曝光之后显影介电层160来实施图案化。与用于形成开口148的光刻和蚀刻工艺(图8C和图9D中所示)不同，将介电层160暴露于光并使其显影以形成开口164，其中，开口164的侧壁角度θ2没有侧壁角度θ1陡。侧壁角度θ2可以小于85度，诸如从约60度至约85度。换言之，侧壁角度θ2小于侧壁角度θ1。开口164形成为具有宽度W2。宽度W2可以大于宽度W1，这可以允许形成开口164，同时避免与形成较小临界尺寸的开口(诸如开口148)相关的挑战。例如，即使当开口164的宽度W2小(诸如小于3μm)并且介电层160的厚度T3大(诸如大于5μm)时，也可以降低光敏材料显影不足的风险。
在图11B中，在介电层160上方且在穿过介电层160的开口164中形成晶种层166。在金属化图案144上形成晶种层166的部分。在一些实施例中，晶种层166是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，该晶种层166包括钛层和钛层上方的铜层。例如，使用PVD等形成晶种层166。然后在晶种层166上形成并图案化光刻胶168。可通过旋涂等形成光刻胶168并且可将光刻胶168暴露于光从而用于图案化。光刻胶的图案对应于金属化图案162。图案化形成穿过光刻胶的开口170以暴露晶种层166。
在图11C中，在光刻胶168的开口170中且在晶种层166的暴露部分上形成导电材料172。可以通过诸如电镀或化学镀等的镀形成导电材料172。导电材料172可以包括诸如铜、钛、钨、铝等的金属。
在图11D中，去除光刻胶168和晶种层166的其上未形成导电材料172的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶168。一旦去除光刻胶168，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层166的暴露部分。晶种层166的剩余部分和导电材料172形成金属化图案162，其中，金属化图案162具有导电通孔162A和导线162B。在穿过介电层160的开口164中形成至金属化图案144的导电通孔162A。沿着介电层160的顶面形成导线162B。金属化图案162电连接且物理连接至金属化图案144。
在图12中，在金属化图案162和介电层160上沉积介电层174。在一些实施例中，介电层174由聚合物形成，其中，该聚合物是诸如PBO、聚酰亚胺、BCB等的光敏材料，其中，使用光刻掩模图案化介电层174。在其他实施例中，介电层174由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋涂、层压、CVD等或它们的组合形成介电层174。
然后图案化介电层174。图案化形成开口以暴露金属化图案162的部分。诸如在介电层174为光敏材料时通过将介电层174暴露于光，或通过使用例如各向异性蚀刻的蚀刻的可接受的工艺实施图案化。如果介电层174是光敏材料，则可以在曝光之后显影介电层174。
在介电层174上形成具有通孔的金属化图案176。作为形成金属化图案176的实例，在介电层174上方且在穿过介电层174的开口中形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并且图案化光刻胶。可通过旋涂等形成光刻胶并且可将光刻胶暴露于光从而用于图案化。光刻胶的图案对应于金属化图案176。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可通过诸如电镀或化学镀等的镀形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成金属化图案176和通孔。在穿过介电层174的开口中形成至例如金属化图案162的部分的通孔。
在图13中，在金属化图案176和介电层174上沉积介电层178。在一些实施例中，介电层178由聚合物形成，其中，该聚合物是诸如PBO、聚酰亚胺、BCB等的光敏材料，其中，使用光刻掩模图案化介电层178。在其他实施例中，介电层178由诸如氮化硅的氮化物；诸如氧化硅、PSG、BSG、BPSG的氧化物等形成。可通过旋涂、层压、CVD等或它们的组合形成介电层178。
然后图案化介电层178。图案化形成开口180以暴露金属化图案176的部分。诸如在介电层178为光敏材料时通过将介电层178暴露于光，或通过使用例如各向异性蚀刻的蚀刻的可接受的工艺实施图案化。如果介电层178是光敏材料，则可以在曝光之后显影介电层178。开口180可以比用于金属化图案144、162和176的通孔部分的开口更宽。
在图14中，在介电层178上形成UBM 182。在所示实施例中，通过穿过介电层178至金属化图案176的开口180形成UBM 182。作为形成UBM 182的实例，在第一介电层178上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其中，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和位于钛层上方的铜层。例如，可以使用PVD等形成晶种层。然后在晶种层上形成并且图案化光刻胶。可通过旋涂等形成光刻胶并且可将光刻胶暴露于光从而用于图案化。光刻胶的图案对应于UBM182。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中且在晶种层的暴露部分上形成导电材料。可通过诸如电镀或化学镀等的镀形成导电材料。导电材料可以包括如铜、钛、钨、铝等的金属。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过诸如使用氧等离子体等的可接受的灰化或剥离工艺去除光刻胶。一旦去除光刻胶，诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成UBM 182。在不同地形成UBM 182的实施例中，可以使用更多的光刻胶和图案化步骤。
作为实例示出前侧再分布结构140。可以在前侧再分布结构140中形成更多或更少的介电层和金属化图案。如果形成更少的介电层和金属化图案，则可以省略以上讨论的步骤和工艺。如果形成更多的介电层和金属化图案，则可以重复以上讨论的步骤和工艺。本领域普通技术人员将容易理解可以省略或重复哪些步骤和工艺。
还应当理解，用于形成金属化图案144、162和176的工艺可以基于图案的期望尺寸而变化。在所示实施例中，图8A至图8F的工艺或图9A至图9G的工艺用于在前侧再分布结构140的底部层级中形成例如金属化图案144的金属化图案。这种工艺产生具有较小的临界尺寸的导线和通孔。此外，图11A至图11D的工艺用于在前侧再分布结构140的上部层级中形成例如金属化图案162和176的金属化图案。这种工艺具有较低的制造成本，并且可以在具有较大尺寸的导线和通孔是可接受的情况下使用。应当理解，可以在前侧再分布结构140的多个下部层级(例如，金属化图案144和162两者)或所有层级中使用图8A至图8F的工艺或图9A至图9G的工艺。
在图15中，在UBM 182上形成导电连接件184。导电连接件184可以是球栅阵列(BGA)连接件、焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件184可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，通过首先通过诸如蒸发、电镀、印刷、焊料转移、球放置等通常使用的方法形成焊料层来形成导电连接件184。一旦已经在结构上形成焊料层，就可以实施回流，以将材料成形为期望的凸块形状。在另一实施例中，导电连接件184是通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以没有焊料并且具有大致垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属帽层(未示出)。金属帽层可以包括通过镀工艺形成的镍、锡、锡-铅、金、银、钯、铟、镍钯金、镍金等或它们的组合。
在图16中，实施载体衬底脱粘以使载体衬底100与背侧再分布结构110(例如，介电层104)分离(脱粘)。由此在第一封装件区600和第二封装件区602的每个中形成第一封装件200。根据一些实施例，脱粘包括将诸如激光或UV光的光投射到释放层102上，从而使得释放层102在光的热量下分解，并且可以去除载体衬底100。然后翻转该结构并且放置在带186上。此外，形成穿过介电层104的开口188以暴露金属化图案106的部分。例如，使用激光钻孔、蚀刻等形成开口188。
图17至图18是根据一些实施例的在用于形成封装结构500的工艺期间的中间步骤的截面图。封装结构500可以称为叠层封装(PoP)结构。
在图17中，将第二封装件300附接至第一封装件200。第二封装件300包括衬底302和连接至衬底302的一个或多个堆叠管芯308(308A和308B)。尽管示出单个堆叠管芯308(308A和308B)，但是在其他实施例中，可以将多个堆叠管芯308(每个具有一个或多个堆叠管芯)并排设置成连接至衬底302的相同表面。衬底302可以由诸如硅、锗、金刚石等的半导体材料制成。在一些实施例中，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等的化合物材料。额外地，衬底302可以是绝缘体上硅(SOI)衬底。通常，SOI衬底包括诸如外延生长的硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合的半导体材料层。在一个可选实施例中，衬底302是基于诸如玻璃纤维增强的树脂芯的绝缘芯。一种示例性芯材料是诸如FR4的玻璃纤维树脂。芯材料的可选材料包括双马来酰亚胺-三嗪(BT)树脂，或者可选地，其他印刷电路板(PCB)材料或膜。诸如味之素构建膜(ABF)或其他层压件的构建膜可用于衬底302。
衬底302可以包括有源和无源器件(未示出)。本领域中的普通技术人员将意识到，诸如晶体管、电容器、电阻器、这些的组合等的多种器件可以用于产生用于第二封装件300的设计的结构和功能需求。可以使用任何合适的方法来形成器件。
衬底302还可以包括金属化层(未示出)和贯通孔306。金属化层可以形成在有源和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由介电材料(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，该交替层具有互连导电材料层的通孔，并且金属化层可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，衬底302基本上没有有源器件和无源器件。
衬底302可以具有接合焊盘303和接合焊盘304，其中，接合焊盘303位于衬底302的第一侧上以连接至堆叠管芯308，以及接合焊盘304位于衬底302的第二侧上以连接至导电连接件314，衬底302的第二侧与衬底302的第一侧相对。在一些实施例中，通过在位于衬底302的第一侧和第二侧上的介电层(未示出)中形成凹槽(未示出)来形成接合焊盘303和304。凹槽形成为允许接合焊盘303和304嵌入到介电层中。在其他实施例中，省略了凹槽，因为接合焊盘303和304可以形成在介电层上。在一些实施例中，接合焊盘303和304包括由铜、钛、镍、金、钯等或它们的组合制成的薄晶种层(未示出)。可以在薄晶种层上方沉积接合焊盘303和304的导电材料。通过电化学镀工艺、化学镀工艺、CVD、ALD、PVD等或它们的组合来形成导电材料。在实施例中，接合焊盘303和304的导电材料是铜、钨、铝、银、金等或它们的组合。
在实施例中，接合焊盘303和304是可以包括诸如钛层、铜层和镍层的三层导电材料的UBM。例如，接合焊盘304可以由铜形成，可以形成在钛层(未示出)上，并且具有镍饰面(nickel finish)，这可以改善器件封装件300的保存期限，这在器件封装件300是诸如DRAM模块的存储器件的情况下可能是有特定优势的。然而，本领域的普通技术人员将意识到，存在诸如铬/铬-铜合金/铜/金的布置、钛/钛钨/铜的布置或铜/镍/金的布置的材料和层的许多合适的布置，这些都适用于接合焊盘303和304的形成。可用于接合焊盘303和304的任何合适的材料或材料层旨在完全包括在当前应用的范围内。在一些实施例中，贯通孔306延伸穿过衬底302并且将至少一个接合焊盘303连接至至少一个接合焊盘304。
在所示实施例中，堆叠管芯308通过接合引线310连接至衬底302，尽管可以使用诸如导电凸块的其他连接件。在实施例中，堆叠管芯308是堆叠的存储器管芯。例如，堆叠管芯308可以是诸如LPDDR1、LPDDR2、LPDDR3、LPDDR4等的低功率(LP)双数据率(DDR)存储器模块的存储器管芯。
由模制材料312密封堆叠管芯308和接合引线310。例如，可以使用压缩模制将模制材料312模制在堆叠管芯308和接合引线310上。在一些实施例中，模制材料312是模塑料、聚合物、环氧树脂、氧化硅填充材料等或它们的组合。实施固化工艺以固化模制材料312，其中，固化工艺可以是热固化、UV固化等或它们的组合。
在一些实施例中，将堆叠管芯308和接合引线310埋入在模制材料312中，并且在固化模制材料312之后，实施诸如研磨的平坦化工艺以去除模制材料312的多余部分并且为第二封装件300提供大致平坦的表面。
在形成第二封装件300之后，第二封装件300通过导电连接件314、接合焊盘304和金属化图案106机械地连接且电连接至第一封装件200。在一些实施例中，堆叠管芯308可通过接合引线310、接合焊盘303和304、贯通孔306、导电连接件314和贯通孔112连接至集成电路管芯114。
在一些实施例中，还可以在衬底302的与堆叠管芯308相对的一侧上形成阻焊剂(未示出)。导电连接件314可以设置在位于阻焊剂中的开口中，以电连接且机械地连接至位于衬底302中的导电部件(例如，接合焊盘304)。阻焊剂可以用于保护衬底302的区域免受外部损坏。
在一些实施例中，在将第二封装件300附接至第一封装件200之后，导电连接件314与保留的环氧树脂助焊剂的环氧树脂部分的至少一些一起回流之前，导电连接件314可以具有形成在其上的环氧树脂助焊剂(未示出)。
在一些实施例中，可以在第一封装件200和第二封装件300之间并且围绕导电连接件314形成底部填充物(未示出)。底部填充物可以减小应力并且保护由导电连接件314的回流产生的接头。底部填充物可以在附接第一封装件200之后通过毛细管流动工艺形成，或者可以在附接第一封装件200之前通过合适的沉积方法形成。在形成环氧树脂助焊剂的实施例中，环氧树脂助焊剂可以充当底部填充物。
在图18中，通过沿着划线区(例如，在第一封装件区600和第二封装件区602之间)的锯切来实施分割工艺。锯切分割第一封装件区600与第二封装件区602。所得到的分割的第一封装件200和第二封装件300是来自第一封装件区600或第二封装件区602中的一个。在一些实施例中，在第二封装件300附接至第一封装件200之后实施分割工艺。在其他实施例(未示出)中，在将第二封装件300附接至第一封装件200之前，诸如在脱粘载体衬底100并形成开口188之后，实施分割工艺。
然后使用导电连接件184将第一封装件200安装至封装衬底400。封装衬底400可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，也可以使用诸如硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷砷化镓、磷化镓铟、这些的组合等的化合物材料。额外地，封装衬底400可以是SOI衬底。通常，SOI衬底包括诸如外延的硅、锗、硅锗、SOI、SGOI或它们的组合的半导体材料层。在一个可选实施例中，封装衬底400是基于诸如玻璃纤维增强的树脂芯的绝缘芯。一种示例性芯材料是诸如FR4的玻璃纤维树脂。用于芯材料的可选材料包括双马来酰亚胺-三嗪BT树脂，或者可选地，其他PCB材料或膜。诸如味之素构建膜(ABF)或其他层压件的构建膜可用于封装衬底400。
封装衬底400可以包括有源器件和无源器件(未示出)。本领域中的普通技术人员将意识到，诸如晶体管、电容器、电阻器、这些的组合等的多种器件可以用于产生用于封装结构500的设计的结构和功能需求。可以使用任何合适的方法来形成器件。
封装衬底400还可以包括金属化层和通孔(未示出)以及位于金属化层和通孔上方的接合焊盘402。金属化层可以形成在有源和无源器件上方并且设计为连接各个器件以形成功能电路。金属化层可以由具有互连导电材料层的通孔的介电材料(例如，低k介电材料)和导电材料(例如，铜)的交替层形成，并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)来形成。在一些实施例中，封装衬底400基本上没有有源和无源器件。
在一些实施例中，回流导电连接件184以将第一封装件200附接至接合焊盘402。导电连接件184将封装衬底400(包括封装衬底400中的金属化层)电连接和/或物理连接至第一封装件200。在一些实施例中，无源器件(例如，表面安装器件(SMD)，未示出)在安装在封装衬底400上之前可以附接至第一封装件200(例如，接合至接合焊盘402)。在这种实施例中，无源器件可以与导电连接件184接合至第一封装件200的相同表面。
在将第一封装件200附接至封装衬底400之后，导电连接件184与保留的环氧树脂助焊剂的环氧树脂部分的至少一些一起回流之前，导电连接件184可以具有形成在其上的环氧树脂助焊剂(未示出)。保留的环氧树脂部分可以用作底部填充物以减少应力并保护由于回流导电连接件184而产生的接头。在一些实施例中，底部填充物(未示出)可以形成在第一封装件200和封装衬底400之间并且围绕导电连接件184。底部填充物可以在附接第一封装件200之后通过毛细管流动工艺形成，或者可以在附接第一封装件200之前通过合适的沉积方法形成。
实施例可以实现优势。参考图8A-图8F。通过光刻和等离子体蚀刻技术图案化前侧再分布结构140的底部介电层142以允许开口148形成为具有更窄的宽度。现在参考图9A-图9G。在图案化期间使用诸如掩模层158的硬掩模可以允许增加介电层142和光刻胶146之间的蚀刻选择性，从而允许进一步减小宽度。开口148的侧壁也可具有更陡的轮廓。这样，可以减小形成的通孔的临界尺寸，从而允许前侧再分布结构140的通孔之间的更精细的节距。最后，与在介电层142中直接形成(例如，通过曝光和显影)的图案相比，可以更容易地再加工光刻胶146的图案。
在实施例中，一种方法包括：在管芯上方形成第一介电层，第一介电层包括光敏材料；固化第一介电层以降低第一介电层的光敏性；通过蚀刻图案化第一介电层以形成第一开口；在第一介电层的第一开口中形成第一金属化图案；在第一金属化图案和第一介电层上方形成第二介电层，第二介电层包括光敏材料；通过曝光和显影来图案化第二介电层以形成第二开口；以及在第二介电层的第二开口中形成第二金属化图案，第二金属化图案电连接至第一金属化图案。
在一些实施例中，该方法还包括：将管芯和贯通孔密封在模塑料中；以及平坦化模塑料，从而使得管芯、贯通孔和模塑料的顶面齐平，其中，在管芯、贯通孔和模塑料的顶面上形成第一介电层。在该方法的一些实施例中，图案化第一介电层包括：形成接触第一介电层的第一光刻胶；用第一图案图案化第一光刻胶；通过第一蚀刻工艺将第一图案从第一光刻胶转印至第一介电层。在该方法的一些实施例中，图案化第一介电层包括：利用等离子体蚀刻工艺蚀刻第一介电层，使用包括以从约6：1至约8：1的比率的O2和CF4的前体实施等离子体蚀刻工艺。在该方法的一些实施例中，图案化第一介电层包括：形成与第一介电层接触的第一金属层；形成与第一金属层接触的第一光刻胶；利用第一图案图案化第一光刻胶；通过第一蚀刻工艺将第一图案从第一光刻胶转印至第一金属层；以及通过第二蚀刻工艺将第一图案从第一金属层转印至第一介电层。在该方法的一些实施例中，图案化第一介电层包括：利用等离子体蚀刻工艺蚀刻第一介电层，使用包括以从约20：1至约8：1的比率的氟化物和氧的前体实施等离子体蚀刻工艺。
在实施例中，一种方法包括：在管芯上方形成第一光敏介电层；降低第一光敏介电层的光敏性以形成第一钝化层；形成与第一钝化层接触的第一光刻胶；用第一图案图案化第一光刻胶；使用第一光刻胶的第一图案作为蚀刻掩模在第一钝化层中蚀刻第一开口；在第一开口中且沿着第一钝化层的顶面沉积第一晶种层；以及从第一晶种层镀第一导电材料以形成第一金属化图案。
在该方法的一些实施例中，在第一钝化层中蚀刻第一开口包括：利用等离子体蚀刻工艺蚀刻第一钝化层。在该方法的一些实施例中，利用包括以从约6：1至约8：1的比率的O2和CF4的前体实施等离子体蚀刻工艺。在一些实施例中，该方法还包括：将管芯和贯通孔密封在模塑料中；以及平坦化模塑料，从而使得管芯、贯通孔和模塑料的顶面齐平；以及在管芯、贯通孔和模塑料上方形成第一光敏介电层。在该方法的一些实施例中，第一钝化层中的第一开口暴露贯通孔。在该方法的一些实施例中，第一钝化层中的第一开口暴露管芯的连接件。在一些实施例中，该方法还包括：在第一金属化图案和第一钝化层上方形成第二光敏介电层；通过将第二光敏介电层暴露于光，在第二光敏介电层中图案化第二开口，第二开口暴露第一金属化图案；在第二开口中，沿第二光敏介电层的顶面，并且沿第一金属化图案的顶面沉积第二晶种层；从第二晶种层镀第二导电材料以形成第二金属化图案。
在实施例中，一种方法包括：在管芯上方形成第一光敏介电层；降低第一光敏介电层的光敏性以形成第一钝化层；形成与第一钝化层接触的第一金属层；形成与第一金属层接触的第一光刻胶；利用第一图案图案化第一光刻胶；通过第一蚀刻工艺将第一图案从第一光刻胶转印至第一金属层；使用第一金属层的第一图案作为蚀刻掩模在第一钝化层中蚀刻第一开口；在第一开口中且沿着第一钝化层的顶面沉积第一晶种层；以及从第一晶种层镀第一导电材料以形成第一金属化图案。
在该方法的一些实施例中，在第一钝化层中蚀刻第一开口包括：利用等离子体蚀刻工艺蚀刻第一钝化层。在该方法的一些实施例中，使用包括以从约20：1至约1:20的比率的氟化物和氧的前体实施等离子体蚀刻工艺。在一些实施例中，该方法还包括：将管芯和贯通孔密封在模塑料中；以及平坦化模塑料，从而使得管芯、贯通孔和模塑料的顶面齐平；以及在管芯、贯通孔和模塑料上方形成第一光敏介电层。在该方法的一些实施例中，第一钝化层中的第一开口暴露贯通孔。在该方法的一些实施例中，第一钝化层中的第一开口暴露管芯的连接件。在一些实施例中，该方法还包括：在第一金属化图案和第一钝化层上方形成第二光敏介电层；通过将第二光敏介电层暴露于光，在第二光敏介电层中图案化第二开口，第二开口暴露第一金属化图案；在第二开口中，沿第二光敏介电层的顶面，并且沿第一金属化图案的顶面沉积第二晶种层；以及从第二晶种层镀第二导电材料以形成第二金属化图案。
根据本发明的一些实施例，提供了一种形成半导体封装件的方法，包括：在管芯上方形成第一介电层，所述第一介电层包括光敏材料；固化所述第一介电层以降低所述第一介电层的光敏性；通过蚀刻来图案化所述第一介电层以形成第一开口；在所述第一介电层的第一开口中形成第一金属化图案；在所述第一金属化图案和所述第一介电层上方形成第二介电层，所述第二介电层包括光敏材料；通过曝光和显影来图案化所述第二介电层以形成第二开口；以及在所述第二介电层的第二开口中形成第二金属化图案，所述第二金属化图案电连接至所述第一金属化图案。
在上述方法中，还包括：将所述管芯和贯通孔密封在模塑料中；以及平坦化所述模塑料，从而使得所述管芯、所述贯通孔和所述模塑料的顶面齐平，其中，在所述管芯、所述贯通孔和所述模塑料的顶面上形成所述第一介电层。
在上述方法中，图案化所述第一介电层包括：形成与所述第一介电层接触的第一光刻胶；用第一图案图案化所述第一光刻胶；以及通过第一蚀刻工艺将所述第一图案从所述第一光刻胶转印至所述第一介电层。
在上述方法中，图案化所述第一介电层包括：利用等离子体蚀刻工艺蚀刻所述第一介电层，使用包括以从6：1至8：1的比率的O2和CF4的前体实施所述等离子体蚀刻工艺。
在上述方法中，图案化所述第一介电层包括：形成与所述第一介电层接触的第一金属层；形成与所述第一金属层接触的第一光刻胶；利用第一图案图案化所述第一光刻胶；通过第一蚀刻工艺将所述第一图案从所述第一光刻胶转印至所述第一金属层；以及通过第二蚀刻工艺将所述第一图案从所述第一金属层转印至所述第一介电层。
在上述方法中，图案化所述第一介电层包括：利用等离子体蚀刻工艺蚀刻所述第一介电层，使用包括具有从20:1至1:20的比率的氟化物和氧的前体实施所述等离子体蚀刻工艺。
根据本发明的另一些实施例，还提供了一种形成半导体封装件的方法，包括：在管芯上方形成第一光敏介电层；降低所述第一光敏介电层的光敏性以形成第一钝化层；形成与所述第一钝化层接触的第一光刻胶；利用第一图案图案化所述第一光刻胶；使用所述第一光刻胶的第一图案作为蚀刻掩模在所述第一钝化层中蚀刻第一开口；在所述第一开口中且沿着所述第一钝化层的顶面沉积第一晶种层；以及从所述一晶种层镀第一导电材料以形成第一金属化图案。
在上述方法中，在所述第一钝化层中蚀刻所述第一开口包括：利用等离子体蚀刻工艺蚀刻所述第一钝化层。
在上述方法中，利用包括具有从6：1至8：1的比率的O2和CF4的前体实施所述等离子体蚀刻工艺。
在上述方法中，还包括：将所述管芯和贯通孔密封在模塑料中；平坦化所述模塑料，从而使得所述管芯、所述贯通孔和所述模塑料的顶面齐平；以及在所述管芯、所述贯通孔和所述模塑料上方形成第一光敏介电层。
在上述方法中，位于所述第一钝化层中的第一开口暴露所述贯通孔。
在上述方法中，位于所述第一钝化层中的所述第一开口暴露所述管芯的连接件。
在上述方法中，还包括：在所述第一金属化图案和所述第一钝化层上方形成第二光敏介电层；通过将所述第二光敏介电层暴露于光，在所述第二光敏介电层中图案化第二开口，所述第二开口暴露所述第一金属化图案；在所述第二开口中，沿所述第二光敏介电层的顶面并且沿所述第一金属化图案的顶面沉积第二晶种层；以及从所述第二晶种层镀第二导电材料以形成第二金属化图案。
根据本发明的另一些实施例，还提供了一种形成半导体封装件的方法，包括：在管芯上方形成第一光敏介电层；降低所述第一光敏介电层的光敏性以形成第一钝化层；形成与所述第一钝化层接触的第一金属层；形成与所述第一金属层接触的第一光刻胶；利用第一图案图案化所述第一光刻胶；利用第一蚀刻工艺将所述第一图案从所述第一光刻胶转印至所述第一金属层；使用所述第一金属层的第一图案作为蚀刻掩模在所述第一钝化层中蚀刻第一开口；在所述第一开口中且沿着所述第一钝化层的顶面沉积第一晶种层；以及从所述第一晶种层镀第一导电材料以形成第一金属化图案。
在上述方法中，在所述第一钝化层中蚀刻第一开口包括：利用等离子体蚀刻工艺蚀刻所述第一钝化层。
在上述方法中，利用包括具有从20：1至1:20的比率的氟化物和氧的前体实施所述等离子体蚀刻工艺。
在上述方法中，还包括：将所述管芯和贯通孔密封在模塑料中；平坦化所述模塑料，从而使得所述管芯、所述贯通孔和所述模塑料的顶面齐平；以及在所述管芯、所述贯通孔和所述模塑料上方形成第一光敏介电层。
在上述方法中，位于所述第一钝化层中的第一开口暴露所述贯通孔。
在上述方法中，位于所述第一钝化层中的第一开口暴露所述管芯的连接件。
在上述方法中，还包括：在所述第一金属化图案和所述第一钝化层上方形成第二光敏介电层；通过将所述第二光敏介电层暴露于光，在所述第二光敏介电层中图案化第二开口，所述第二开口暴露所述第一金属化图案；在所述第二开口中、沿所述第二光敏介电层的顶面且沿所述第一金属化图案的顶面沉积第二晶种层；以及从所述第二晶种层镀第二导电材料以形成第二金属化图案。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体封装件的方法，包括：
在管芯上方形成第一介电层，所述第一介电层包括光敏材料；
固化所述第一介电层以降低所述第一介电层的光敏性；
通过蚀刻来图案化所述第一介电层以形成具有第一宽度的第一开口；
在所述第一介电层的第一开口中形成第一金属化图案的第一导电通孔；
在所述第一金属化图案和所述第一介电层上方形成第二介电层，所述第二介电层包括光敏材料；
通过曝光和显影来图案化所述第二介电层以形成具有第二宽度的第二开口；以及
在所述第二介电层的第二开口中形成第二金属化图案的第二导电通孔，所述第二金属化图案的第二导电通孔电连接至所述第一金属化图案的导线，
其中，所述第二导电通孔对应的所述第二开口的宽度，大于所述第一导电通孔对应的所述第一开口的宽度。
2.根据权利要求1所述的方法，还包括：
将所述管芯和贯通孔密封在模塑料中；以及
平坦化所述模塑料，从而使得所述管芯、所述贯通孔和所述模塑料的顶面齐平，
其中，在所述管芯、所述贯通孔和所述模塑料的顶面上形成所述第一介电层。
3.根据权利要求1所述的方法，其中，图案化所述第一介电层包括：
形成与所述第一介电层接触的第一光刻胶；
用第一图案图案化所述第一光刻胶；以及
通过第一蚀刻工艺将所述第一图案从所述第一光刻胶转印至所述第一介电层。
4.根据权利要求3所述的方法，其中，图案化所述第一介电层包括：
利用等离子体蚀刻工艺蚀刻所述第一介电层，使用包括以从6：1至8：1的比率的O2和CF4的前体实施所述等离子体蚀刻工艺。
5.根据权利要求1所述的方法，其中，图案化所述第一介电层包括：
形成与所述第一介电层接触的第一金属层；
形成与所述第一金属层接触的第一光刻胶；
利用第一图案图案化所述第一光刻胶；
通过第一蚀刻工艺将所述第一图案从所述第一光刻胶转印至所述第一金属层；以及
通过第二蚀刻工艺将所述第一图案从所述第一金属层转印至所述第一介电层。
6.根据权利要求5所述的方法，其中，图案化所述第一介电层包括：
利用等离子体蚀刻工艺蚀刻所述第一介电层，使用包括具有从20:1至1:20的比率的氟化物和氧的前体实施所述等离子体蚀刻工艺。
7.一种形成半导体封装件的方法，包括：
在管芯上方形成第一光敏介电层；
降低所述第一光敏介电层的光敏性以形成第一钝化层；
形成与所述第一钝化层接触的第一光刻胶；
利用第一图案图案化所述第一光刻胶；
使用所述第一光刻胶的第一图案作为蚀刻掩模在所述第一钝化层中蚀刻形成具有第一宽度的第一开口；
在所述第一开口中且沿着所述第一钝化层的顶面沉积第一晶种层；以及
从所述第一晶种层镀第一导电材料以形成第一金属化图案，
在所述第一金属化图案和所述第一钝化层上方形成第二光敏介电层；
通过将所述第二光敏介电层暴露于光，在所述第二光敏介电层中图案化第二开口，所述第二开口暴露所述第一金属化图案；
在所述第二开口中形成第二金属化图案的导电通孔，
其中，容纳有所述导电通孔的所述第二开口的宽度，大于容纳有所述第一导电材料的所述第一开口的宽度。
8.根据权利要求7所述的方法，其中，在所述第一钝化层中蚀刻所述第一开口包括：
利用等离子体蚀刻工艺蚀刻所述第一钝化层。
9.根据权利要求8所述的方法，其中，利用包括具有从6：1至8：1的比率的O2和CF4的前体实施所述等离子体蚀刻工艺。
10.根据权利要求7所述的方法，还包括：
将所述管芯和贯通孔密封在模塑料中；
平坦化所述模塑料，从而使得所述管芯、所述贯通孔和所述模塑料的顶面齐平；以及
在所述管芯、所述贯通孔和所述模塑料上方形成第一光敏介电层。
11.根据权利要求10所述的方法，其中，位于所述第一钝化层中的第一开口暴露所述贯通孔。
12.根据权利要求10所述的方法，其中，位于所述第一钝化层中的所述第一开口暴露所述管芯的连接件。
13.根据权利要求7所述的方法，
在所述第二开口中，沿所述第二光敏介电层的顶面并且沿所述第一金属化图案的顶面沉积第二晶种层；以及
从所述第二晶种层镀第二导电材料以形成第二金属化图案。
14.一种形成半导体封装件的方法，包括：
在管芯上方形成第一光敏介电层；
降低所述第一光敏介电层的光敏性以形成第一钝化层；
形成与所述第一钝化层接触的第一金属层；
形成与所述第一金属层接触的第一光刻胶；
利用第一图案图案化所述第一光刻胶；
利用第一蚀刻工艺将所述第一图案从所述第一光刻胶转印至所述第一金属层；
使用所述第一金属层的第一图案作为蚀刻掩模在所述第一钝化层中蚀刻形成具有第一宽度的第一开口；
在所述第一开口中且沿着所述第一钝化层的顶面沉积第一晶种层；以及
从所述第一晶种层镀第一导电材料以形成第一金属化图案，
在所述第一金属化图案和所述第一钝化层上方形成第二光敏介电层；
通过将所述第二光敏介电层暴露于光，在所述第二光敏介电层中图案化第二开口，所述第二开口暴露所述第一金属化图案；
在所述第二开口中形成第二金属化图案的导电通孔，
其中，容纳有所述导电通孔的所述第二开口的宽度，大于容纳有所述第一导电材料的所述第一开口的宽度。
15.根据权利要求14所述的方法，其中，在所述第一钝化层中蚀刻第一开口包括：
利用等离子体蚀刻工艺蚀刻所述第一钝化层。
16.根据权利要求15所述的方法，其中，利用包括具有从20：1至1:20的比率的氟化物和氧的前体实施所述等离子体蚀刻工艺。
17.根据权利要求14所述的方法，还包括：
将所述管芯和贯通孔密封在模塑料中；
平坦化所述模塑料，从而使得所述管芯、所述贯通孔和所述模塑料的顶面齐平；以及
在所述管芯、所述贯通孔和所述模塑料上方形成第一光敏介电层。
18.根据权利要求17所述的方法，其中，位于所述第一钝化层中的第一开口暴露所述贯通孔。
19.根据权利要求17所述的方法，其中，位于所述第一钝化层中的第一开口暴露所述管芯的连接件。
20.根据权利要求14所述的方法，
在所述第二开口中、沿所述第二光敏介电层的顶面且沿所述第一金属化图案的顶面沉积第二晶种层；以及
从所述第二晶种层镀第二导电材料以形成第二金属化图案。
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