KR102024227B1 - 반도체 패키지의 제조방법 - Google Patents

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Abstract

본 발명은 상기 기판 상에 복수의 칩들을 서로 이격하여 배치하는 단계; 상기 칩과 전기적으로 연결된 상기 도전성 패턴으로서 재배선 패턴을 형성하는 단계; 기판 상에 서로 이격된 복수의 재배선 패턴을 모두 덮도록 코팅 공정으로 감광성 폴리머층을 형성하는 단계; 플레이트로 상기 감광성 폴리머층을 하방으로 가압하여 상기 감광성 폴리머층을 평탄화하는 단계; 및 평탄화된 상기 감광성 폴리머층에 대하여 노광 및 현상 공정을 수행하는 단계;를 포함하는 반도체 패키지의 제조방법을 제공한다.

Description

반도체 패키지의 제조방법{Methods of fabricating semiconductor package}
본 발명은 반도체 패키지의 제조방법에 관한 것으로서, 더 상세하게는 웨이퍼 레벨 패키지의 제조방법에 관한 것이다.
반도체 패키지의 기본적인 구성을 보면, 리드프레임, 인쇄회로기판, 회로필름 등과 같은 기판과, 기판에 부착되는 반도체 칩과, 기판과 반도체 칩을 도전 가능하게 연결하는 도전성 연결수단과, 반도체 칩과 도전성 연결수단을 외부로부터 보호하기 위하여 감싸는 몰딩 컴파운드 수지와, 반도체 칩의 신호를 최종적으로 출력하도록 기판에 융착되는 입출력수단 등을 포함하여 구성된다.
최근에는 위와 같은 기본적인 구성을 포함하는 패키지에서 탈피하여, 고집적화를 요구하는 동시에 소형화 및 경박단소화를 추구함에 따라 웨이퍼 레벨에서 각 칩을 패키징하여 칩의 크기에 가깝게 제조하는 칩 스케일 패키징 기술이 적용되고 있다. 칩 스케일 패키지의 일례로서, 각 칩의 면적내에 전기적 신호 전달을 위한 솔더볼과 같은 입출력단자가 전기적으로 연결되는 웨이퍼 레벨의 팬-인(fan-in) 패키지와, 별도의 인터포져 등을 이용하여 칩의 면적 바깥쪽까지 도전라인을 연장하는 동시에 연장된 부위에 입출력 단자를 융착하는 웨이퍼 레벨의 팬-아웃 패키지를 들 수 있다.
한국공개특허 제1020170046387호(발명의 명칭: 적층형 팬아웃 웨이퍼 레벨 반도체 패키지 및 그 제조 방법, 공개일: 2017.05.02.)
본 발명은 패키징 공정 단축으로 원가 경쟁력을 확보할 수 있는 반도체 패키지의 제조방법을 제공하고자 한다. 그러나, 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따른 반도체 패키지의 제조방법이 제공된다. 상기 반도체 패키지의 제조방법은 기판 상에 서로 이격된 복수의 도전성 패턴을 모두 덮도록 코팅 공정으로 감광성 폴리머층을 형성하는 제 1 단계; 플레이트로 상기 감광성 폴리머층을 하방으로 가압하여 상기 감광성 폴리머층을 평탄화하는 제 2 단계; 및 평탄화된 상기 감광성 폴리머층에 대하여 노광 및 현상 공정을 수행하는 제 3 단계;를 포함한다.
상기 반도체 패키지의 제조방법의 상기 제 1 단계에서 상기 감광성 폴리머층은 상기 도전성 패턴에 대응되는 영역은 레벨이 높고 상기 도전성 패턴 사이의 영역은 레벨이 낮은 울퉁불퉁한 표면을 가질 수 있다.
상기 반도체 패키지의 제조방법의 상기 제 2 단계는 가열된 분위기에서 진행됨으로써 상기 감광성 폴리머층을 평탄화하면서 동시에 상기 감광성 폴리머층을 소프트 베이크(soft-bake)하는 단계를 포함할 수 있다.
상기 반도체 패키지의 제조방법의 상기 제 2 단계에서 상기 플레이트는 가열된 상태의 플레이트일 수 있다.
상기 반도체 패키지의 제조방법의 상기 제 2 단계는 상기 기판을 가열하면서 수행될 수 있다.
상기 반도체 패키지의 제조방법의 상기 제 2 단계는 RF 파워를 인가하여 상기 도전성 패턴을 유도 가열함으로써 상기 감광성 폴리머층을 국부적으로 가열하면서 동시에 평탄화하는 단계를 포함할 수 있다.
상기 반도체 패키지의 제조방법의 상기 제 1 단계는 상기 기판 상에 복수의 칩들을 서로 이격하여 배치하는 단계; 및 상기 칩과 전기적으로 연결된 상기 도전성 패턴으로서 재배선 패턴을 형성하는 단계;를 포함하고, 상기 반도체 패키지는 팬 아웃 웨이퍼 레벨 패키지(FOWLP)일 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 패키징 공정 단축으로 원가 경쟁력을 확보할 수 있는 반도체 패키지의 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도해하는 순서도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 순차적으로 도해하는 도면들이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에서 재배선 패턴을 형성하기 이전의 예시적인 공정들을 순차적으로 도해하는 도면들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도해하는 순서도이고, 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 순차적으로 도해하는 도면들이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은 기판 상에 서로 이격된 복수의 도전성 패턴을 모두 덮도록 코팅 공정으로 감광성 폴리머층을 형성하는 제 1 단계(S100); 플레이트로 상기 감광성 폴리머층을 하방으로 가압하여 상기 감광성 폴리머층을 평탄화하는 제 2 단계(S200); 및 평탄화된 상기 감광성 폴리머층에 대하여 노광 및 현상 공정을 수행하는 제 3 단계(S300);를 포함한다.
도 2a를 참조하면, 기판(114) 상에 복수의 칩(113)들을 서로 이격하여 배치하고, 상기 칩(113)과 전기적으로 연결된 재배선 패턴(123)을 형성한다. 재배선 패턴(123)은 도전성 패턴이며, 예를 들어, 구리(Cu) 패턴을 포함할 수 있다. 재배선 패턴(123)은 칩(113) 상에 배치된 패드(121)에서부터 신장되어 칩(113)의 면적 바깥쪽까지 연장될 수 있다. 재배선 패턴(123)과 기판(114) 사이에 절연층(122)이 개재될 수 있다.
한편, 복수의 칩(113)들이 배치된 기판(114) 구조체는 다양한 방식으로 구현할 수 있는 바, 일 예의 방식을, 이하에서 설명한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에서 재배선 패턴을 형성하기 이전의 예시적인 공정들을 순차적으로 도해하는 도면들이다.
도 3a를 참조하면, 캐리어(111) 상에 테이프(112)를 라미네이션(lamination)한다. 캐리어(111)는, 예를 들어, 스틸이나 글래스 물질로 이루어질 수 있다. 테이프(112)는, 예를 들어, 탈부착이 가능한, 발포 테이프나 UV 테이프를 포함할 수 있다. 도 3b를 참조하면, 테이프(112) 상에 복수의 칩(113)을 배치할 수 있다. 도 3c를 참조하면, 테이프(112) 및 칩(113)을 모두 덮도록 웨이퍼 레벨의 몰딩(wafer level molding) 공정을 수행한다. 몰딩체(114)는, 예를 들어, EMC로 이루어질 수 있다. 도 3d를 참조하면, 몰딩체(114)와 테이프(112) 사이의 경계를 기준으로 캐리어(111)와 칩(113)을 분리할 수 있다. 분리된 몰딩체(114) 및 칩(113)이 도 1에 도시된 칩(113)이 실장된 기판(114)으로 제공될 수 있다.
다시, 도 2b를 참조하면, 기판(114) 상에 서로 이격된 복수의 도전성 패턴(123)을 모두 덮도록 코팅 공정으로 제 1 감광성 폴리머층(124)을 형성할 수 있다. 상기 코팅 공정은, 예를 들어, 스핀 코팅 공정을 포함할 수 있다. 제 1 감광성 폴리머층(124)은 도전성 패턴(123)에 대응되는 영역은 레벨이 높고 도전성 패턴(123) 사이의 영역은 레벨이 낮은 울퉁불퉁한 표면을 가질 수 있다.
도 2b 및 도 2c를 참조하면, 플레이트(150)로 제 1 감광성 폴리머층(124)을 하방으로 가압하여 제 1 감광성 폴리머층(124)을 평탄화할 수 있다. 평탄화된 제 2 감광성 폴리머층(124a)은 도전성 패턴(123)에 대응되는 영역의 레벨과 도전성 패턴(123) 사이의 영역의 레벨이 모두 동일하여 평탄한 표면을 가진다.
플레이트로 상기 감광성 폴리머층을 하방으로 가압하여 상기 감광성 폴리머층을 평탄화하는 제 2 단계(S200)는 가열된 분위기에서 진행됨으로써 상기 감광성 폴리머층을 평탄화하면서, 동시에, 상기 감광성 폴리머층을 소프트 베이크(soft-bake)하는 단계를 포함할 수 있다.
이를 구현하기 위한 다양한 실시예를 이하에서 설명한다.
제 1 예로서, 상기 플레이트로 상기 감광성 폴리머층을 하방으로 가압하여 상기 감광성 폴리머층을 평탄화하는 제 2 단계(S200)에서 플레이트(150)는 가열된 상태의 플레이트일 수 있다. 이 경우, 상기 제 2 단계(S200)는 가열된 분위기에서 진행됨으로써 상기 감광성 폴리머층을 평탄화하면서, 동시에, 상기 감광성 폴리머층을 소프트 베이크(soft-bake)하는 단계를 포함할 수 있다. 특히, 가열된 플레이트(150)가 칩(113)과 직접 접촉하지 않기 때문에 칩의 열적 열화 현상을 최소화할 수 있다.
제 2 예로서, 상기 플레이트로 상기 감광성 폴리머층을 하방으로 가압하여 상기 감광성 폴리머층을 평탄화하는 제 2 단계(S200)는 기판(114)을 가열하면서 수행될 수 있다. 이 경우, 상기 제 2 단계(S200)는 가열된 분위기에서 진행됨으로써 상기 감광성 폴리머층을 평탄화하면서, 동시에, 상기 감광성 폴리머층을 소프트 베이크(soft-bake)하는 단계를 포함할 수 있다. 특히, 제 1 감광성 폴리머층(124)의 표면의 울퉁불퉁한 정도가 큰 경우, 가열된 플레이트(150)로 가압하여도 감광성 폴리머층에 균일한 가열이 상대적으로 되지 않아 제 2 감광성 폴리머층(124a)의 두께 균일도가 상대적으로 양호하지 않을 수 있다. 이 경우에는 기판(114)을 가열하여 균일한 열분포를 제공하는 것이 유리할 수 있다.
제 3 예로서, 상기 플레이트로 상기 감광성 폴리머층을 하방으로 가압하여 상기 감광성 폴리머층을 평탄화하는 제 2 단계(S200)는 RF 파워를 인가하여 도전성 패턴(123)을 유도 가열함으로써 상기 감광성 폴리머층을 국부적으로 가열하면서 동시에 평탄화하는 단계를 포함할 수 있다. 이 경우, 상기 제 2 단계(S200)는 가열된 분위기에서 진행됨으로써 상기 감광성 폴리머층을 평탄화하면서, 동시에, 상기 감광성 폴리머층을 소프트 베이크(soft-bake)하는 단계를 포함할 수 있다. 특히, 상기 감광성 폴리머층을 국부적으로 가열하기 때문에, 칩(113)이 열적 열화되는 현상을 최소화할 수 있다.
한편, 본 발명의 변형된 다른 실시예에 의하면, 상기 제 1 예, 상기 제 2 예 및 상기 제 3 예 중에서 선택된 임의의 조합으로 가열된 분위기에서 제 2 단계(S200)를 진행함으로써 감광성 폴리머층을 평탄화하면서, 동시에, 상기 감광성 폴리머층을 소프트 베이크(soft-bake)할 수 있다. 예컨대, 상기 제 1 예와 제 3 예를 동시에 적용할 수 있으며, 상기 제 2 예와 상기 제 3 예를 동시에 적용할 수 있다.
도 2d를 참조하면, 평탄화된 제 2 감광성 폴리머층(124a)에 대하여 노광 및 현상 공정을 수행(S300)하여 패터닝한 후, 도전성 패드(125)를 형성하고 전기적 연결 구조체(126)를 형성한다. 전기적 연결 구조체(126)는 외부와 전기적으로 연결될 수 있는 구조체로서, 예를 들어, 솔더볼일 수 있다.
도 2e 및 도 2f를 참조하면, 칩(113)을 개별화하도록 다이싱 영역을 따라 소잉(S) 공정을 수행하여 각각의 반도체 패키지를 구현한다.
지금까지 본 발명의 다양한 실시예에 따른 반도체 패키지의 제조방법을 설명하였다. 팬 아웃 웨이퍼 레벨 패키지(FOWLP) 공정에서 재배선 패턴을 덮는 절연층으로 폴리머층을 사용함에 있어서, 후속 포토리소그래프 공정 이전에 상기 폴리머층의 평탄화 공정이 필수적이다. 특히, 팬 아웃 웨이퍼 레벨 패키지(FOWLP)와 같이 칩의 면적 바깥으로까지 폴리머층이 넓은 면적을 차지하는 경우 이러한 평탄화 공정은 더욱 중요성을 가진다. 통상적으로, 폴리머층의 평탄화 공정은 화학 기계적 폴리싱(CMP)으로 구현할 수 있으나, 제조비용이 상승하는 문제점이 있다. 이에 비하여, 본 발명의 실시예에 따른 반도체 패키지의 제조방법은 상기 폴리머층에 대하여 CMP를 이용하지 않고 평탄화를 효과적으로 구현하며, 나아가, 소프트 베이크 공정을 별도로 수행하지 않아도 되므로, 제조비용 및 제조시간을 단축시킬 수 있는 유리한 효과를 기대할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (7)

  1. 기판 상에 서로 이격된 복수의 도전성 패턴을 모두 덮도록 코팅 공정으로 감광성 폴리머층을 형성하는 제 1 단계;
    평탄한 플레이트로 상기 감광성 폴리머층을 하방으로 가압하여 상기 감광성 폴리머층을 평탄화하는 제 2 단계; 및
    평탄화된 상기 감광성 폴리머층에 대하여 노광 및 현상 공정을 수행하는 제 3 단계;
    를 포함하고,
    상기 제 1 단계에서, 상기 감광성 폴리머층은 스핀 코팅 공정을 이용하여 형성하고,
    상기 제 2 단계는 가열된 분위기에서 진행됨으로써 상기 감광성 폴리머층을 평탄화하면서 동시에 상기 감광성 폴리머층을 소프트 베이크(soft-bake)하는 단계를 포함하고,
    상기 제 2 단계에서 상기 플레이트는 가열된 상태의 플레이트이고, 상기 플레이트로부터 상기 감광성 폴리머층으로 열이 전달되어 상기 감광성 폴리머층이 적어도 부분적으로 소프트 베이크되고,
    상기 제 1 단계는,
    캐리어 상에 테이프를 라미네이션하는 단계;
    상기 테이프 상에 복수의 칩을 배치하는 단계;
    상기 테이프 및 상기 복수의 칩을 덮도록 웨이퍼 레벨의 몰딩 공정을 수행하여 몰딩체를 형성하는 단계;
    상기 테이프를 기준으로 상기 캐리어로부터 상기 몰딩체를 분리하여, 상기 복수의 칩을 포함하는 상기 몰딩체를 상기 기판으로 제공하는 단계; 및
    상기 복수의 칩들과 전기적으로 연결된 상기 도전성 패턴으로서 재배선 패턴을 형성하는 단계;를 포함하고,
    상기 제 1 단계에서 상기 감광성 폴리머층은 상기 도전성 패턴에 대응되는 영역은 레벨이 높고 상기 도전성 패턴 사이의 영역은 레벨이 낮은 울퉁불퉁한 표면을 가지고,
    상기 재배선 패턴 및 상기 감광성 폴리머층은 몰딩체 상에서 상기 복수의 칩들의 바깥쪽으로 신장된 부분을 포함하고, 제조된 반도체 패키지는 팬 아웃 웨이퍼 레벨 패키지(FOWLP)인,
    반도체 패키지의 제조방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 단계는 상기 기판을 가열하면서 수행되는 것을 특징으로 하는,
    반도체 패키지의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 단계는 RF 파워를 인가하여 상기 도전성 패턴을 유도 가열함으로써 상기 감광성 폴리머층을 국부적으로 가열하면서 동시에 평탄화하는 단계를 포함하는,
    반도체 패키지의 제조방법.
  7. 삭제
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