TWI570821B - 形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的半導體裝置和方法 - Google Patents

形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的半導體裝置和方法 Download PDF

Info

Publication number
TWI570821B
TWI570821B TW102127744A TW102127744A TWI570821B TW I570821 B TWI570821 B TW I570821B TW 102127744 A TW102127744 A TW 102127744A TW 102127744 A TW102127744 A TW 102127744A TW I570821 B TWI570821 B TW I570821B
Authority
TW
Taiwan
Prior art keywords
semiconductor die
layer
semiconductor
encapsulant
support layer
Prior art date
Application number
TW102127744A
Other languages
English (en)
Other versions
TW201417197A (zh
Inventor
Yaojian Lin
Kang Chen
Yu GU
Original Assignee
Stats Chippac Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stats Chippac Ltd filed Critical Stats Chippac Ltd
Publication of TW201417197A publication Critical patent/TW201417197A/zh
Application granted granted Critical
Publication of TWI570821B publication Critical patent/TWI570821B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/315—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the encapsulation having a cavity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的半導體裝置和方法
本發明大體上和半導體裝置有關，且更明確地說，本發明係關於形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的半導體裝置和方法。
在現代的電子產品中經常發現半導體裝置。半導體裝置會有不同數量與密度的電組件。離散式半導體裝置通常含有某一種類型的電組件，舉例來說，發光二極體(Light Emitting Diode，LED)、小訊號電晶體、電阻器、電容器、電感器、以及功率金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)。積體式半導體裝置通常含有數百個至數百萬個電組件。積體式半導體裝置的範例包含微控制器、微處理器、電荷耦合裝置(Charged-Coupled Device，CCD)、太陽能電池、以及數位微鏡裝置(Digital Micro-mirror Device，DMD)。
半導體裝置會實施各式各樣的功能，例如，訊號處理、高速 計算、傳送與接收電磁訊號、控制電子裝置、將太陽光轉換成電能、以及產生電視顯示器的視覺投影。在娛樂領域、通訊領域、電力轉換領域、網路領域、電腦領域、以及消費性產品領域中皆會發現半導體裝置。在軍事應用、航空、自動車、工業控制器、以及辦公室設備中同樣會發現半導體裝置。
半導體裝置會利用半導體材料的電氣特性。半導體材料的原子結構使得可藉由施加電場或基極電流或是經由摻雜處理來操縱其導電性。摻雜會將雜質引入至半導體材料之中，以便操縱及控制半導體裝置的傳導性。
半導體裝置含有主動式電氣結構與被動式電氣結構。主動式結構(其包含雙極電晶體與場效電晶體)會控制電流的流動。藉由改變摻雜程度以及施加電場或基極電流，電晶體便會提高或限制電流的流動。被動式結構(其包含電阻器、電容器、以及電感器)會創造用以實施各式各樣電氣功能所需要的電壓和電流之間的關係。該等被動式結構與主動式結構會被電連接以形成讓半導體裝置實施高速計算及其它實用功能的電路。
半導體裝置通常會使用兩種複雜的製程來製造，也就是，前端製造以及後端製造，每一者皆可能涉及數百道步驟。前端製造涉及在一半導體晶圓的表面上形成複數個晶粒。每一個半導體晶粒通常相同並且含有藉由電連接主動式組件和被動式組件而形成的電路。後端製造涉及從已完成的晶圓中單粒化個別的晶粒並且封裝該晶粒，用以提供結構性支撐以及環境隔離。本文中所使用的「半導體晶粒(semiconductor die)」一詞兼具單數和複數形式，據此，可能係指單一半導體裝置以及多個半導體裝置兩 者。
半導體製造的其中一個目標便係生產較小型的半導體裝置。較小型裝置通常會消耗較少的電力，具有較高的效能，並且能夠被更有效地生產。此外，較小型的半導體裝置還具有較小的覆蓋區，這係較小型末端產品所需要的。藉由改善前端製程可以達成較小的晶粒尺寸，從而導致具有較小尺寸以及較高密度之主動式組件和被動式組件的半導體晶粒。後端製程可以藉由改善電互連材料及封裝材料而導致具有較小覆蓋區的半導體裝置封裝。
對於具有較小的覆蓋區的半導體裝置的封裝進步為包括產生薄扇出晶圓級晶片尺寸封裝(fo-WLCSP)的努力，該扇出晶圓級晶片尺寸封裝所包括的厚度係小於或等於450微米(μm)以及進步的溫度循環(temperature cycling，TC)效能。然而，使用背部研磨來暴露一半導體晶粒的背表面而製造具有厚度係小於或等於450微米(μm)的封裝可能破壞該半導體晶粒、減低效能、並且減低封裝強度，包括必須用來在後續的表面封裝技術(surface mount technology，SMT)安裝該扇出晶圓級晶片尺寸封裝之強度。此外，所具有的厚度係小於該扇出晶圓級晶片尺寸封裝最終的厚度之半導體晶粒係導致封裝撓曲，其係造成在封裝處理期間基板處置的問題。與薄扇出晶圓級晶片尺寸封裝相關的另一個挑戰係包括形成具有固定囊封劑材料的封裝，其係在有限的能力下所造成，用以調整一有效的熱膨脹係數(CTE)，以便該封裝成為一體。
其需要用於形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的製程。據此，在一個實施例中，本發明係一種製造半導體裝置的方法，其係包括以下的步驟：提供一半導體晶粒，形成一囊封劑於該半導體晶粒附近，形成一增長式互連結構於該半導體晶粒的第一表面和該囊封劑上方，形成一第一支撐層於該半導體晶粒的背表面上方作為一對置於該增長式互連結構的支撐基板或矽晶圓，以及形成一第二支撐層於該第一支撐層上方。
在另一個實施例中，本發明係一種製造半導體裝置的方法，其係包括以下的步驟：提供一半導體晶粒，形成一囊封劑於該半導體晶粒附近，形成一互連結構於該半導體晶粒的第一表面和該囊封劑上方，形成一第一支撐層於對置於該互連結構的該半導體晶粒上方，以及形成一第二支撐層於該第一支撐層上方。
在另一個實施例中，本發明係一種製造半導體裝置的方法，其係包括以下的步驟：提供一半導體晶粒，形成一互連結構於該半導體晶粒上方，以及形成一第一支撐層於對置於該互連結構之該半導體晶粒上方。
在另一個實施例中，本發明係一種半導體裝置，其係包括一半導體晶粒。一囊封劑係形成於該半導體晶粒附近。一互連結構係形成於該半導體晶粒和該囊封劑上方。一第一支撐層係形成於對置於該互連結構的該半導體晶粒上方。
50‧‧‧電子裝置
52‧‧‧印刷電路板(PCB)
54‧‧‧訊號線路
56‧‧‧接合線封裝
58‧‧‧半導體晶粒
60‧‧‧球柵陣列(BGA)
62‧‧‧凸塊晶片載板(BCC)
64‧‧‧雙直列封裝(DIP)
66‧‧‧平台格柵陣列(LGA)
68‧‧‧多晶片模組(MCM)
70‧‧‧方形扁平無導線封裝(QFN)
72‧‧‧方形扁平封裝
74‧‧‧半導體晶粒
76‧‧‧接觸墊
78‧‧‧中間載板
80‧‧‧導體導線
82‧‧‧接合線
84‧‧‧囊封劑
88‧‧‧半導體晶粒
90‧‧‧載板
92‧‧‧底層填充材料(或環氧樹脂黏著劑材料)
94‧‧‧接合線
96‧‧‧接觸墊
98‧‧‧接觸墊
100‧‧‧塑模化合物或囊封劑
102‧‧‧接觸墊
104‧‧‧凸塊
106‧‧‧中間載板
108‧‧‧主動區
110‧‧‧凸塊
112‧‧‧凸塊
114‧‧‧訊號線
116‧‧‧塑模化合物或囊封劑
120‧‧‧半導體晶圓
122‧‧‧基礎基板材料
124‧‧‧半導體晶粒
126‧‧‧切割道
128‧‧‧半導體晶粒背表面
130‧‧‧主動表面
132‧‧‧導電層
134‧‧‧絕緣層
135‧‧‧雷射
136‧‧‧研磨器
138‧‧‧表面
140‧‧‧支撐基板
142‧‧‧黏著劑(或介面層)
146‧‧‧雷射切割工具
148‧‧‧雷射切割工具
150‧‧‧支撐基板
152‧‧‧黏著劑
154‧‧‧雷射切割工具
156‧‧‧周邊區域
160‧‧‧載板(暫時基板)
162‧‧‧介面層(雙面膠帶)
166‧‧‧模具
168‧‧‧入口
170‧‧‧入口
172‧‧‧空腔
174‧‧‧囊封劑
176‧‧‧分配器
178‧‧‧真空輔助件
180‧‧‧複合基板
184‧‧‧絕緣層
186‧‧‧導電層
188‧‧‧絕緣層
190‧‧‧導體凸塊
192‧‧‧增長式互連結構
194‧‧‧載板
198‧‧‧表面
200‧‧‧研磨器
202‧‧‧重組的
204‧‧‧表面
208‧‧‧支撐層
210‧‧‧黏著層(或接合層)
212‧‧‧雷射切割工具
214‧‧‧扇出晶圓級晶片尺寸封裝
216‧‧‧扇出晶圓級晶片尺寸封裝
220‧‧‧扇出晶圓級晶片尺寸封裝
224‧‧‧扇出晶圓級晶片尺寸封裝
226‧‧‧開口(孔洞)
230‧‧‧扇出晶圓級晶片尺寸封裝
234‧‧‧扇出晶圓級晶片尺寸封裝
240‧‧‧載板(或暫時基板)
242‧‧‧介面層(或雙面膠帶)
246‧‧‧模具
248‧‧‧入口
250‧‧‧入口
252‧‧‧空腔
254‧‧‧囊封劑(或塑模化合物)
256‧‧‧分配器
258‧‧‧真空輔助件
260‧‧‧複合基板(或重組的晶圓)
264‧‧‧絕緣層
266‧‧‧導電層
268‧‧‧絕緣層
270‧‧‧凸塊
272‧‧‧互連結構
274‧‧‧載板(或暫時性基板)
278‧‧‧表面
280‧‧‧研磨器
282‧‧‧重組的晶圓
284‧‧‧表面
288‧‧‧支撐層
290‧‧‧黏著層
292‧‧‧雷射切割工具
294‧‧‧扇出晶圓級晶片尺寸封裝
298‧‧‧扇出晶圓級晶片尺寸封裝
300‧‧‧黏著層
302‧‧‧第一表面
304‧‧‧第二表面
310‧‧‧載板(或暫時基板)
312‧‧‧介面層(雙面膠帶)
314‧‧‧支撐層
315‧‧‧開口
316‧‧‧模具
318‧‧‧入口
320‧‧‧入口
322‧‧‧空腔
324‧‧‧囊封劑
326‧‧‧分配器
328‧‧‧真空輔助件
330‧‧‧複合基板(或重組的晶圓)
331‧‧‧表面
332‧‧‧表面
334‧‧‧絕緣層(或鈍化層)
336‧‧‧導電層
338‧‧‧絕緣層(或鈍化層)
340‧‧‧凸塊
342‧‧‧互連結構
344‧‧‧載板或暫時性基板
348‧‧‧表面
350‧‧‧研磨器
352‧‧‧重組的晶圓
354‧‧‧表面
358‧‧‧撓曲平衡層
360‧‧‧雷射切割工具
362‧‧‧扇出晶圓級晶片尺寸封裝
364‧‧‧寬度
370‧‧‧扇出晶圓級晶片尺寸封裝
372‧‧‧囊封劑(或塑模化合物)
374‧‧‧表面
376‧‧‧支撐層
378‧‧‧黏著層(或接合層)
380‧‧‧扇出晶圓級晶片尺寸封裝
384‧‧‧扇出晶圓級晶片尺寸封裝
386‧‧‧標記層
390‧‧‧扇出晶圓級晶片尺寸封裝
圖1所示的係一印刷電路板(PCB)，在其表面安裝著不同類型的封裝；圖2a至2c所示的係被安裝至該PCB的代表性半導體封裝的進一步細節；圖3a至3h所示的係藉由切割道分離之具有複數個半導體晶粒的半導體晶圓；圖4a至4j所示的係形成一支撐層於一薄扇出晶圓級晶片尺寸封裝中的半導體晶粒上方的製程；圖5a和5b所示的係形成於一薄扇出晶圓級晶片尺寸封裝中的半導體晶粒上方的一支撐層的實施例；圖6a至6d所示的係形成於一薄扇出晶圓級晶片尺寸封裝中的半導體晶粒上方的一支撐層的實施例；圖7a至7j所示的係形成一支撐層於一薄扇出晶圓級晶片尺寸封裝中的半導體晶粒上方的製程；圖8所示的係形成於一薄扇出晶圓級晶片尺寸封裝中的半導體晶粒上方的一支撐層的一個實施例；圖9所示的係形成於一薄扇出晶圓級晶片尺寸封裝中的半導體晶粒上方的一支撐層的另一個實施例；圖10a至10k所示的係形成一支撐層於一薄扇出晶圓級晶片尺寸封裝中的半導體晶粒上方的製程；圖11所示的係形成於一薄扇出晶圓級晶片尺寸封裝中的半導體晶粒上方的一支撐層的另一個實施例；圖12a和12b所示的係形成於一薄扇出晶圓級晶片尺寸封裝中的半導體 晶粒上方的一支撐層的實施例；圖13a和13b所示的係形成於一薄扇出晶圓級晶片尺寸封裝中的半導體晶粒上方的一支撐層的實施例。
在下面的說明中參考圖式於一或多個實施例中說明本發明，於該等圖式中，相同的符號代表相同或雷同的元件。雖然本文以達成本發明之目的的最佳模式來說明本發明；不過，熟習本技術的人士便會明白，本發明希望涵蓋受到下面揭示內容及圖式支持的隨附申請專利範圍及它們的等效範圍所定義的本發明的精神與範疇內可能併入的替代例、修正例、以及等效例。
半導體裝置通常會使用兩種複雜的製程來製造：前端製造和後端製造。前端製造涉及在一半導體晶圓的表面上形成複數個晶粒。該晶圓上的每一個晶粒皆含有主動式電組件和被動式電組件，它們會被電連接而形成功能性電路。主動式電組件(例如電晶體與二極體)能夠控制電流的流動。被動式電組件(例如電容器、電感器、電阻器、以及變壓器)會創造用以實施電路功能所需要的電壓和電流之間的關係。
被動式組件和主動式組件會藉由一連串的製程步驟被形成在該半導體晶圓的表面上方，該等製程步驟包含：摻雜、沉積、光微影術、蝕刻、以及平坦化。摻雜會藉由下面的技術將雜質引入至半導體材料之中，例如：離子植入或是熱擴散。摻雜製程會修正主動式裝置中半導體材料的導電性，將該半導體材料轉換成絕緣體、導體，或是響應於電場或基極電 流來動態改變半導體材料傳導性。電晶體含有不同類型及不同摻雜程度的多個區域，它們會在必要時被排列成用以在施加電場或基極時讓該電晶體提高或限制電流的流動。
主動式組件和被動式組件係由具有不同電氣特性的多層材料構成。該等層能夠藉由各式各樣的沉積技術來形成，其部分取決於要被沉積的材料的類型。舉例來說，薄膜沉積可能包含：化學氣相沉積(Chemical Vapor Deposition，CVD)製程、物理氣相沉積(Physical Vapor Deposition，PVD)製程、電解質電鍍製程、以及無電極電鍍製程。每一層通常都會被圖樣化，以便形成主動式組件、被動式組件、或是組件之間的電連接線的一部分。
該等層能夠利用光微影術來圖樣化，其涉及在要被圖樣化的層的上方沉積光敏材料，舉例來說，光阻。一圖樣會利用光從一光罩處被轉印至該光阻。於其中一實施例中，會利用溶劑移除該光阻圖樣中受到光作用的部分，從而露出下方層之中要被圖樣化的部分。在另一個實施例中，會利用溶劑移除該光阻圖樣中沒受到光作用的部分(負向光阻)，從而露出下方層之中要被圖樣化的部分。該光阻中的剩餘部分會被移除，從而留下一已圖樣化層。或者，某些類型的材料被圖樣化的方式係利用無電極電鍍以及電解質電鍍之類的技術，藉由將該材料直接沉積至前面沉積/蝕刻製程所形成的區域或空隙(void)之中。
圖樣化係基礎作業，藉由圖樣化會移除頂端層中位於半導體晶圓表面上的部分。半導體晶圓中的多個部分會利用光微影術(photolithography)、光遮罩法、遮罩法、氧化物或金屬移除法、照相術 (photography)和模板印刷(stenciling)、以及顯微平版印刷術(microlithography)來移除。光微影術包含在多個主光罩或一光遮罩上形成一圖樣並將該圖樣轉印至該半導體晶圓的表面層之中。光微影術在雙步驟製程中形成該半導體晶圓之表面上的主動式組件和被動式組件的水平維度。首先，該主光罩或該等遮罩上的圖樣會被轉印至一光阻層之中。光阻係當曝露於光中時會發生結構變化和特性變化的光敏材料。改變光阻之結構和特性的過程會以負向作用光阻或正向作用光阻來進行。其次，該光阻層會被轉印至晶圓表面之中。當蝕刻移除半導體晶圓的頂端層中未被光阻覆蓋的部分時轉印便會發生。當半導體晶圓的頂端層中未被光阻覆蓋的部分被移除時，光阻的化學性質會使得光阻保持完整不變並且避免遭到化學蝕刻溶液移除。形成、曝露、以及移除光阻的製程以及移除一部分半導體晶圓的製程皆能夠根據所使用的特殊光阻和所希望的結果加以修正。
在負向作用光阻中，光阻會曝露在光中並且在被稱為聚合作用(polymerization)的過程中從可溶解的情況變成不可溶解的情況。在聚合作用中，未聚合的材料會曝露在光或能量源中，而且多個聚合物會形成抗蝕刻的交聯材料。在大部分的負向光阻中，該等聚合物為聚異戊二烯(polyisopreme)。利用化學溶劑或顯影劑移除可溶解部分(也就是，沒有曝露在光中的部分)會在光阻層中留下一個孔洞，其對應於主光罩上不透明的圖樣。圖樣存在於不透明區域中的遮罩稱為明場遮罩(clear-field mask)。
在正向作用光阻中，光阻會曝露在光中並且在被稱為光溶解化(photosolubilization)的過程中從比較不可溶解的情況變成更容易溶解的情況。在光溶解化作用中，比較不可溶解的光阻會曝露在適當的光能量中 並且轉換成容易溶解的狀態。光阻中經光溶解化的部分會在顯影製程中被溶劑移除。基礎的正向光阻聚合物為酚甲醛(phenol-formaldehyde)聚合物，亦稱為酚甲醛酚醛樹脂(novolak resin))。利用化學溶劑或顯影劑移除可溶解部分(也就是，曝露在光中的部分)會在光阻層中留下一個孔洞，其對應於主光罩上透明的圖樣。圖樣存在於透明區域中的遮罩稱為暗場遮罩(dark-field mask)。
移除未被光阻覆蓋的半導體晶圓頂端部分之後，該光阻中的剩餘部分會被移除，從而留下一已圖樣化層。或者，某些類型的材料被圖樣化的方式係利用無電極電鍍以及電解質電鍍之類的技術，藉由將該材料直接沉積至前面沉積/蝕刻製程所形成的區域或空隙之中。
在一既有圖樣的上方沉積一薄膜材料可能會擴大下方圖樣並且產生一不均勻平坦的表面。生產較小且更密集封裝的主動式組件和被動式組件需要用到均勻平坦的表面。平坦化作用可用來從晶圓的表面處移除材料，並且產生均勻平坦的表面。平坦化作用涉及利用一研磨墊來研磨晶圓的表面。有磨蝕作用的材料以及腐蝕性的化學藥劑會在研磨期間被加到晶圓的表面。化學藥劑的磨蝕性作用及腐蝕性作用所組成的組合式機械作用會移除任何不規律的拓樸形狀，從而產生均勻平坦的表面。
後端製造係指將已完成的晶圓切割或單粒化成個別的晶粒，並且接著封裝該晶粒，以達結構性支撐以及環境隔離的效果。為單粒化半導體晶粒，該晶圓會沿著該晶圓中被稱為切割道(saw street)或切割線(scribe)的非功能性區域被刻痕並且折斷。晶圓會利用雷射切割工具或鋸片來進行單粒化。經過單粒化之後，個別半導體晶粒便會被安裝至包含接 腳或接觸墊的封裝基板，以便和其它系統組件進行互連。被形成在該半導體晶粒上方的接觸墊接著會被連接至該封裝裡面的接觸墊。該等電連接線可利用焊料凸塊、短柱凸塊、導電膏、或是接合線來製成。一囊封劑或是其它塑模材料會被沉積在該封裝的上方，用以提供物理性支撐和電隔離。接著，已完成的封裝便會被插入一電氣系統之中並且讓其它系統組件可取用該半導體裝置的功能。
圖1圖解一種電子裝置50，其具有一晶片載體基板或是印刷電路板(Printed Circuit Board，PCB)52，在其表面上安裝著複數個半導體封裝。電子裝置50可能具有某一種類型的半導體封裝或是多種類型的半導體封裝，端視應用而定。為達解釋目的，圖1中顯示不同類型的半導體封裝。
電子裝置50可能係單機型系統，其使用該等半導體封裝來實施一或多項電功能。或者，電子裝置50亦可能係一較大型系統中的子組件。舉例來說，電子裝置50可能係蜂巢式電話、個人數位助理(Personal Digital Assistant，PDA)、數位錄像機(Digital Video Camera，DVC)、或是其它電子通信裝置的一部分。或者，電子裝置50可能係圖形卡、網路介面卡、或是能夠被插入在電腦之中的其它訊號處理卡。該半導體封裝可能包含：微處理器、記憶體、特定應用積體電路(Application Specific Integrated Circuits，ASIC)、邏輯電路、類比電路、RF電路、離散式裝置、或是其它半導體晶粒或電組件。該些產品要被市場接受，微型化以及減輕重量相當重要。半導體裝置之間的距離必須縮小，以達更高的密度。
在圖1中，PCB 52提供一通用基板，用以達到結構性支撐 以及電互連被安裝在該PCB上的半導體封裝。多條導體訊號線路54會利用下面製程被形成在PCB 52的一表面上方或是多層裡面：蒸發製程、電解質電鍍製程、無電極電鍍製程、網版印刷製程、或是其它合宜的金屬沉積製程。訊號線路54會在該等半導體封裝、被安裝的組件、以及其它外部系統組件中的每一者之間提供電通訊。線路54還提供連接至每一個該等半導體封裝的電力連接線及接地連接線。
於某些實施例中，一半導體裝置會有兩個封裝層。第一層封裝係一種用於以機械方式及電氣方式將該半導體晶粒附接至一中間載板的技術。第二層封裝則涉及以機械方式及電氣方式將該中間載板附接至該PCB。於其它實施例中，一半導體裝置可能僅有該第一層封裝，其中，該晶粒會以機械方式及電氣方式直接被安裝至該PCB。
為達解釋的目的，圖中在PCB 52上顯示數種類型的第一層封裝，其包含接合線封裝56以及在覆晶封裝中的半導體晶粒58。除此之外，圖中還顯示被安裝在PCB 52上的數種類型第二層封裝，其包含：球柵陣列(Ball Grid Array，BGA)60；凸塊晶片載板(Bump Chip Carrier，BCC)62；雙直列封裝(Dual In-line Package，DIP)64；平台格柵陣列(Land Grid Array，LGA)66；多晶片模組(Multi-Chip Module，MCM)68；方形扁平無導線封裝(Quad Flat Non-leaded package，QFN)70；以及方形扁平封裝72。端視系統需求而定，被配置成具有第一層封裝樣式和第二層封裝樣式的半導體封裝和其它電子組件所組成的任何組合皆能夠被連接至PCB 52。於某些實施例中，電子裝置50包含單一附接半導體封裝；而其它實施例則會需要多個互連封裝。藉由在單一基板上方組合一或多個半導體封裝，製造商便能夠將事先 製造的組件併入電子裝置和系統之中。因為該等半導體封裝包含精密的功能，所以，電子裝置能夠使用較便宜的組件及有效率的製程來製造。所產生的裝置比較不可能失效而且製造價格較低廉，從而降低消費者的成本。
圖2a至圖2c所示的係示範性半導體封裝。圖2a所示的係被安裝在PCB 52上的DIP 64的進一步細節。半導體晶粒74包含一含有類比電路或數位電路的主動區，該等類比電路或數位電路會被施行為形成在該晶粒裡面的主動式裝置、被動式裝置、導電層、以及介電層，並且會根據該晶粒的電氣設計進行電互連。舉例來說，該電路可能包含被形成在半導體晶粒74之主動區裡面的一或多個電晶體、二極體、電感器、電容器、電阻器、以及其它電路元件。接觸墊76係一或多層導體材料(例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、或是銀(Ag)，並且會被電連接至形成在半導體晶粒74裡面的電路元件。在DIP 64的組裝期間，半導體晶粒74會利用一金-矽共熔合金層或是黏著劑材料(例如熱環氧樹脂或是環氧樹脂)被安裝至中間載板78。封裝主體包含一絕緣封裝材料，例如聚合物或是陶瓷。導體導線80以及接合線82會在半導體晶粒74與PCB 52之間提供電互連。囊封劑84會被沉積在該封裝的上方，用以防止濕氣和粒子進入封裝並且防止污染晶粒74或接合線82，以便達到環境保護的目的。
圖2b所示的係被安裝在PCB 52之上的BCC 62的進一步細節。半導體晶粒88會利用底層填充材料或環氧樹脂黏著劑材料92被安裝在載板90的上方。接合線94會在接觸墊96與98之間提供第一層封裝互連。塑模化合物或囊封劑100會被沉積在半導體晶粒88和接合線94的上方，用以為該裝置提供物理性支撐以及電隔離效果。多個接觸墊102會利用合宜 的金屬沉積製程(例如電解質電鍍或無電極電鍍)被形成在PCB 52的表面上方，用以防止氧化。接觸墊102會被電連接至PCB 52之中的一或多條導體訊號線路54。多個凸塊104會被形成在BCC 62的接觸墊98和PCB 52的接觸墊102之間。
在圖2c中，半導體晶粒58會利用覆晶樣式的第一層封裝以面朝下的方式被安裝至中間載板106。半導體晶粒58的主動區108含有類比電路或數位電路，該等類比電路或數位電路會被施行為根據該晶粒的電氣設計所形成的主動式裝置、被動式裝置、導電層、以及介電層。舉例來說，該電路可能包含被形成在主動區108裡面的一或多個電晶體、二極體、電感器、電容器、電阻器、以及其它電路元件。半導體晶粒58會經由多個凸塊110以電氣方式及機械方式被連接至載板106。
BGA 60會以利用多個凸塊112的BGA樣式第二層封裝，以電氣方式及機械方式被連接至PCB 52。半導體晶粒58會經由凸塊110、訊號線114、以及凸塊112被電連接至PCB 52中的導體訊號線路54。一塑模化合物或囊封劑116會被沉積在半導體晶粒58和載板106的上方，用以為該裝置提供物理性支撐以及電隔離效果。該覆晶半導體裝置會從半導體晶粒58上的主動式裝置至PCB 52上的傳導軌提供一條短電傳導路徑，以便縮短訊號傳播距離、降低電容、並且改善整體電路效能。在另一個實施例中，該半導體晶粒58會利用覆晶樣式的第一層封裝以機械方式及電氣方式直接被連接至PCB 52，而沒有中間載板106。
圖3a所示的係具有基礎基板材料122(例如，矽、鍺、砷化鎵、磷化銦、或是碳化矽)的半導體晶圓120，用以達到結構性支撐的目 的。複數個半導體晶粒或組件124會被形成在晶圓120上，藉由如上面所述之沒有作用的晶粒間晶圓區域或切割道126來分離。切割道126提供削切區，以便將半導體晶圓120單粒化成個別的半導體晶粒124。
圖3b所示的係半導體晶圓120之一部分的剖面圖。每一個半導體晶粒124皆有背表面128和主動表面130，該主動表面130含有類比電路或數位電路，該等類比電路或數位電路會被施行為根據該晶粒的電氣設計和功能形成在該晶粒裡面並且電互連的主動式裝置、被動式裝置、導電層、以及介電層。舉例來說，該電路可能包含被形成在主動表面130裡面的一或多個電晶體、二極體、以及其它電路元件，用以施行類比電路或數位電路，例如，數位訊號處理器(Digital Signal Processor，DSP)、ASIC、記憶體、或是其它訊號處理電路。半導體晶粒124可能包含離散式裝置。離散式裝置可能係主動式裝置(例如，電晶體和二極體)或是用於RF訊號處理的被動式裝置(例如，電容器、電阻器、以及電感器)。半導體晶粒124可能還包含經封裝的半導體晶粒。於其中一實施例中，半導體晶粒124係覆晶類型的裝置。
一導電層132會使用PVD、CVD、電解質電鍍、無電極電鍍製程、或是其它合宜的金屬沉積製程被形成在主動表面130的上方。導電層132可能係由下面所製成的一或多層：Al、Cu、Sn、Ni、Au、Ag、或是其它合宜的導電材料。導電層132的作用如同被電連接至主動表面130上之電路的接觸墊。導電層132會形成多個接觸墊，它們會以並排的方式被設置在和半導體晶粒124的邊緣相隔第一距離處，如圖3b之中所示。或者，導電層132可能會形成偏移在多列之中的多個接觸墊，使得第一列接觸墊 會被設置在和該晶粒的邊緣相隔第一距離處，而與該第一列交錯的第二列接觸墊則會被設置在和該晶粒的邊緣相隔第二距離處。
一絕緣層或鈍化層134係使用PVD、CVD、網版印刷、旋佈、噴塗、燒結、或熱氧化而保形地被施加於主動表面130以及導電層132。該絕緣層134含有由下面所製成的一或多層：二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、五氧化二鉭(Ta2O5)、三氧化二鋁(Al2O3)、或是具有雷同絕緣特性及結構特性的其它材料。該絕緣層134包含一第一表面，其係依循主動表面130及導電層132的輪廓；以及對置於該第一表面之一第二表面，其實質上為平面式。絕緣層134的一部分係藉由雷射135使用雷射直接燒蝕(Laser Direct Ablation，LDA)、或是其它合宜的製程來移除，用以在導電層132上方形成開口。
圖3c顯示半導體晶圓120的背表面128遭受到以研磨器136的研磨操作。研磨器136將半導體晶圓120的基礎基板材料122移除，並且暴露該半導體晶圓以及半導體晶粒124的背表面138。一化學蝕刻，拋光，濕式或乾式CMP或是其它合宜的製程也可被使用來移除基礎基板材料122，包含機械式損害、背部研磨損害，並且用於平坦化半導體晶圓120。從半導體晶圓120以及半導體晶粒124移除過多的基礎基板材料122係導致平坦的背表面138以及該晶圓的厚度減低。在一個實施例中，半導體晶圓120係包含小於或等於450μm的厚度。晶圓120所減低的的厚度係促進所需要使用減低封裝尺寸的應用上整體封裝高度的減低。
在圖3d中，來自圖3c的半導體晶圓120係安裝於支撐基板、支撐層、或矽虛擬晶圓140，其背表面138係配向成朝向該基板。支撐基板 140包含基礎材料，像是金屬、聚合物、聚合物複合物、陶瓷、玻璃、玻璃環氧樹脂、氧化鈹、或其他合宜的低成本剛性材料或是用於結構性支撐的主體半導體材料。在一個實施例中，支撐基板140係包含一材料，其係經選擇以具有一CTE，該CTE非常接近矽的CTE，該材料例如具有比10ppm/K還小的CTE的經調整玻璃(tuned glass)。替代性地，支撐基板140係包含一材料，其係經選擇以使其具有的CTE係類似或比矽的CTE高得許多，該材料例如是具有CTE範圍為4至150ppm/K的聚合物複合材料。支撐基板140的CTE係係根據最終封裝結構和應用之組態和設計而被選擇，使得該基板的CTE產生相對於最終的半導體封裝的調整效果。基板140的特質，包含厚度、機械強度、熱特質、以及絕緣度，係根據最終封裝結構和應用之組態和設計來作選擇。支撐基板140係提供額外的支撐給變薄之半導體晶圓120，並且保護該半導體晶粒124的背表面138。支撐基板140係在處置和處理後續所形成的半導體封裝期間避免變薄之基礎基板材料122破裂。支撐基板140同時也協助半導體晶圓和半導體晶粒124的基礎基板材料122之撓曲度控制。
一選擇性黏著劑或介面層142可被形成於支撐基板140之上作為一暫時黏著接合膜、雙面膠帶、或是蝕刻停止層。黏著劑142係一晶粒附接黏著劑，環氧樹脂、或其他黏著劑材料，並且在一個實施例中，具有一範圍為5至20μm的厚度，且係被層疊為支撐基板140。當該黏著劑係出現於支撐基板140之上時，半導體晶圓120的背表面138係安裝於黏著劑142，使得黏著劑142係置放於該半導體晶圓120與該支撐基板之間。替代性地，半導體晶圓120的背表面138係直接地安裝於該支撐基板140而不是 置放於黏著劑142。
在圖3e中，變薄的半導體晶圓120、支撐層140、以及黏著劑142係使用一鋸片或雷射切割工具146透過切割道126進行單粒化成為個別的半導體晶粒124。支撐基板140係與半導體晶粒124共同延伸，使得該支撐基板的覆蓋區的面積係等於該半導體晶粒的覆蓋區的面積。變薄的半導體晶粒124與支撐基板140係提供一降低的封裝高度給需要降低封裝高度的封裝，並進一步提供額外的結構性支撐、降低的封裝撓曲度、並且提供後續的處理和處置。
接續於圖3c，圖3f係顯是變薄的半導體晶圓120係使用一鋸片或雷射切割工具148透過切割道126進行單粒化成為數條的半導體晶粒或個別的半導體晶粒124。
接續於圖3f，圖3g係顯示安裝於支撐基板150的個別半導體晶粒124，其背表面138係配向成朝向該基板。與來自圖3d的支撐基板140相似，支撐基板150包含基礎材料，像是金屬、聚合物、聚合物複合物、陶瓷、玻璃、玻璃環氧樹脂、氧化鈹、或其他合宜的低成本剛性材料或是用於結構性支撐的主體半導體材料。在一個實施例中，支撐基板150係包含一以環氧樹脂和玻璃纖維形成的核心材料。基板150係包含一材料，其係經選擇以具有一CTE，該CTE非常接近矽的CTE，該材料例如具有比10ppm/K還小的CTE的經調整玻璃。替代性地，支撐基板150係包含一材料，其係經選擇以使其具有的CTE係類似或比矽的CTE高得許多，該材料例如是具有CTE範圍為4至150ppm/K的聚合物複合材料。支撐基板150的CTE係經設計使得該基板的CTE產生相對於最終的半導體封裝的調整效果。基 板150的特質，包含厚度、機械強度、熱特質、以及絕緣度，係根據最終封裝結構和應用之組態和設計來作選擇。支撐基板150係提供額外的支撐給變薄之半導體晶粒124，並且保護該半導體晶粒的背表面138。支撐基板150係在處置和處理後續所形成的半導體封裝期間避免變薄之基礎基板材料122破裂。支撐基板150同時也協助半導體晶粒124的基礎基板材料122之撓曲控制。
一選擇性黏著劑或介面層152可被形成於支撐基板150之上作為一暫時黏著接合膜、雙面膠帶、或是蝕刻停止層。黏著劑152係一晶粒附接黏著劑，環氧樹脂、或其他黏著劑材料，並且在一個實施例中，黏著劑152具有一範圍為5至20μm的厚度，且係被層疊為支撐基板150。當該黏著劑係出現於支撐基板150之上時，半導體晶粒124的背表面138係安裝於黏著劑152，使得黏著劑152係置放於半導體晶粒124與該支撐基板之間。替代性地，半導體晶粒124的背表面138係直接地安裝於支撐基板150而不是置放於黏著劑152。
在圖3h中，支撐基板150係使用一鋸片或雷射切割工具154在半導體晶粒124之間進行單粒化。單粒化係發生於周邊區域156中，其係位於半導體晶粒124的覆蓋區的外部以及鄰近的半導體晶粒之間。單粒化係穿過基板150和黏著劑152兩者，或替代性地，僅穿過基板150。當單粒化係僅穿過支撐基板150時，黏著劑152係置放小於周邊區域156的整體中。黏著劑152置放小於周邊區域156的整體中，係藉由一開始沉積小於該基板的整體，或藉由移除該黏著劑的一部分，例如藉由LDA、蝕刻、或其他合宜的製程。單粒化係發生於黏著劑152經歷一可選擇的固化製程之前 或之後。藉由通過周邊區域156而單粒化支撐基板150，該支撐基板所包含的區域或覆蓋區大於半導體晶粒124的覆蓋區。換句話說，半導體晶粒124所包含的區域或覆蓋區係小於附接該半導體晶粒的支撐基板150的經單粒化部分的區域或覆蓋區。在另一個實施例中，支撐基板150所包含的區域或覆蓋區係等於半導體晶粒124的區域或覆蓋區。經單粒化的支撐基板的尺寸和CTE係保護半導體晶粒124的背表面，並產生一調整效應(tuning effect)給後續形成的半導體封裝，以控制封裝撓曲度。支撐基板150係被形成作為一固體面板或作為一具有開口或孔洞的面板，使得在該支撐基板內孔洞係減少整體的封裝撓曲度，並進一步促進該支撐基板和半導體晶粒124的後續塑模。當該支撐基板所包含的區域或覆蓋區大於半導體晶粒的區域或覆蓋區時，在支撐基板150中的開口係形成於周邊區域156中，並且係置放於該半導體晶粒的覆蓋區外部和周圍。因此，經單粒化的半導體晶粒124連同支撐基板150係提供一降低的高度給需要降低封裝高度的封裝，並進一步提供額外的結構性支撐以降低封裝撓曲度，並且促進後續的處理和處置。
圖4a至4j係例示相關於圖1和圖2a至2c，在一個薄扇出晶圓級晶片尺寸封裝中的一半導體晶粒上方形成一支撐層的製程。圖4a顯示一載板或暫時基板160的一部份之剖面圖，該載板或基板160包含犧牲基底材料，例如，矽、聚合物、氧化鈹、玻璃、或是其它合宜的低成本剛性材料，用以達到結構性支撐的目的。一介面層或雙面膠帶162係被形成在載板160上方，當作暫時性黏著劑接合膜、蝕刻阻止層、或是熱解層。
在圖4b中，來自圖3e或3h的半導體晶粒124係利用像是 拾放(pick and place)操作而被安裝至介面層162，和載板160上方，而主動表面130配向成朝向該載板。半導體晶粒124係經壓置進入介面層162，使得絕緣層134或半導體晶粒124的一部分係置放於該介面層之內或由該介面層圍繞。
圖4c中，載板160和半導體晶粒124係被放置在模具166中，該模具166具有複數個入口168、170和空腔172。載板160係放入模具166內，使得半導體晶粒124係置放於空腔172內。囊封劑或塑模化合物174之一體積量係在一漸升的溫度和壓力下從分配器176注入通過入口168進入空腔172，到半導體晶粒124上方及其附近，並且到載板160上方。入口170可為一排氣埠口，其具有可選擇的真空輔助件178，用於過量的囊封劑174。囊封劑174可為一聚合物複合材料，例如：具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、或是具有適當填充劑的聚合物。囊封劑174係非導體，並且係為該半導體晶粒124提供物理性支撐和環境保護，避免受到外部元件與污染物的破壞。囊封劑174的一體積量係被測量，其係根據空腔172的空間需求係小於半導體晶粒124所佔據之面積。囊封劑174係在一漸升的溫度下在空腔172內以及在半導體晶粒124附近均勻地散布和分配。
圖4d係顯示被囊封劑174所覆蓋的複合基板或重組的晶圓180。囊封劑174可被形成當作如圖4c所描繪且如該支持的段落文字所描述的模具中的複合基板180的一部分。替代性地，囊封劑174可使用焊膏印刷(paste printing)塗敷機、壓縮塑模(compressive molding)塗敷機、轉印塑模(transfer molding)塗敷機、液體囊封劑塑模塗敷機、真空層疊塗敷機、或是其它合宜的塗敷機而被形成當作複合基板180的一部分。囊封劑174 係形成於支撐基板140和半導體晶粒124的背表面138上方，且可在一後續的背部研磨步驟中變薄。囊封劑174也可被沉積，使得該囊封劑係與背表面138或支撐基板140共平面，並且不會覆蓋該背表面或支撐基板。在任一案例中，囊封劑174係促進在囊封劑174和半導體晶粒124上方的扇出增長式互連結構的後續形成。
在圖4e中，載板160和介面層162係藉由化學性蝕刻、機械性剝離、化學機械性平面化(CMP)、機械性研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除而從複合基板180處移除，以促進在半導體晶粒124的主動表面130和囊封劑174上方的互連結構的形成。
圖4e也顯示一扇出增長式互連結構或是重新分佈層(RDL)的第一部分係藉由絕緣層或鈍化層184之沉積或圖樣化來形成。絕緣層184係保形地施加至其所具有的一第一表面並且讓該第一表面係依循囊封劑174、絕緣層134、半導體晶粒124以及導電層132的輪廓(contour)。絕緣層184所具有的第二平面表面係對置於該第一表面。絕緣層184係包含由下面所製成的一或多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3，或具有類似絕緣或結構特質的其他材料之疊層。絕緣層184係利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層184的一部分係藉由曝光或顯影製程、LDA、蝕刻、或其他合宜的製程予以移除，以形成開口於導電層132上方。該等開口係將半導體晶粒124的導電層132予以暴露作為後續的電互連。
圖4e也顯示一扇出增長式互連結構或是重新分佈層(RDL)的第一部分係藉由絕緣層或鈍化層184之沉積或圖樣化來形成。絕緣層184 係保形地施加至其所具有的一第一表面並且讓該第一表面係依循囊封劑174、絕緣層134、半導體晶粒124以及導電層132的輪廓。絕緣層184所具有的第二平面表面係對置於該第一表面。絕緣層184係包含由下面所製成的一或多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3，或具有類似絕緣或結構特質的其他材料之疊層。絕緣層184係利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層184的一部分係藉由暴露或顯影製程、LDA、蝕刻、或其他合宜的製程予以移除，以形成開口於導電層132上方。該等開口係將半導體晶粒124的導電層132予以暴露作為後續的電互連。
一電導層186係被圖樣化且被沉積於絕緣層184上方、沉積於半導體晶粒124上方、以及沉積於絕緣層184中的該等開口之內，以填滿該等開口，並接觸導電層132。導電層186係由下面所製成的一或多層：Al、Cu、Sn、Ni、Au、Ag、(Ti)/Cu、(TiW)/Cu、Ti/(NiV)/Cu、TiW/NiV/Cu的晶種層，或是其他合宜的導電性材料。導電層186的沉積係使用PVD、CVD、電解質電鍍、無電極電鍍、或其他合宜的製程。在一個實施例中，導電層186的沉積係包含使用一具有晶種層和平板印刷術的選擇性電鍍。導電層186係操作當作一重新分佈層(RDL)用以將來自半導體晶粒124的電連接予以扇出並延伸至半導體晶粒124之外部的點。
在圖4f中，一絕緣層或鈍化層188係保形地施加至絕緣層184及導電層186的輪廓，並依循該輪廓。絕緣層188係包含由以下製成的一或多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3，或具有類似絕緣或結構特質的其他材料。絕緣層188利用下面方法被沉積：PVD、CVD、印刷、旋塗、 噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層188的一部分係藉由暴露或顯影製程、LDA、蝕刻、或其他合宜的製程予以移除，以形成開口於該絕緣層中，用以將導電層136的部分予以暴露作為後續的電互連。
圖4f也顯示導電性凸塊材料係使用下列製程而沉積於導電層186上方，以及沉積於絕緣層188中的該等開口之內：蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網版印刷製程。該凸塊材料可以係Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及上述的組合，其會有一可選擇的助焊溶液。舉例來說，該凸塊材料可能是Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附接或接合製程被接合至導電層186。在一個實施例中，該凸塊材料會藉由將該材料加熱至其熔點以上而被回焊，用以形成球狀丸體或凸塊190。於某些應用中，凸塊190會被二次回焊，以便改善和導電層186的電接觸效果。在一個實施例中，凸塊190會被形成在一具有濕潤層、屏障層、以及黏著層的下層凸塊金屬(Under Bump Metallization，UBM)上方。該等凸塊可能還會被壓縮焊接至導電層186。凸塊190代表能夠被形成在導電層186上方的其中一種類型互連結構。該互連結構亦能夠使用接合線、導電膏、短柱凸塊、微凸塊、或是其它電互連線。
絕緣層184、188，以及導電層186，以及導體凸塊190會一起形成增長式互連結構192。互連結構192之內包含的絕緣層和導電層的數量相依於電路傳送設計的複雜度並且隨著電路傳送設計的複雜度而改變。據此，互連結構192可能包含任一數量的絕緣層與導電層，用以幫助進行和半導體晶粒124有關的電互連。在一個實施例中，互連結構192係包含範 圍為10至300μm的厚度。
在圖4g中，一可選擇的載板或暫時性基板194係置放於互連結構192上方。載板194含有背部研磨膠帶、支撐膠帶、或是其它載板，其包含犧牲基礎材料，例如，矽、聚合物、氧化鈹、玻璃、或是其它合宜的低成本剛性材料。載板194可選擇性地提供額外支撐作為如圖4g至4j所示的半導體裝置之後續製程步驟。替代性地，用於該半導體裝置的後續製程步驟係在沒有載板194的情形下執行，並且需要用於後續製程的額外支撐係由其他構件所提供，例如囊封劑174。
圖4h係顯示一重組的晶圓202，其包括半導體晶粒124、囊封劑174、增長式互連結構192、以及載板194。支撐基板140或黏著劑142係部分地從囊封劑174暴露，並且係與對置於互連結構192之囊封劑的表面共平面。在一個實施例中，黏著劑142係同樣被暴露當作部分的最終半導體封裝。因此，重組的晶圓202和載板194係用一鋸片或雷射切割裝置進行單粒化，以形成個別的扇出半導體封裝，包括暴露後的支撐基板140或黏著劑142。單粒化係發生於載板194藉由進行化學性蝕刻、機械性剝離、CMP、機械性研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除或其他合宜的製程而被移除之前。替代性地，載板194係在囊封劑174之研磨完成之後但在單粒化之前才被移除。
圖4i係一額外支撐層208，其係形成於重組的晶圓202整體上方，包括對置於互連結構192的囊封劑174和支撐基板140的表面204上方。支撐層208係一纖維增強型聚合物矩陣複合材料或其他合宜的材料，包括下列的一或多層：酚醛棉紙質、環氧樹脂、樹脂、編織玻璃、玻璃、 霧面玻璃、碳纖維、聚酯纖維、和像是以交叉或短切格式排列之其他加強的纖維或編織物。纖維增強型的支撐層208將導因於使用僅具有二氧化矽填料塑模化合物的結構而造成的封裝缺點之問題予以減少。支撐層208係包括一核心層，且該支撐層208係被形成做為一預先準備的複合薄片，在一個實施例中，其所包括的厚度之範圍為大約20至80μm。替代性地，支撐層208係也被施加至重組的晶圓202上方作為一薄片、膠帶、或塗膏。支撐層208係被選擇以具有一厚度、CTE、機械強度、熱特性、和絕緣特性而提供撓曲控制以及加強封裝強度兩者。調整支撐層208的各種屬性係允許撓曲度，用來保護該半導體晶粒之支撐基板140或背表面138，且用來調整該扇出晶圓級晶片尺寸封裝的有效CTE而成為一體。
圖4i也顯示支撐層208用一黏著層或接合層210而可選擇地被附接至重組的晶圓202。黏著層210係一環氧樹脂或其他黏著劑材料，並且在一個實施例中，其具有的厚度範圍為5至20μm，並且黏著層210被層疊到對置於互連結構192的重組的晶圓202之表面上的支撐基板140和囊封劑174。支撐層208以及黏著層210係可選擇地經過一固化製程。載板194係在該固化製程之前或之後被移除。
圖4j係顯示圖4i中沒有選擇性的黏著層210之重組的晶圓202。圖4j係進一步顯示複合基板180、互連結構192、載板194、及支撐層208係用鋸片或雷射切割工具212來進行單粒化成特別的薄扇出晶圓級晶片尺寸封裝214。扇出晶圓級晶片尺寸封裝214係在載板194以化學性蝕刻、機械性剝離、CMP、機械性研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除或其他合宜的製程進行移除之前被單粒化。替代性地，載板194係在囊 封劑174研磨完成之後但在單粒化之前被移除。
圖5a係顯示沒有載板194的個別扇出晶圓級晶片尺寸封裝214，其係將圖4j中的重組的晶圓202單粒化的結果。扇出晶圓級晶片尺寸封裝214係一個薄封裝，該封裝係提供扇出水平式電互連給半導體晶粒124，且相較於習知技術該封裝係提供數個優點。舉例而言，半導體晶粒124所包括的厚度係小於或等於450μm，並且該半導體晶粒124係幫助減少整體封裝高度，以用於需要降低封裝尺寸的應用中。半導體晶粒124的最終厚度比起在扇出晶圓級晶片尺寸封裝214的總厚度和互連結構192及支撐層208之間的差係至少小於1μm。支撐基板140係置放於半導體晶粒124的背表面上方，並且包括一經選擇以具有非常接近矽的CTE的材料，例如具有小於10ppm/K的CTE的調整玻璃。替代性地，支撐基板140係包括一經選擇以具有類似或比矽高得多的CTE的材料，例如具有CTE範圍為4至150ppm/K的聚合物複合材料。支撐基板140係提供支抽給半導體晶粒124。支撐基板124係幫助避免變薄的基礎基板材料122破裂，並協助半導體晶粒124以及扇出晶圓級晶片尺寸封裝214的撓曲度控制。一囊封劑174係沉積於半導體晶粒124附近，並且一扇出增長式互連結構係形成於該囊封劑和半導體晶粒上方。對置於互連結構之囊封劑174的表面198係用研磨器200進行研磨製程以平面化該表面，並減少該囊封劑的厚度，並且可選擇性地移除支撐基板140的一部分。一額外的支撐層208係形成於對置於互連結構192之囊封劑174和支撐基板140上方，以保護該半導體晶粒的支撐基板140或背表面，並且調整扇出晶圓級晶片尺寸封裝214的有效CTE而成為一體。支撐層208的覆蓋區的面積係比半導體晶粒124的覆蓋區的面積還大。一個 類似於黏著層210的黏著層係可選擇地被附接於支撐層208和重組的晶圓202之間。
圖5b係顯示沒有載板194的個別扇出晶圓級晶片尺寸封裝216，其係將圖4h中的重組的晶圓202單粒化的結果。扇出晶圓級晶片尺寸封裝216和圖5a中的扇出晶圓級晶片尺寸封裝214不同，因為扇出晶圓級晶片尺寸封裝216不包括可選擇的支撐層208或黏著層210。因此，支撐基板140相對於囊封劑174係被暴露出作為扇出晶圓級晶片尺寸封裝216的外表面之一部分。在囊封劑174的一部分在關於圖4g中所描述的研磨製程中被移除後，支撐基板140係被暴露。半導體晶粒124的最終厚度比起在扇出晶圓級晶片尺寸封裝扇出晶圓級晶片尺寸封裝216的總厚度和互連結構192之間的差係至少小於1μm。
圖6a係顯示類似來自於圖5a的扇出晶圓級晶片尺寸封裝214的個別扇出晶圓級晶片尺寸封裝220，其係在如上關於圖5a中描述的圖4a至4j描述的製程中形成。扇出晶圓級晶片尺寸封裝220係包括在一薄封裝內的半導體晶粒124，其係提供扇出水平式電互連給該半導體晶粒。如先前關於圖3f至3h所述，藉由將安裝到具有黏著劑152的支撐基板150併入，而不是將具有支撐基板140及黏著劑142的半導體晶粒封裝，扇出晶圓級晶片尺寸封裝220便與扇出晶圓級晶片尺寸封裝214不同。換句話說，半導體晶粒124所包括的覆蓋區面積係比附接至該半導體晶粒的支撐基板150的單粒化部分的覆蓋區面積還小。支撐基板150的尺寸和CTE係設計不僅用來保護半導體晶粒124的背表面138，而且用扇出晶圓級晶片尺寸封裝220以產生一調製效果來控制封裝之撓曲度。因此，經單粒化的半導體晶粒124 連同支撐基板150係提供扇出晶圓級晶片尺寸封裝220減低的高度，並且係進一步提供額外的結構性支撐以減少封裝撓曲度，且也促進後續的製程和處置。
圖6a係顯示額外支撐層208，其係形成於囊封劑174的表面204上方以及對置於互連結構的支撐基板150上方。支撐層208係一纖維增強型聚合物矩陣複合材料，或其他合宜的材料，包括下列的一或多層：酚醛棉紙質、環氧樹脂、樹脂、編織玻璃、玻璃、霧面玻璃、碳纖維、聚酯纖維、和像是以交叉或短切格式排列之其他加強的纖維或編織物。支撐層208係被選擇以具有一厚度、CTE、機械強度、熱特性、和絕緣特性而提供撓曲度控制以及加強封裝強度兩者。調整支撐層208的各種屬性係允許撓曲度，用來保護支撐基板150，且用來調整扇出晶圓級晶片尺寸封裝220的有效CTE。如同關於圖4i所討論，類似黏著劑210的一可選擇黏著層或接合層係也被置放於支撐層208和支撐基板150，以及該支撐層和囊封劑174之間。半導體晶粒124的最終厚度比起在扇出晶圓級晶片尺寸封裝220的總厚度和互連結構192及支撐層208之間的差係至少小於1μm。
圖6b係顯示類似於圖6a中的扇出晶圓級晶片尺寸封裝220的個別扇出晶圓級晶片尺寸封裝224。扇出晶圓級晶片尺寸封裝224和扇出晶圓級晶片尺寸封裝220不同在於，支撐基板150係形成於圖6b中作為具有開口或孔洞226的面板，該開口或孔洞226係形成於周邊區域156中。開口226係置放在該半導體晶粒的覆蓋區外面或圍繞該覆蓋區。開口226係完全地延伸穿過支撐基板150於該支撐基板的對置第一和第二表面之間，或者，替代性地，開口係僅僅部分地穿過該支撐基板。開口226係操作以藉 由允許該囊封劑174置放於該些開口之內來減少整體的封裝撓曲度，並且促進囊封劑174的形成。因此，經單粒化的半導體晶粒124連同支撐基板150和開口226係提供扇出晶圓級晶片尺寸封裝224減低的高度，並且係進一步提供額外的結構性支撐以減少封裝撓曲度，並促進後續的製程和處置。半導體晶粒124的最終厚度比起在扇出晶圓級晶片尺寸封裝224的總厚度和互連結構192及支撐層208之間的差係至少小於1μm。
圖6c係顯示類似於圖6a中的扇出晶圓級晶片尺寸封裝220的個別扇出晶圓級晶片尺寸封裝230。扇出晶圓級晶片尺寸封裝230和扇出晶圓級晶片尺寸封裝220不同在於，支撐基板150係形成於圖6b中作為具有開口或孔洞226的面板，該開口或孔洞226係形成於周邊區域156中。開口226係置放在該半導體晶粒的覆蓋區外面或圍繞該覆蓋區。開口226係完全地延伸穿過支撐基板150於該支撐基板的對置第一和第二表面之間，或者，替代性地，開口係僅僅部分地穿過該支撐基板。開口226係操作以藉由允許該囊封劑174置放於該些開口之內來減少整體的封裝撓曲度，並且促進囊封劑174的形成。因此，經單粒化的半導體晶粒124連同支撐基板150和開口226係提供扇出晶圓級晶片尺寸封裝224減低的高度，並且係進一步提供額外的結構性支撐以減少封裝撓曲度，並促進後續的製程和處置。半導體晶粒124的最終厚度比起在扇出晶圓級晶片尺寸封裝224的總厚度和互連結構192及支撐層208之間的差係至少小於1μm。
圖6d係顯示類似於圖6b中的扇出晶圓級晶片尺寸封裝224的個別扇出晶圓級晶片尺寸封裝234。扇出晶圓級晶片尺寸封裝234和扇出晶圓級晶片尺寸封裝224不同在於，扇出晶圓級晶片尺寸封裝234不包含選 擇的支撐層208。沒有支撐層208的話，支撐基板150係相對於囊封劑174而暴露作為扇出晶圓級晶片尺寸封裝234的外表面的一部分。在囊封劑174的一部分在關於圖4g中所描述的研磨製程中被移除後，支撐基板150係被暴露。因此，經單粒化的半導體晶粒124連同支撐基板150係提供扇出晶圓級晶片尺寸封裝234減低的高度，並且係進一步提供額外的結構性支撐以減少封裝撓曲度，且也促進封裝製程和處置。半導體晶粒124的最終厚度比起在扇出晶圓級晶片尺寸封裝230的總厚度和互連結構192之間的差係至少小於1μm。
圖7a至7j係例示相關於圖1和圖2a至2c，在一個薄扇出晶圓級晶片尺寸封裝中的一半導體晶粒上方形成一支撐層的製程。圖7a顯示一載板或暫時基板240的一部份之剖面圖，該載板或基板240包含犧牲基底材料，例如，矽、聚合物、氧化鈹、玻璃、或是其它合宜的低成本剛性材料，用以達到結構性支撐的目的。一介面層或雙面膠帶242係被形成在載板240上方，當作暫時性黏著劑接合膜、蝕刻阻止層、或是熱解層。
在圖7b中，來自圖3f的半導體晶粒124係利用像是拾放(pick and place)操作而被安裝至介面層242，和載板240上方，而主動表面130配向成朝向該載板。半導體晶粒124係經壓置進入介面層242，使得絕緣層134或半導體晶粒124的一部分係置放於該介面層之內或由該介面層圍繞。
在圖7c中，載板240和半導體晶粒124係被放置在模具246中，該模具246具有複數個入口248、250和空腔252。囊封劑或塑模化合物254之一體積量係在一漸升的溫度和壓力下從分配器256注入通過入口248進入空腔252，到半導體晶粒124上方及其附近，並且到載板240上方。入 口250可為一排氣埠口，其具有可選擇的真空輔助件258，用於過量的囊封劑254。囊封劑254可為一聚合物複合材料，例如：具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、或是具有適當填充劑的聚合物。囊封劑254係非導體，並且係為該半導體晶粒124提供物理性支撐和環境保護，避免受到外部元件與污染物的破壞。囊封劑254的一體積量係被測量，其係根據空腔252的空間需求係小於半導體晶粒124所佔據之面積。囊封劑254係在一漸升的溫度下在空腔252內以及在半導體晶粒124附近均勻地散布和分配。
圖7d係顯示被囊封劑254所覆蓋的複合基板或重組的晶圓260。囊封劑254可被形成當作如圖7c所描繪且如該支持的段落文字所描述的模具中的複合基板260的一部分。替代性地，囊封劑254可使用焊膏印刷(paste printing)塗敷機、壓縮塑模(compressive molding)塗敷機、轉印塑模(transfer molding)塗敷機、液體囊封劑塑模塗敷機、真空層疊塗敷機、或是其它合宜的塗敷機而被形成當作複合基板260的一部分。囊封劑254係形成於半導體晶粒124的背表面138上方，且可在一後續的背部研磨步驟中變薄。囊封劑254也可被沉積，使得該囊封劑係與半導體晶粒124的背表面138共平面，並且不會覆蓋該背表面。在任一案例中，囊封劑254係促進在囊封劑254上方和半導體晶粒124的覆蓋區外面之扇出增長式互連結構的後續形成。
在圖7e中，載板240和介面層242係藉由化學性蝕刻、機械性剝離、CMP、機械性研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除而從複合基板260處移除，以促進在半導體晶粒124的主動表面130和囊封 劑254上方的互連結構的形成。
圖7e也顯示一扇出增長式互連結構或是重新分佈層(RDL)的第一部分係藉由絕緣層或鈍化層264之沉積或圖樣化來形成。絕緣層264係保形地施加至其所具有的一第一表面並且讓該第一表面係依循囊封劑254、絕緣層134、半導體晶粒124以及導電層132的輪廓。絕緣層264所具有的第二平面表面係對置於該第一表面。絕緣層264係包含由下面所製成的一或多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3，或具有類似絕緣或結構特質的其他材料之疊層。絕緣層264係利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層264的一部分係藉由曝光或顯影製程、LDA、蝕刻、或其他合宜的製程予以移除，以形成開口於導電層132上方。該等開口係將半導體晶粒124的導電層132予以暴露作為後續的電互連。
一導電層266係經圖樣化，並且被沉積於絕緣層264上方、沉積於半導體晶粒124上方、以及沉積於絕緣層264中的該等開口之內，以填滿該等開口，並接觸導電層132。導電層266係由下面所製成的一或多層：Al、Cu、Sn、Ni、Au、Ag、(Ti)/Cu、(TiW)/Cu、Ti/(NiV)/Cu、TiW/NiV/Cu的晶種層，或是其他合宜的導電性材料。導電層266的沉積係使用PVD、CVD、電解質電鍍、無電極電鍍、或其他合宜的製程。在一個實施例中，導電層266的沉積係包含使用一具有晶種層和平板印刷術的選擇性電鍍。導電層266係操作當作一重新分佈層(RDL)用以將來自半導體晶粒124的電連接予以扇出並延伸至半導體晶粒124之外部的點。
在圖7f中，一絕緣層或鈍化層268係保形地施加至絕緣層 264及導電層266的輪廓，並依循該輪廓。絕緣層268係包含由以下製成的一或多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3，或具有類似絕緣或結構特質的其他材料。絕緣層268利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層268的一部分係藉由曝光或顯影製程、LDA、蝕刻、或其他合宜的製程予以移除，以形成開口於該絕緣層中，用以將導電層266的部分予以暴露作為後續的電互連。
圖7f也顯示導電性凸塊材料係使用下列製程而沉積於導電層266上方，以及沉積於絕緣層268中的該等開口之內：蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網版印刷製程。該凸塊材料可以係Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及上述的組合，其會有一可選擇的助焊溶液。舉例來說，該凸塊材料可能是Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附接或接合製程被接合至導電層266。在一個實施例中，該凸塊材料會藉由將該材料加熱至其熔點以上而被回焊，用以形成球狀丸體或凸塊270。於某些應用中，凸塊270會被二次回焊，以便改善和導電層266的電接觸效果。在一個實施例中，凸塊270會被形成在一具有濕潤層、屏障層、以及黏著層的下層凸塊金屬(Under Bump Metallization，UBM)上方。該等凸塊可能還會被壓縮焊接至導電層266。凸塊270代表能夠被形成在導電層266上方的其中一種類型互連結構。該互連結構亦能夠使用接合線、導電膏、短柱凸塊、微凸塊、或是其它電互連線。
絕緣層264、268，以及導電層266，以及導體凸塊270會一起形成互連結構272。互連結構272之內包含的絕緣層和導電層的數量相依 於電路傳送設計的複雜度並且隨著電路傳送設計的複雜度而改變。據此，互連結構272可能包含任一數量的絕緣層與導電層，用以幫助進行和半導體晶粒124有關的電互連。
在圖7g中，一可選擇的載板或暫時性基板274係置放於互連結構272上方。載板274含有背部研磨膠帶、支撐膠帶、或是其它載板，其包含犧牲基礎材料，例如，矽、聚合物、氧化鈹、玻璃、或是其它合宜的低成本剛性材料。載板274可選擇性地提供額外支撐作為如圖7g至7j所示的半導體裝置之後續製程步驟。替代性地，用於該半導體裝置的後續製程步驟係在沒有載板274的情形下執行，並且需要用於後續製程的額外支撐係由其他構件所提供，例如囊封劑254。
圖7g係進一步顯示對置於互連結構272的囊封劑254的表面278係遭到研磨器280的研磨操作，用以將該表面予以平面化並減少該囊封劑的厚度。可選擇地，該研磨操作也會移除半導體晶粒124的一部分。化學性蝕刻或CMP製程也可用來移除該研磨操作造成的機械損害並且將囊封劑254以及半導體晶粒124予以平面化。
圖7h係一重組的晶圓282，其包括半導體晶粒124、囊封劑254、增長式互連結構272、以及載板274。半導體晶粒124的背表面，例如背表面138或在圖7g中藉由研磨操作所暴露出的背表面，係部分地從囊封劑254處暴露出，並且係與對置於互連結構272的囊封劑254的表面284共平面。
圖7i係顯示一支撐層288，其係形成於重組的晶圓282整體上方，包括對置於互連結構272的半導體晶粒124的背表面和囊封劑254的 表面284的上方。支撐層288係一纖維增強型聚合物矩陣複合材料或其他合宜的材料，包括下列的一或多層：酚醛棉紙質、環氧樹脂、樹脂、編織玻璃、玻璃、霧面玻璃、碳纖維、聚酯纖維、和像是以交叉或短切格式排列之其他加強的纖維或編織物。支撐層288係包括一核心層，且該支撐層288係被形成做為一預先準備的複合薄片，在一個實施例中，其所包括的厚度之範圍為大約20至80μm。替代性地，支撐層288係也被施加至重組的晶圓282上方作為一薄片、膠帶、或塗膏。支撐層288係被選擇以具有一厚度、CTE、機械強度、熱特性、和絕緣特性而提供撓曲度控制以及加強封裝強度兩者。調整支撐層288的各種屬性係允許撓曲度，用來保護半導體晶粒124之背表面，且用來調整該扇出晶圓級晶片尺寸封裝的有效CTE而成為一體。
圖7i也顯示支撐層288用一黏著層或接合層290而可選擇地被附接至重組的晶圓282。黏著層290係一環氧樹脂或其他黏著劑材料，並且在一個實施例中，其具有的厚度範圍為5至20μm，包含CTE的範圍為10至300ppm/K，並且該黏著層290係被層疊到對置於互連結構272的重組的晶圓282之表面上的半導體晶粒124和囊封劑254的背表面。支撐層288以及黏著層290係可選擇地經過一固化製程。載板274係在該固化製程之前或之後被移除。
從圖7i繼續，圖7j係顯示重組的晶圓282、互連結構272、載板274、支撐層288以及黏著劑290係用鋸片或雷射切割工具292來進行單粒化成特別的薄扇出晶圓級晶片尺寸封裝294。扇出晶圓級晶片尺寸封裝294係在載板274以化學性蝕刻、機械性剝離、CMP、機械性研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除或其他合宜的製程進行移除之前被單粒 化。替代性地，載板274係在囊封劑254研磨完成之後但在單粒化之前被移除。
圖8係顯示沒有載板274的個別扇出晶圓級晶片尺寸封裝294，其係將圖7j中所顯示的重組的晶圓282單粒化的結果。扇出晶圓級晶片尺寸封裝294係一個薄封裝，該封裝係提供扇出水平式電互連給半導體晶粒124，且相較於習知技術該封裝係提供數個優點。舉例而言，半導體晶粒124所包括的厚度係小於或等於450μm，並且該半導體晶粒124係幫助減少整體封裝高度，以用於需要降低封裝尺寸的應用中。一囊封劑254係沉積於半導體晶粒124附近，並且一扇出增長式互連結構272係形成於該囊封劑和半導體晶粒上方。對置於互連結構272之囊封劑254的表面278係用研磨器280進行研磨製程以平面化該表面，並減少該囊封劑的厚度，並且可選擇性地移除半導體晶粒124的一部分。
支撐層288係形成於對置於互連結構272之囊封劑254和半導體晶粒124上方，以保護該半導體晶粒並幫助避免變薄的基礎基板材料122破裂。支撐層288係一纖維增強型聚合物矩陣複合材料，或其他合宜的材料，包括下列的一或多層：酚醛棉紙質、環氧樹脂、樹脂、編織玻璃、玻璃、霧面玻璃、碳纖維、聚酯纖維、和像是以交叉或短切格式排列之其他加強的纖維或編織物。支撐層288係包括一核心層，且該支撐層288係被形成做為一預先準備的複合薄片，在一個實施例中，所包括的厚度之範圍為大約20至80μm。替代性地，支撐層288係也被施加至重組的晶圓282上方作為一薄片、膠帶、或塗膏。支撐層288係被選擇以具有一厚度、CTE、機械強度、熱特性、和絕緣特性而提供撓曲度控制以及加強封裝強度兩者。 調整支撐層288的各種屬性係允許撓曲度，用來保護半導體晶粒124之背表面，且用來調整該扇出晶圓級晶片尺寸封裝的有效CTE而成為一體。一黏著層290係可選擇地被附接於支撐層288和重組的晶圓282之間。黏著層290係一環氧樹脂或其他的黏著劑材料，且在一個實施例中，其具有的厚度範圍為5至20μm，包含CTE的範圍為10至300ppm/K，並且該黏著層290係被層疊到對置於互連結構272的重組的晶圓282之表面上的半導體晶粒124和囊封劑254的背表面。
圖9係顯示類似於圖8中的扇出晶圓級晶片尺寸封裝294的個別扇出晶圓級晶片尺寸封裝298。扇出晶圓級晶片尺寸封裝298和扇出晶圓級晶片尺寸封裝294不同在於，扇出晶圓級晶片尺寸封裝298係藉由包含了黏著層300而不是黏著層290。黏著層300係一環氧樹脂或其他的接合或黏著層、薄膜、或塗膏、具有或不具有填料，並且在一個實施例中，其所具有的厚度範圍係10至50μm，並且在該黏著層的固化期間係收縮介於大約1至30%。黏著層300係置放於半導體晶粒124和囊封劑254的表面284上方，使得該黏著層的第一表面302係接觸該半導體晶粒和囊封劑。支撐層288係形成於黏著層300上方，且係接觸該黏著層對置於該第一表面302的第二表面304，使得該黏著層係置放並附接至於支撐層288以及該黏著劑和該半導體晶粒之間。因此，黏著層300係作用為在第一表面302和第二表面304兩者處的黏著劑，以將支撐層288的纖維增強型聚合物矩陣複合薄片與複合基板260進行接合。黏著層300也作用當做一撓曲平衡層，並且係被選擇以平衡扇出晶圓級晶片尺寸封裝298的撓曲度而成為一體。
圖10a至10k係例示相關於圖1和圖2a至2c，在一個薄扇 出晶圓級晶片尺寸封裝中的一半導體晶粒上方形成一支撐層的製程。圖10a顯示一載板或暫時基板310的一部份之剖面圖，該載板或基板310包含犧牲基底材料，例如，矽、聚合物、氧化鈹、玻璃、或是其它合宜的低成本剛性材料，用以達到結構性支撐的目的。一介面層或雙面膠帶312係被形成在載板310上方，當作暫時性黏著劑接合膜、蝕刻阻止層、或是熱解層。
圖10a也顯示一支撐層314形成於介面層312上方。支撐層314係一纖維增強型聚合物矩陣複合材料或其他合宜的材料，包括下列的一或多層：酚醛棉紙質、環氧樹脂、樹脂、編織玻璃、玻璃、霧面玻璃、碳纖維、聚酯纖維、和像是以交叉或短切格式排列之其他加強的纖維或編織物。支撐層314係被形成做為一預先準備的加強複合薄片，其包括貫穿開口或空腔315，且在一個實施例中，其所包括的厚度之範圍為大約20至80μm。開口315係完全通過支撐層314而形成，並且係從該支撐層的第一表面延伸至該支撐層對置於第一表面的第二表面。開口315係矩形、長方形、圓形、橢圓形、多角形、或任何其他形狀。開口315的尺寸係提供用於置放於該等開口之間的支撐層314的寬度。當支撐層314係安裝或層疊至載板310上方的介面層312時，該介面層的一部分係透過開口315而被暴露，以提供用於後續安裝半導體晶粒的空間。該等開口之間的支撐層314的寬度係使得後續形成的扇出晶圓級晶片尺寸封裝所包括支撐層的寬度係從該扇出晶圓級晶片尺寸封裝的外部邊緣延伸至開口315，並且係強化該封裝。在一個實施例中，從該扇出晶圓級晶片尺寸封裝的外部邊緣延伸至開口315的支撐層的寬度係至少50μm。支撐層314係被選擇以具有一厚度、CTE、機械強度、熱特性、和絕緣特性而提供撓曲度控制以及加強封裝強度兩者。 調整支撐層314的各種屬性係允許撓曲度，用來調整該扇出晶圓級晶片尺寸封裝的有效CTE而成為一體。
在圖10b中，來自圖3f的半導體晶粒124係利用像是拾放(pick and place)操作而被安裝至介面層312，和載板310上方的開口315內，而主動表面130配向成朝向該載板。半導體晶粒124係安裝於開口315內，因為在該半導體晶粒安裝至該載板之前，支撐層314係先安裝至載板310及介面層312。半導體晶粒124係經壓置進入介面層312，使得絕緣層134或半導體晶粒124的一部分係置放於該介面層之內或由該介面層圍繞。開口315的覆蓋區的面積係比半導體晶粒的覆蓋區的面積還大，使得於該半導體晶粒和支撐層314的空間或間隙係存在著。
在圖10c中，載板310、半導體晶粒124、和支撐層314係被放置在模具316中，該模具316具有複數個入口318、320和空腔322。載板310係放置於模具316中，使得半導體晶粒124和支撐層314係置放於空腔322內。囊封劑或塑模化合物254之一體積量係在一漸升的溫度和壓力下從分配器326注入通過入口318進入空腔322，到半導體晶粒124上方及其附近，並且到載板310上方。入口320可為一排氣埠口，其具有可選擇的真空輔助件328，用於過量的囊封劑324。囊封劑324可為一聚合物複合材料，例如：具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、或是具有適當填充劑的聚合物。囊封劑324係非導體，並且係為該半導體晶粒124提供物理性支撐和環境保護，避免受到外部元件與污染物的破壞。囊封劑324的一體積量係被測量，其係根據空腔322的空間需求係小於半導體晶粒124以及支撐層314所佔據之面積。囊封劑324係在一漸升的溫度下在空腔322 內、在半導體晶粒124附近、在支撐層314附近、以及在存在於該半導體晶粒和該支撐層之間的空間或間隙中均勻地散布和分配。
圖10d係顯示被囊封劑324所覆蓋的複合基板或重組的晶圓330。囊封劑324可被形成當作如圖10c所描繪且如該支持的段落文字所描述的模具中的複合基板330的一部分。替代性地，囊封劑324可使用焊膏印刷(paste printing)塗敷機、壓縮塑模(compressive molding)塗敷機、轉印塑模(transfer molding)塗敷機、液體囊封劑塑模塗敷機、真空層疊塗敷機、或是其它合宜的塗敷機而被形成當作複合基板330的一部分。囊封劑324係形成於半導體晶粒124的背表面138上方，且可在一後續的背部研磨步驟中變薄。囊封劑324也可被沉積，使得該囊封劑係與半導體晶粒124的背表面138共平面，並且不會覆蓋該背表面。在任一案例中，囊封劑324係促進在囊封劑324上方和半導體晶粒124的覆蓋區外面之扇出增長式互連結構的後續形成。
在圖10e中，載板310和介面層312係藉由化學性蝕刻、機械性剝離、CMP、機械性研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除而從複合基板330處移除，以促進在半導體晶粒124的主動表面130上方、支撐層314上方、和囊封劑324上方的互連結構的形成。將載板310漢介面層310移除後，支撐層314的表面331和囊封劑324的表面332係被暴露出作為複合基板330的外表面之一部分。在一個實施例中，支撐層314的表面331和囊封劑324的表面332係相關於彼此而共平面，且係與半導體晶粒或絕緣層134共平面。
圖10f係顯示在載板310和介面層312移除後的複合基板330 的平面視圖，其先前在圖10e中係以剖面圖的方式顯示。圖10f係顯示半導體晶粒124係置放於支撐層314的開口315內。支撐層314的表面331和囊封劑324的表面332兩者係被暴露作為複合基板330的外表面之一部分。囊封劑324係置放於在半導體晶粒124和支撐層314之間存在的空間或間隙中。
圖10g顯示一扇出增長式互連結構或是重新分佈層(RDL)的第一部分係藉由絕緣層或鈍化層334之沉積或圖樣化來形成。絕緣層334係保形地施加至其所具有的一第一表面並且讓該第一表面係依循支撐層314的表面331、囊封劑324的第一表面332、絕緣層134、半導體晶粒124以及導電層132的輪廓。絕緣層334所具有的第二平面表面係對置於該第一表面。絕緣層334係包含由下面所製成的一或多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3，或具有類似絕緣或結構特質的其他材料之疊層。絕緣層334係利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層334的一部分係藉由曝光或顯影製程、LDA、蝕刻、或其他合宜的製程予以移除，以形成開口於導電層132上方。該等開口係將半導體晶粒124的導電層132予以暴露作為後續的電互連。
一導電層336係經圖樣化，並且被沉積於絕緣層334上方、沉積於半導體晶粒124上方、以及沉積於絕緣層334中的該等開口之內，以填滿該等開口，並接觸導電層132。導電層336係由下面所製成的一或多層：Al、Cu、Sn、Ni、Au、Ag、(Ti)/Cu、(TiW)/Cu、Ti/(NiV)/Cu、TiW/NiV/Cu的晶種層，或是其他合宜的導電性材料。導電層266的沉積係使用PVD、CVD、電解質電鍍、無電極電鍍、或其他合宜的製程。在一個實施例中， 導電層336的沉積係包含使用一具有晶種層和平板印刷術的選擇性電鍍。導電層366係操作當作一重新分佈層(RDL)用以將來自半導體晶粒124的電連接予以扇出並延伸至半導體晶粒124之外部的點。
在圖10h中，一絕緣層或鈍化層338係保形地施加至絕緣層334及導電層336的輪廓，並依循該輪廓。絕緣層338係包含由以下製成的一或多層：SiO2、Si3N4、SiON、Ta2O5、Al2O3，或具有類似絕緣或結構特質的其他材料。絕緣層338利用下面方法被沉積：PVD、CVD、印刷、旋塗、噴塗、燒結、熱氧化、或是其它合宜的製程。絕緣層338的一部分係藉由曝光或顯影製程、LDA、蝕刻、或其他合宜的製程予以移除，以形成開口於該絕緣層中。該等開口係將導電層336的部分予以暴露作為後續的電互連。
圖10h也顯示導電性凸塊材料係使用下列製程而沉積於導電層336上方，以及沉積於絕緣層338中的該等開口之內：蒸發製程、電解質電鍍製程、無電極電鍍製程、丸滴製程、或是網版印刷製程。該凸塊材料可以係Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、以及上述的組合，其會有一可選擇的助焊溶液。舉例來說，該凸塊材料可能是Sn/Pb共熔合金、高鉛焊料、或是無鉛焊料。該凸塊材料會利用合宜的附接或接合製程被接合至導電層336。在一個實施例中，該凸塊材料會藉由將該材料加熱至其熔點以上而被回焊，用以形成球狀丸體或凸塊340。於某些應用中，凸塊340會被二次回焊，以便改善和導電層336的電接觸效果。在一個實施例中，凸塊340會被形成在一具有濕潤層、屏障層、以及黏著層的下層凸塊金屬(Under Bump Metallization，UBM)上方。該等凸塊可能還會被壓縮焊接至 導電層336。凸塊340代表能夠被形成在導電層336上方的其中一種類型互連結構。該互連結構亦能夠使用接合線、導電膏、短柱凸塊、微凸塊、或是其它電互連線。
絕緣層334、338，以及導電層336，以及導體凸塊340會一起形成互連結構342。互連結構342之內包含的絕緣層和導電層的數量相依於電路傳送設計的複雜度並且隨著電路傳送設計的複雜度而改變。據此，互連結構342可能包含任一數量的絕緣層與導電層，用以幫助進行和半導體晶粒124有關的電互連。
在圖10i中，一可選擇的載板或暫時性基板344係置放於互連結構342上方。載板344含有背部研磨膠帶、支撐膠帶、或是其它載板，其包含犧牲基礎材料，例如，矽、聚合物、氧化鈹、玻璃、或是其它合宜的低成本剛性材料。載板344可選擇性地提供額外支撐作為如圖10i至10k所示的半導體裝置之後續製程步驟。替代性地，用於該半導體裝置的後續製程步驟係在沒有載板344的情形下執行，並且需要用於後續製程的額外支撐係由其他構件所提供，例如囊封劑324。
圖10i係進一步顯示對置於互連結構342的囊封劑324的表面348係遭到研磨器350的研磨操作，用以將該表面予以平面化並減少該囊封劑的厚度。可選擇地，該研磨操作也會移除半導體晶粒124的一部分。化學性蝕刻或CMP製程也可用來移除該研磨操作造成的機械損害並且將囊封劑324以及半導體晶粒124予以平面化。
圖10j係一重組的晶圓352，其包括半導體晶粒124、支撐層314、囊封劑324、增長式互連結構342、以及載板344。半導體晶粒124的 背表面，例如背表面138或在圖10i中藉由研磨操作所暴露出的背表面，係部分地從囊封劑324處暴露出，並且係與對置於互連結構342的囊封劑324的表面354共平面。
一撓曲平衡層358係附接至重組的晶圓352，並係使用以下方式接觸囊封劑324的表面354和半導體晶粒124的背表面：印刷塗敷機、旋塗塗敷機、噴塗塗敷機、網版印刷塗敷機、層疊塗敷機、焊膏印刷(paste printing)塗敷機、壓縮塑模(compressive molding)塗敷機、轉印塑模(transfer molding)塗敷機、液體囊封劑塑模塗敷機、真空層疊塗敷機、或是其它合宜的塗敷機。撓曲平衡層358可為下列的一或多層：具有或不具有填充劑的光敏聚合物介電膜、非光敏聚合物介電膜、環氧樹脂、樹脂、聚合材料、聚合物複合材料，例如：具有填充劑的環氧樹脂、具有填充劑的環氧丙烯酸酯、具有適當填充劑的聚合物、熱固性塑膠、或是具有類似絕緣或結構特質的其他材料。在一個實施例中，撓曲平衡層358係一薄片，其係包含一接合或黏著功能，並且係被疊層於重組的晶圓352。撓曲平衡層358係非導體，並且係為該半導體晶粒124提供物理性支撐和環境保護，避免受到外部元件與污染物的破壞。撓曲平衡層358係提供結構性支撐，並係平衡完成後的扇出晶圓級晶片尺寸封裝上的壓力。撓曲平衡層358的撓曲度特性，包括撓曲平衡層的厚度及材料特質係根據整體的封裝組態以及設計而有所調整。在一個實施例中，撓曲平衡層358所具有的厚度之範圍係10至50μm，且其所具有的CTE的範圍係10至300ppm/K。撓曲平衡層358係經過一固化製程。載板344係在該固化製程之前或之後被移除。
從圖10j繼續，圖10k係顯示重組的晶圓352、撓曲平衡層 358係用鋸片或雷射切割工具360來進行單粒化成特別的薄扇出晶圓級晶片尺寸封裝362。扇出晶圓級晶片尺寸封裝362係在載板344以化學性蝕刻、機械性剝離、CMP、機械性研磨、熱烘烤、UV光、雷射掃描、或是濕式剝除或其他合宜的製程進行移除之前被單粒化。替代性地，載板344係在囊封劑324研磨完成之後但在單粒化之前被移除。
圖11係顯示沒有載板344的個別扇出晶圓級晶片尺寸封裝362，其係將圖10k中所顯示的重組的晶圓352單粒化的結果。扇出晶圓級晶片尺寸封裝362係一個薄封裝，該封裝係提供扇出水平式電互連給半導體晶粒124，且相較於習知技術該封裝係提供數個優點。舉例而言，半導體晶粒124所包括的厚度係小於或等於450μm，並且該半導體晶粒124係幫助減少整體封裝高度，以用於需要降低封裝尺寸的應用中。支撐層314係一纖維增強型聚合物矩陣複合材料，其包含貫穿開口或空腔315，並且在一個實施例中，其所具有的厚度的範圍係大約20至80μm。開口315係提供一間隙於半導體晶粒124附近，並且係建立支撐層314的寬度介於開口315和扇出晶圓級晶片尺寸封裝362的外部邊緣之間，用以提供一撓曲度控制並加強該扇出晶圓級晶片尺寸封裝的強度。在一個實施例中，支撐層314所包含的寬度364至少為50μm，該寬度係延伸進入扇出晶圓級晶片尺寸封裝362。一囊封劑324係沉積於半導體晶粒124附近，且一扇出增強型互連結構係形成於該囊封劑和半導體晶粒上方。對置於互連結構342的囊封劑的第二表面係用研磨器350進行研磨製程，用以將該表面平面化，並減少該囊封劑的厚度，且可選擇地移除半導體晶粒的一部分。撓曲平衡層358係附接至囊封劑324的第二表面354以及半導體晶粒124的背表面。在一個 實施例中，撓曲平衡層358係一具有厚度範圍為10至50μm的薄片，其係包含一接合或黏著功能。撓曲平衡層358係提供結構性支撐、控制整體的封裝撓曲度，並係平衡完成後的扇出晶圓級晶片尺寸封裝上的壓力。
圖12a係顯示類似於圖8中的扇出晶圓級晶片尺寸封裝294的個別扇出晶圓級晶片尺寸封裝370。扇出晶圓級晶片尺寸封裝370和扇出晶圓級晶片尺寸封裝294不同在於，扇出晶圓級晶片尺寸封裝370係藉由包含了囊封劑或塑模化合物372，該塑模化合物372係置放於扇出晶圓級晶片尺寸封裝370內的半導體晶粒124的背表面138上方。扇出晶圓級晶片尺寸封裝370係一個薄封裝，該封裝係提供扇出水平式電互連給半導體晶粒124，且相較於習知技術該封裝係提供數個優點。舉例而言，半導體晶粒124所包括的厚度係小於或等於450μm，並且該半導體晶粒124係幫助減少整體封裝高度，以用於需要降低封裝尺寸的應用中。囊封劑372，其類似於圖7c到圖8中所示之囊封劑254，係被双重塑模並沉積於半導體晶粒124附近。一扇出增長式互連結構272係形成於囊封劑372和半導體晶粒124上方，舉例來說，如圖7a至7j所示。對置於互連結構272的囊封劑372的頂表面，類似於囊封劑254的表面278，係以研磨器進行研磨操作，用以將該表面予以平面化並減少該囊封劑的厚度，舉例來說，如圖7g所示。然而，在扇出晶圓級晶片尺寸封裝370的形成期間，將囊封劑372進行研磨並不會移除半導體晶粒124的一部分。反而，在移除半導體晶粒124的一部分之後，該囊封劑的頂表面374仍然置放於半導體晶粒124上方，使得囊封劑372係保形地施加至半導體晶粒的背表面138，並且該背表面相對於該囊封劑係不會被暴露出。
類似來自圖8的支撐層288，支撐層376係形成於對置於互連結構272之囊封劑372的表面374和半導體晶粒124上方。支撐層376係保護半導體晶粒124並幫助避免變薄的基礎基板材料122破裂。支撐層376係一纖維增強型聚合物矩陣複合材料，或其他合宜的材料，包括下列的一或多層：酚醛棉紙質、環氧樹脂、樹脂、編織玻璃、玻璃、霧面玻璃、碳纖維、聚酯纖維、和像是以交叉或短切格式排列之其他加強的纖維或編織物。支撐層376係包括一核心層，且該支撐層376係被形成做為一預先準備的複合薄片，在一個實施例中，所包括的厚度之範圍為大約20至80μm。替代性地，支撐層376係也被施加作為一薄片、膠帶、或塗膏。支撐層376係被選擇以具有一厚度、CTE、機械強度、熱特性、和絕緣特性而提供撓曲度控制以及加強封裝強度兩者。調整支撐層376的各種屬性係允許撓曲度，用來保護半導體晶粒124，且用來調整扇出晶圓級晶片尺寸封裝370的有效CTE而成為一體。一黏著層或接合層378係可選擇地被附接於支撐層376和囊封劑372之間。黏著層378係一環氧樹脂或其他的黏著劑材料，且在一個實施例中，其具有的厚度範圍為0至20μm。黏著層378，當出現時，係形成於半導體晶粒124上方，並且接觸對置於互連結構272的囊封劑372的表面374。
圖12b係顯示類似於圖12a中的扇出晶圓級晶片尺寸封裝370的個別扇出晶圓級晶片尺寸封裝380。與扇出晶圓級晶片尺寸封裝370不同的是，扇出晶圓級晶片尺寸封裝380係藉由形成支撐層376而直接地接觸半導體晶粒124以及對置於互連結構272的囊封劑372的表面374，而沒有包含黏著層378。
圖13a係顯示類似於圖12a中的扇出晶圓級晶片尺寸封裝370的個別扇出晶圓級晶片尺寸封裝384。與扇出晶圓級晶片尺寸封裝370不同的是，扇出晶圓級晶片尺寸封裝384係藉由包含標記層或背側標記層386，其係置放於對置於囊封劑375的支撐層376上方並直接接觸該支撐層376，用以形成扇出晶圓級晶片尺寸封裝384的外部表面。標記層386係由下面所製成的一或多層：絕緣材料、環氧樹脂、具有二氧化矽的環氧樹脂、具有碳填充劑的環氧樹脂、或是其它合宜的材料，並且其係利用以下方式被施加至支撐層376上方作為一薄片、膠帶、或塗膏：網版印刷製程、旋塗製程、噴塗製程、層疊製程、或是其它合宜的製程。標記層386係黑色、灰色、綠色、或其他合宜的顏色。在一個實施例中，在單粒化之前，標記層386係被施加於支撐層376上方的一晶圓或面板水平處。標記層386係保護半導體晶粒124並加強扇出晶圓級晶片尺寸封裝384的強度。標記層386係進一步提供一表面，識別標記係被製作該表面當中用來通訊產品資訊，並係致能產品的追蹤性。在一個實施例中，雷射標記係製作於標記層386當中，用以指配製造商名稱、批號、公司標誌、公司歷史、接腳配向(pin orientation)、或其他希望的資訊。
圖13b係顯示類似於圖13a中的扇出晶圓級晶片尺寸封裝384的個別扇出晶圓級晶片尺寸封裝390。與扇出晶圓級晶片尺寸封裝384不同的是，扇出晶圓級晶片尺寸封裝390係藉由形成標記層386於囊封劑372上方、半導體晶粒124上方，並且直接接觸對置於互連結構272的支撐層376的表面，而沒有包含黏著層378。
雖然本文已經詳細解釋過本發明的一或多個實施例；不過， 熟練的技術人士便會明白，可以對該些實施例進行修正與改變，其並不會脫離後面申請專利範圍中所提出的本發明的範疇。
130‧‧‧主動表面
132‧‧‧導電層
134‧‧‧絕緣層
138‧‧‧表面
140‧‧‧支撐基板
142‧‧‧黏著劑
174‧‧‧囊封劑
184‧‧‧絕緣層
186‧‧‧導電層
188‧‧‧絕緣層
190‧‧‧導體凸塊
192‧‧‧增長式互連結構
204‧‧‧表面
208‧‧‧支撐層
214‧‧‧扇出晶圓級晶片尺寸封裝

Claims (15)

  1. 一種製造半導體裝置的方法，其係包括：提供一半導體晶粒；形成一第一支撐層於該半導體晶粒上方；形成一囊封劑於該半導體晶粒附近並且於該第一支撐層的一側表面上方；以及形成一互連結構於相對於該第一支撐層的該半導體晶粒和該囊封劑上方，其中該囊封劑對置於該互連結構的一表面是缺少該第一支撐層。
  2. 根據申請專利範圍第1項的方法，其係進一步包含形成該第一支撐層以包括一覆蓋區，其所包括的面積係等於該半導體晶粒的覆蓋區的面積。
  3. 根據申請專利範圍第1項的方法，其係進一步包含形成該第一支撐層以包括一覆蓋區，其所包括的面積係大於該半導體晶粒的覆蓋區的面積。
  4. 根據申請專利範圍第1項的方法，其進一步包含形成該第一支撐層作為一撓曲平衡層，其所包括的熱膨脹係數的範圍係10至300ppm/K。
  5. 一種製造半導體裝置的方法，其係包括：提供一半導體晶粒；形成一互連結構於該半導體晶粒上方；形成一第一支撐層於對置於該互連結構的該半導體晶粒上方，該第一支撐層包含一覆蓋區，其所包括的面積係小於該互連結構的覆蓋區的面積；以及形成一第二支撐層於該半導體晶粒周圍的一周邊區域且延伸一段至少50微米的距離。
  6. 根據申請專利範圍第5項的方法，其中該第一支撐層的該覆蓋區的該面積是大於該半導體晶粒的覆蓋區的面積。
  7. 根據申請專利範圍第5項的方法，其進一步包含形成一開口，其穿過該半導體晶粒的覆蓋區外部的該第一支撐層。
  8. 根據申請專利範圍第5項的方法，其進一步包含形成一標記層，其係於該第一支撐層上方。
  9. 一種半導體裝置，其係包括：一半導體晶粒；一互連結構，其係形成於該半導體晶粒上方；一第一支撐層，其係形成於對置於該互連結構的該半導體晶粒上方；以及一囊封劑，其係形成於該半導體晶粒周圍且於該第一支撐層的一側表面上方，其中該囊封劑對置於該互連結構的一表面是缺少該第一支撐層。
  10. 根據申請專利範圍第9項的半導體裝置，其係進一步包含一第二支撐層，其係內嵌半導體裝置內於該半導體晶粒周圍的一周邊區域處，該第二支撐層係在該半導體裝置內延伸一段至少50微米的距離。
  11. 根據申請專利範圍第9項的半導體裝置，其中該第一支撐層係包含開口，其係穿過該半導體晶粒的覆蓋區外部的該第一支撐層而形成。
  12. 根據申請專利範圍第9項的半導體裝置，其係進一步包含一標記層，其係形成於該第一支撐層上方。
  13. 根據申請專利範圍第9項的半導體裝置，其中該第一支撐層包含一覆蓋區，其所包含的面積是等於該半導體晶粒的覆蓋區的面積。
  14. 根據申請專利範圍第9項的半導體裝置，其中該第一支撐層包含一覆蓋區，其所包含的面積是大於該半導體晶粒的覆蓋區的面積。
  15. 根據申請專利範圍第9項的半導體裝置，其中該第一支撐層包含多個特性，其被選擇以控制該半導體裝置的撓曲度。
TW102127744A 2012-09-28 2013-08-02 形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的半導體裝置和方法 TWI570821B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/630,912 US9385102B2 (en) 2012-09-28 2012-09-28 Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package

Publications (2)

Publication Number Publication Date
TW201417197A TW201417197A (zh) 2014-05-01
TWI570821B true TWI570821B (zh) 2017-02-11

Family

ID=50384400

Family Applications (2)

Application Number Title Priority Date Filing Date
TW102127744A TWI570821B (zh) 2012-09-28 2013-08-02 形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的半導體裝置和方法
TW105139676A TWI662632B (zh) 2012-09-28 2013-08-02 形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的半導體裝置和方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW105139676A TWI662632B (zh) 2012-09-28 2013-08-02 形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的半導體裝置和方法

Country Status (4)

Country Link
US (2) US9385102B2 (zh)
CN (2) CN111508853B (zh)
SG (2) SG10201602273QA (zh)
TW (2) TWI570821B (zh)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299688B2 (en) * 2013-12-10 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and methods of packaging semiconductor devices
US9589900B2 (en) * 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US9666522B2 (en) 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
TWI552277B (zh) * 2014-06-04 2016-10-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9595485B2 (en) * 2014-06-26 2017-03-14 Nxp Usa, Inc. Microelectronic packages having embedded sidewall substrates and methods for the producing thereof
US9941219B2 (en) 2014-09-19 2018-04-10 Intel Corporation Control of warpage using ABF GC cavity for embedded die package
CN104241210A (zh) * 2014-09-29 2014-12-24 华进半导体封装先导技术研发中心有限公司 一种低成本超薄扇出型封装结构及其制作方法
DE102014114520B4 (de) * 2014-10-07 2020-03-05 Infineon Technologies Austria Ag Ein elektronisches Modul mit mehreren Einkapselungsschichten und ein Verfahren zu dessen Herstellung
US9824952B2 (en) * 2015-03-31 2017-11-21 Lumens Co., Ltd. Light emitting device package strip
US9502397B1 (en) * 2015-04-29 2016-11-22 Deca Technologies, Inc. 3D interconnect component for fully molded packages
US9520333B1 (en) * 2015-06-22 2016-12-13 Inotera Memories, Inc. Wafer level package and fabrication method thereof
US10056338B2 (en) * 2015-10-27 2018-08-21 Micron Technology, Inc. Methods of forming semiconductor packages including molding semiconductor chips of the semiconductor packages
US10141291B2 (en) * 2015-11-30 2018-11-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
CN105575825A (zh) * 2015-12-24 2016-05-11 合肥祖安投资合伙企业(有限合伙) 芯片封装方法及封装组件
CN105633033B (zh) * 2015-12-25 2018-03-27 通富微电子股份有限公司 半导体晶圆凸点结构的形成方法
CN105633034B (zh) * 2015-12-25 2018-03-27 通富微电子股份有限公司 半导体晶圆凸点结构
KR102487563B1 (ko) * 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
EP3449502B1 (en) 2016-04-26 2021-06-30 Linear Technology LLC Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
KR20180001699A (ko) * 2016-06-27 2018-01-05 에스케이하이닉스 주식회사 웨이퍼 레벨 패키지 및 제조 방법
US10109475B2 (en) * 2016-07-29 2018-10-23 Semiconductor Components Industries, Llc Semiconductor wafer and method of reducing wafer thickness with asymmetric edge support ring encompassing wafer scribe mark
WO2018043008A1 (ja) * 2016-08-31 2018-03-08 リンテック株式会社 半導体装置の製造方法
KR102649471B1 (ko) 2016-09-05 2024-03-21 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
TWI622142B (zh) * 2016-11-07 2018-04-21 財團法人工業技術研究院 晶片封裝體以及晶片封裝方法
US10128193B2 (en) * 2016-11-29 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10340198B2 (en) * 2017-02-13 2019-07-02 Mediatek Inc. Semiconductor package with embedded supporter and method for fabricating the same
US10515927B2 (en) * 2017-04-21 2019-12-24 Applied Materials, Inc. Methods and apparatus for semiconductor package processing
US10276551B2 (en) * 2017-07-03 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package and method of forming semiconductor device package
WO2019075720A1 (zh) * 2017-10-20 2019-04-25 华为技术有限公司 一种芯片封装结构及封装方法
US10741404B2 (en) * 2017-11-08 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of manufacturing the same
US10332856B2 (en) * 2017-11-08 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of fabricating the same
US10548230B2 (en) * 2018-01-04 2020-01-28 Micron Technology, Inc. Method for stress reduction in semiconductor package via carrier
US10504841B2 (en) * 2018-01-21 2019-12-10 Shun-Ping Huang Semiconductor package and method of forming the same
KR102506698B1 (ko) * 2018-02-19 2023-03-07 에스케이하이닉스 주식회사 보강용 탑 다이를 포함하는 반도체 패키지 제조 방법
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
KR102071457B1 (ko) * 2018-03-13 2020-01-30 삼성전자주식회사 팬-아웃 반도체 패키지
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US10790251B2 (en) * 2018-06-20 2020-09-29 Micron Technology, Inc. Methods for enhancing adhesion of three-dimensional structures to substrates
US10651131B2 (en) 2018-06-29 2020-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Supporting InFO packages to reduce warpage
CN108962766B (zh) * 2018-07-19 2021-01-22 通富微电子股份有限公司 封装结构及其形成方法
CN109037082B (zh) * 2018-07-19 2021-01-22 通富微电子股份有限公司 封装结构及其形成方法
CN108962772B (zh) * 2018-07-19 2021-01-22 通富微电子股份有限公司 封装结构及其形成方法
KR102514042B1 (ko) * 2018-08-01 2023-03-24 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US10978424B2 (en) * 2018-08-03 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US10629559B2 (en) 2018-09-19 2020-04-21 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US20200185322A1 (en) * 2018-12-07 2020-06-11 Texas Instruments Incorporated Semiconductor device connections with sintered nanoparticles
US10943843B2 (en) 2019-01-07 2021-03-09 Advanced Semiconductor Engineering, Inc. Semiconductor package structure
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
CN111952190B (zh) * 2019-05-16 2022-07-01 矽磐微电子(重庆)有限公司 半导体封装方法
US10998231B2 (en) * 2019-06-13 2021-05-04 Nxp Usa, Inc. Method for increasing semiconductor device wafer strength
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11387373B2 (en) * 2019-07-29 2022-07-12 Nxp Usa, Inc. Low drain-source on resistance semiconductor component and method of fabrication
KR20210020198A (ko) * 2019-08-13 2021-02-24 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11211341B2 (en) * 2019-12-19 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabrcating the same
US11342282B2 (en) * 2020-02-21 2022-05-24 Advanced Semiconductor Engineering, Inc. Semiconductor device package including a reinforcement structure on an electronic component and method of manufacturing the same
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
EP3933914A4 (en) * 2020-04-16 2023-07-19 Huawei Digital Power Technologies Co., Ltd. PACKAGING STRUCTURE, ELECTRICAL VEHICLE AND ELECTRONIC DEVICE
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
TWI747404B (zh) * 2020-07-29 2021-11-21 頎邦科技股份有限公司 半導體封裝方法及封裝結構
US11735554B2 (en) * 2020-08-14 2023-08-22 Sj Semiconductor (Jiangyin) Corporation Wafer-level chip scale packaging structure having a rewiring layer and method for manufacturing the wafer-level chip scale packaging structure
KR20220030551A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지
KR20220031233A (ko) 2020-09-04 2022-03-11 삼성전자주식회사 반도체 패키지
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN113471160A (zh) * 2021-06-29 2021-10-01 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法
DE102022110501A1 (de) 2022-04-29 2023-11-02 Infineon Technologies Ag Identifikationscodes auf halbleiterchips
TWI827095B (zh) * 2022-06-13 2023-12-21 斯託克精密科技股份有限公司 用以轉移電子元件之裝置、焊接電子元件之方法及製造發光二極體顯示器之方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080128885A1 (en) * 2006-11-30 2008-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Stress decoupling structures for flip-chip assembly
US20120217627A1 (en) * 2011-02-24 2012-08-30 Unimicron Technology Corporation Package structure and method of fabricating the same
US20120238057A1 (en) * 2010-10-14 2012-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for Bonding Dies onto Interposers

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5726079A (en) * 1996-06-19 1998-03-10 International Business Machines Corporation Thermally enhanced flip chip package and method of forming
US6501171B2 (en) * 2001-01-30 2002-12-31 International Business Machines Corporation Flip chip package with improved cap design and process for making thereof
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
JP4093818B2 (ja) 2002-08-07 2008-06-04 三洋電機株式会社 半導体装置の製造方法
US7057277B2 (en) * 2003-04-22 2006-06-06 Industrial Technology Research Institute Chip package structure
TWI221330B (en) * 2003-08-28 2004-09-21 Phoenix Prec Technology Corp Method for fabricating thermally enhanced semiconductor device
JP4880218B2 (ja) * 2004-12-22 2012-02-22 三洋電機株式会社 回路装置
US20070080458A1 (en) * 2005-10-11 2007-04-12 Tsuyoshi Ogawa Hybrid module and method of manufacturing the same
TWI302372B (en) * 2006-08-30 2008-10-21 Polytronics Technology Corp Heat dissipation substrate for electronic device
CN201038148Y (zh) 2007-03-27 2008-03-19 广州友益电子科技有限公司 一种用于三极管的封装框架
US7675182B2 (en) 2007-09-27 2010-03-09 Intel Corporation Die warpage control
US7790503B2 (en) * 2007-12-18 2010-09-07 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device module
US8124471B2 (en) * 2008-03-11 2012-02-28 Intel Corporation Method of post-mold grinding a semiconductor package
TWI387014B (zh) * 2008-06-05 2013-02-21 Chipmos Technologies Inc 具有犧牲基板之晶粒重新配置結構及其封裝方法
TWI387074B (zh) * 2008-06-05 2013-02-21 Chipmos Technologies Inc 晶粒堆疊結構及其形成方法
JP5161732B2 (ja) * 2008-11-11 2013-03-13 新光電気工業株式会社 半導体装置の製造方法
US8183677B2 (en) * 2008-11-26 2012-05-22 Infineon Technologies Ag Device including a semiconductor chip
US9082806B2 (en) * 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8592992B2 (en) * 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
US20100167471A1 (en) 2008-12-30 2010-07-01 Stmicroelectronics Asia Pacific Pte. Ltd. Reducing warpage for fan-out wafer level packaging
CN201417768Y (zh) 2009-06-09 2010-03-03 铜陵丰山三佳微电子有限公司 一种半导体集成电路引线框架
US8021930B2 (en) * 2009-08-12 2011-09-20 Stats Chippac, Ltd. Semiconductor device and method of forming dam material around periphery of die to reduce warpage
US8034661B2 (en) * 2009-11-25 2011-10-11 Stats Chippac, Ltd. Semiconductor device and method of forming compliant stress relief buffer around large array WLCSP
US8604600B2 (en) * 2011-12-30 2013-12-10 Deca Technologies Inc. Fully molded fan-out
US9484279B2 (en) * 2010-06-02 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming EMI shielding layer with conductive material around semiconductor die
JP2012009655A (ja) * 2010-06-25 2012-01-12 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体パッケージの製造方法
US8455991B2 (en) 2010-09-24 2013-06-04 Stats Chippac Ltd. Integrated circuit packaging system with warpage control and method of manufacture thereof
US9064879B2 (en) * 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
TWI426584B (zh) * 2010-12-22 2014-02-11 矽品精密工業股份有限公司 半導體封裝件及其製法
US9064883B2 (en) * 2011-08-25 2015-06-23 Intel Mobile Communications GmbH Chip with encapsulated sides and exposed surface
US8617927B1 (en) * 2011-11-29 2013-12-31 Hrl Laboratories, Llc Method of mounting electronic chips
US8810024B2 (en) * 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080128885A1 (en) * 2006-11-30 2008-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. Stress decoupling structures for flip-chip assembly
US20120238057A1 (en) * 2010-10-14 2012-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Approach for Bonding Dies onto Interposers
US20120217627A1 (en) * 2011-02-24 2012-08-30 Unimicron Technology Corporation Package structure and method of fabricating the same

Also Published As

Publication number Publication date
TWI662632B (zh) 2019-06-11
CN103715104B (zh) 2020-04-21
US9385102B2 (en) 2016-07-05
TW201417197A (zh) 2014-05-01
CN111508853B (zh) 2024-04-05
CN111508853A (zh) 2020-08-07
US10297518B2 (en) 2019-05-21
TW201717296A (zh) 2017-05-16
CN103715104A (zh) 2014-04-09
US20160276238A1 (en) 2016-09-22
US20140091454A1 (en) 2014-04-03
SG10201602273QA (en) 2016-05-30
SG2013059852A (en) 2014-04-28

Similar Documents

Publication Publication Date Title
TWI570821B (zh) 形成支撐層於薄扇出晶圓級晶片尺寸封裝中之半導體晶粒之上的半導體裝置和方法
TWI606523B (zh) 形成低輪廓的嵌入式晶圓級球柵陣列模製的雷射封裝之半導體裝置及方法
US10217702B2 (en) Semiconductor device and method of forming an embedded SoP fan-out package
US9177926B2 (en) Semiconductor device and method comprising thickened redistribution layers
US9082780B2 (en) Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
US9865525B2 (en) Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US9142428B2 (en) Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
TWI581345B (zh) 半導體裝置以及形成引線上接合互連用於鑲嵌半導體晶粒在扇出晶圓級晶片規模封裝中之方法
US9281259B2 (en) Semiconductor device and method of forming thick encapsulant for stiffness with recesses for stress relief in FO-WLCSP
CN107731697B (zh) 形成垂直互连结构的方法和半导体器件
TWI534974B (zh) 半導體裝置以及形成具有用於凸塊鎖定而被形成穿過抗蝕刻阻劑傳導層之凹處的基板之方法
TWI602276B (zh) 在具有不同熱膨脹係數的絕緣層之半導體晶粒上方形成具有組合互連結構的半導體封裝之半導體裝置及方法
TWI541913B (zh) 半導體裝置以及在半導體晶粒和互連結構周圍形成可穿透膜封裝材料之方法
US9837303B2 (en) Semiconductor method and device of forming a fan-out device with PWB vertical interconnect units
TWI588921B (zh) 半導體裝置以及形成用於傳導互連結構之保護和支撐結構之方法
TW201327744A (zh) 半導體裝置和形成具有扇出互連結構以減少基板複雜性之擴大的半導體裝置之方法
TW201347053A (zh) 用於應用處理器和記憶體整合的薄的三維扇出嵌入式晶圓級封裝
TW201411749A (zh) 在載體上形成用於過渡階段測試的積層的互連結構之半導體裝置和方法
WO2015138359A1 (en) Semiconductor device and method comprising thickened redistribution layers
TWI610375B (zh) 在密封劑上透過絕緣層形成開口以供互連結構的強化黏著度之半導體裝置和方法
US8502391B2 (en) Semiconductor device and method of making single layer substrate with asymmetrical fibers and reduced warpage