CN110168717B - 一种芯片封装结构及封装方法 - Google Patents
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Abstract
一种芯片封装结构(400)及封装方法,涉及电子技术领域,可改善封装芯片时产生的翘曲现象。该芯片封装结构(400)包括:裸芯片(41),以及围绕该裸芯片(41)设置的封装基板(43),其中,该裸芯片(41)的第一表面上设置有焊点(401),该裸芯片(41)中除第二表面(402)的剩余表面被注塑材料(42)包裹,该注塑材料(42)内嵌入有该封装基板(43)的至少一组对边,该组对边与该注塑材料(42)的接触面积占该组对边表面积的一半以上,该第二表面(402)为该裸芯片(41)中与该第一表面相对的表面。
Description
技术领域
本申请实施例涉及电子技术领域,尤其涉及一种芯片封装结构及封装方法。
背景技术
芯片,又称微电路(microcircuit)、微芯片(microchip)或集成电路(integratedcircuit,IC),是指内含集成电路的硅片,常常是手机、计算机等终端的一部分。例如,手机内可以设置指纹芯片实现指纹的图像采集、特征提取以及特征比对等与指纹相关的功能,也可设置显示芯片实现终端显示屏的显示功能。
一般,裸芯片(die)制作完成后需要经过封装工艺才能作为芯片正常使用,而由于终端越来越轻薄化的用户需求,在封装裸芯片时对封装厚度的要求也越来越苛刻。以指纹芯片为例,目前指纹芯片的封装厚度要求做到300um及以下,如图1所示,可采用硅通孔(through silicon via,TSV)封装工艺封装裸芯片11,为了降低封装厚度,裸芯片11的上表面通常不会注塑(molding)注塑材料12,而裸芯片11的下表面设置有用户传输电信号的焊点13,在封装裸芯片11时可在裸芯片11的周围以及下表面注入注塑材料12,并暴露出焊点13。
然而,由于裸芯片11的上表面没有裹覆注塑材料12,因此,在封装指纹芯片时,裸芯片11和注塑材料12在高温等条件下会发生收缩现象,而强度较小的注塑材料12的收缩程度大于裸芯片11的收缩程度,使得整个裸芯片11的封装结构呈现中间高四周低的翘曲(warpage)现象,影响指纹芯片后续与其他部件之间的贴合程度。
发明内容
本申请的实施例提供一种芯片封装结构及封装方法,可改善封装芯片时产生的翘曲现象。
为达到上述目的,本申请的实施例采用如下技术方案:
第一方面,本申请的实施例提供一种芯片封装结构,该芯片封装结构包括:裸芯片,以及围绕裸芯片设置的封装基板,其中,裸芯片的第一表面上设置有焊点,裸芯片中除第二表面(第二表面为裸芯片中与第一表面相对的表面)的剩余表面被注塑材料包裹,该注塑材料内嵌入有上述封装基板的至少一组对边,该组对边与注塑材料的接触面积占该组对边表面积的一半以上。
这样一来,由于嵌入注塑材料内的封装基板围绕着裸芯片对称设置,因此可对裸芯片起到固定和加强的作用,从而改善封装裸芯片时出现的翘曲现象。
并且,由于封装基板通过嵌入式的形式插入注塑材料中,可与注塑材料形成稳定性较强的卡扣结构,从而避免封装基板与注塑材料之间发生分离或脱落的问题。同时,封装基板嵌入注塑材料后与注塑材料之间的接触面积也相应增加,进一步增加了封装基板与注塑材料之间的粘合度,从而提高整个芯片封装结构的稳定性和可靠性。
在一种可能的设计方法中,该封装基板包括第一组对边和第二组对边,第一组对边的长度大于第二组对边的长度;其中,该第二组对边嵌入设置在注塑材料内,使得第二组对边的至少三个表面均与注塑材料接触,形成稳定性较强的卡扣结构,减少封装基板与注塑材料分离的几率。另外,由于裸芯片的短边附近发生翘曲的几率较大,将第二组对边沿裸芯片短边附近的注塑材料嵌入式设置可有效降低发生翘曲的几率。
在一种可能的设计方法中,上述第一组对边也嵌入设置在注塑材料内,使得该第一组对边的至少三个表面均与注塑材料接触。此时,封装基板的两组对边均嵌入设置在注塑材料内且环绕裸芯片,可最大程度的改善封装结构的翘曲和分离现象。
在一种可能的设计方法中,该第一组对边沿目标方向(目标方向垂直于裸芯片的第二表面)上的高度大于该第二组对边沿目标方向上的高度,且该第一组对边的第一目标表面(第一目标表面为第一组对边在目标方向上未与注塑材料接触的表面)与裸芯片的第二表面齐平。此时,封装基板较短的一组对边嵌入设置在注塑材料中,而封装基板较长的一组对边并未嵌入注塑材料中,而是暴露出与第二表面齐平的第一目标表面,在制作芯片封装结构时,该组较长的对边有利于在裸芯片的第二表面上设置封装膜,防止注入注塑材料时注塑材料覆盖裸芯片的第二表面。
在一种可能的设计方法中,上述封装基板包括第一组对边和第二组对边,第一组对边的长度大于第二组对边的长度;其中,第一组对边嵌入设置在注塑材料内,使得该第一组对边的至少三个表面均与注塑材料接触,形成稳定性较强的卡扣结构,减少封装基板与注塑材料分离的几率。
在一种可能的设计方法中,上述第二组对边沿目标方向上的高度大于第一组对边沿目标方向上的高度,且第二组对边的第二目标表面与该裸芯片的第二表面齐平;其中,该目标方向垂直于该裸芯片的第二表面,该第二目标表面为该第二组对边在该目标方向上未与注塑材料接触的表面。
在一种可能的设计方法中,该封装基板上与注塑材料接触的面积与该封装基板的表面积之比大于2/3、3/4、或4/5。
在一种可能的设计方法中,该封装基板为通过一体成型工艺生成的。
第二方面,本申请的实施例提供一种芯片封装方法,该方法应用于使用封装基板封装裸芯片的过程中,该封装基板包括间隔设置的第一基板和第二基板,第一基板沿目标方向上的高度高于第二基板沿该目标方向上的高度,第二基板内设置有用于放置该裸芯片的通孔,该目标方与该通孔的孔深方向相同。
该方法包括:在第二基板的通孔内放置该裸芯片,使得该裸芯片的第二表面与第一基板的目标表面齐平,第二表面为该裸芯片中与设置焊点的第一表面相对的表面,该目标表面为第一基板沿该目标方向上高于第二基板的表面;在齐平的第一基板和该裸芯片的第二表面上形成封装膜;向第二基板的通孔内注入注塑材料,使得该注塑材料填充该封装膜、该裸芯片以及该封装基板之间形成的空隙;祛除在第一基板和该裸芯片的第二表面上形成的该封装膜。
在一种可能的设计方法中,在祛除在第一基板和该裸芯片的第二表面上形成的该封装膜之后,还包括:沿该通孔外围预设的裁剪边界线切割该封装基板,得到包含该裸芯片的封装芯片。
在一种可能的设计方法中,祛除在第一基板和该裸芯片的第二表面上形成的该封装膜,包括:通过加热和剥离工艺祛除在第一基板和该裸芯片的第二表面上形成的该封装膜。
在一种可能的设计方法中,该通孔沿该目标方向上的投影面积大于该裸芯片沿该目标方向上的投影面积。
在一种可能的设计方法中,该裸芯片的焊点裸露于该注塑材料外。
第三方面,本申请的实施例提供一种终端,包括:上述任一项所述的芯片封装结构、处理器、存储器、总线和通信接口;该存储器用于存储计算机执行指令,该处理器与该存储器通过该总线连接,当终端运行时,该处理器可执行该存储器存储的该计算机执行指令。
本申请的实施例中,上述芯片封装结构中各个部件的名字对芯片封装结构本身不构成限定,在实际实现中,这些部件可以以其他名称出现。只要各个部件的功能和本申请的实施例类似,即属于本申请权利要求及其等同技术的范围之内。
另外,第二方面至第三方面中任一种设计方式所带来的技术效果可参见上述第一方面中不同设计方法所带来的技术效果,此处不再赘述。
附图说明
图1为现有技术中裸芯片的封装结构示意图一;
图2为现有技术中指纹模组的结构示意图;
图3为现有技术中裸芯片的封装结构示意图二;
图4为本申请实施例提供的一种芯片封装结构示意图一;
图5为本申请实施例提供的一种芯片封装结构示意图二;
图6为本申请实施例提供的一种芯片封装结构示意图三;
图7为本申请实施例提供的一种芯片封装结构示意图四;
图8为本申请实施例提供的一种芯片封装结构示意图五;
图9为本申请实施例提供的一种芯片封装结构示意图六;
图10为本申请实施例提供的一种芯片封装结构示意图七;
图11为本申请实施例提供的一种封装基板的结构示意图一;
图12为本申请实施例提供的一种封装基板的结构示意图二;
图13为本申请实施例提供的一种芯片封装方法的流程图;
图14为本申请实施例提供的一种芯片封装结构示意图八;
图15为本申请实施例提供的一种芯片封装结构示意图九;
图16为本申请实施例提供的一种芯片封装结构示意图十;
图17为本申请实施例提供的一种芯片封装结构示意图十一;
图18为本申请实施例提供的一种芯片封装结构示意图十二;
图19为本申请实施例提供的一种芯片封装结构示意图十三;
图20为本申请实施例提供的一种芯片封装结构示意图十四;
图21为本申请实施例提供的一种芯片封装结构示意图十五;
图22为本申请实施例提供的一种芯片封装结构示意图十六;
图23为本申请实施例提供的一种芯片封装结构示意图十七。
具体实施方式
以下,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中,除非另有说明,“多个”的含义是两个或两个以上。
本申请实施例提供一种芯片封装方法及芯片封装结构,可应用于终端内各类芯片的生产和使用过程中。以指纹芯片为例,参见图2所示的指纹模组200的截面图,指纹芯片21经过封装后形成芯片封装结构400,指纹芯片21中包含焊点201的一侧设置有软板22,例如FPC软板,用于和终端内的主板通信,指纹芯片21的另一侧(即图2中指纹芯片21的上表面)设置有指纹传感器23(例如,光电二极管或光电三极管),用于采集用户指纹,指纹传感器23上覆盖有用于保护指纹传感器23的盖板24。
上述芯片封装结构400、软板22、指纹传感器23以及盖板24构成了指纹模组200,当用户手指触摸盖板24时,指纹芯片21可通过指纹传感器23采集用户指纹,并对采集到的指纹进行特征提取以及特征比对,最终通过软板22将比对结果发送给主板内的处理器等部件,从而实现指纹解锁、指纹支付等相应的指纹功能。
其中,盖板24具体可以由玻璃、陶瓷、蓝宝石或不锈钢等材料制成,本申请实施例对此不做任何限制。
为了使终端的厚度尽量的薄,或者,为了避免指纹模组200占用终端内其他部件(例如显示屏的驱动电路)的空间,需要将指纹芯片21的封装厚度做到300um以下,此时,由于指纹芯片21与封装材料之间的强度差异,在高温等条件下封装指纹芯片21时很容易使封装结构400出现翘曲现象。
对此,如图3中的(a)所示(图3中的(a)为纹芯片21的封装结构的俯视图),可以在封装指纹芯片21时,在封装指纹芯片21的周围增加基板31固定整个指纹芯片21的封装结构。
如图3中的(b)所示,为图3中的(a)所示的指纹芯片21的封装结构沿AB线的剖面图,具体的,在封装指纹芯片21时,可在基板31围成的空腔内向指纹芯片21四周以及设置有焊点32的下表面填充注塑材料33,例如EMC(Epoxy Molding Compound,环氧树脂模塑料),得到封装后的指纹芯片21。
由于基板31的强度大于注塑材料33的强度,因此环绕指纹芯片21设置的基板31可以增加整个封装结构的强度,使得注塑材料33受热收缩时不会牵引指纹芯片21产生翘曲现象。
但是,由于基板31与注塑材料33之间的接触面积较小,且基板31与注塑材料33的材料强度差异较大,因此很容易导致基板31与注塑材料33之间发生脱落、分离现象,使得整个指纹芯片21的封装结构的稳定性和可靠性降低。
对此,本申请实施例提供一种芯片封装结构,如图4所示,为该芯片封装结构400的俯视图,其中,该芯片封装结构400沿图4中CD线的剖面图可参见图5。
具体的,如图5所示,该芯片封装结构400包括裸芯片41,裸芯片41的第一表面上设置有焊点401,该裸芯片41被注塑材料42包裹,并且,围绕裸芯片41包裹的注塑材料42内嵌入设置有封装基板43的至少一组对边。
其中,本申请实施例中所谓“封装基板43的至少一组对边嵌入设置在注塑材料42内”可以理解为:该组对边中上至少有大于一半的表面积可与注塑材料42接触,例如,封装基板43的至少三个表面与注塑材料42接触。也就是说,如图5所示,封装基板43的至少一组对边可埋入注塑材料42中,使封装基板43与注塑材料42二者形成稳定性较强的卡扣结构。
那么,仍如图5所示,由于嵌入注塑材料42内的封装基板43围绕着裸芯片41对称设置,因此可对裸芯片41起到固定和加强的作用,从而改善封装裸芯片41时出现的翘曲现象。
同时,由于封装基板43通过嵌入式的形式插入注塑材料42中,可与注塑材料42形成稳定性较强的卡扣结构,从而避免封装基板43与注塑材料42之间发生分离或脱落。并且,封装基板43嵌入注塑材料42后与注塑材料42之间的接触面积也相应增加,进一步增加了封装基板43与注塑材料42之间的粘合度,提高芯片封装结构400的稳定性和可靠性。
可选的,仍如图5所示,裸芯片41中与上述第一表面相对的第二表面402上未形成注塑材料42,这样,可减小整个芯片封装结构400的厚度,从而满足终端轻薄化的设计需求。
进一步地,图6为上述芯片封装结构400沿图4中EF线的剖面图(EF线垂直于CD线),其中,与图5类似的,封装基板43可嵌入注塑材料42中增大与注塑材料42的接触面积,同时与注塑材料42形成稳定性较强的卡扣结构,从而避免封装基板43与注塑材料42之间发生分离或脱落。
又或者,上述芯片封装结构400的俯视透视图还可以如图7所示,其中,封装基板43被划分为两部分,一部分为与裸芯片41的第二表面402齐平的第一基板431,另一部分为高度低于该第一基板431的第二基板432。第一基板431沿裸芯片41的一组对边设置,第二基板432沿裸芯片41的另一组对边设置。
由于第二基板432低于裸芯片41的第二表面402,因此,裸芯片41靠近第二基板432的周围形成了空隙,在后续注入注塑材料42时,注塑材料42会填充到该空隙中,此时,芯片封装结构400的俯视图如图8所示,低于与裸芯片41第二表面402的部分填充了注塑材料42。
基于图8所示的芯片封装结构400,沿图8中裸芯片41的较长边C’D’线的剖面图与图5相同,围绕裸芯片41包裹的注塑材料42内嵌入设置有封装基板43中的第二基板432,与注塑材料42形成稳定性较强的卡扣结构,从而避免封装基板43与注塑材料42之间发生分离或脱落。
而此时沿图8中裸芯片41的较短边E’F’线的剖面图可参见附图9,由于封装基板43中的第一基板431与裸芯片41的第二表面402齐平,因此,第一基板431在E’F’线方向上并未嵌入注塑材料42中,而是暴露出与第二表面402齐平的表面431a。
也就是说,在图7-图9所示的芯片封装结构400中,可在C’D’线方向上嵌入第二基板432,从而与注塑材料42形成稳定性较强的卡扣结构,提高封装结构400的稳定性,而在E’F’线方向上第一基板431虽然没有嵌入注塑材料42中,但是,由于第一基板431与裸芯片41的第二表面402齐平,因此,在制作芯片封装结构400时,有利于在第一基板431和裸芯片41的第二表面402上设置封装膜,防止注入注塑材料42时注塑材料42覆盖裸芯片41的第二表面402。
又或者,也可在C’D’线方向上设置与裸芯片41的第二表面402齐平的第一基板431,在E’F’线方向上设置嵌入注塑材料42的第二基板432,与注塑材料42形成稳定性较强的卡扣结构,提高封装结构400的稳定性,本申请实施例对此不做任何限制。
其中,制作上述芯片封装结构400的方法将在后续实施例中详细阐述,故此处不再赘述。
需要说明的是,本申请实施例中对封装基板43嵌入注塑材料42时的具体位置,以及封装基板43嵌入注塑材料42的深度不做任何限制,当封装基板43嵌入注塑材料42的深度越深时,封装基板43上与注塑材料42接触的面积与封装基板43的表面积之比越大,例如,该比例具体可大于2/3、3/4、或4/5等,本领域是技术人员可以根据实际经验或者实际应用场景对此进行合理设置。示例性的,基于图8-图9所示的芯片封装结构400,还可进一步在封装基板43的四周形成注塑材料42,此时,如图10中的(a)所示,为C’D’线方向上芯片封装结构400的剖面图,可以看出,封装基板43中的第二基板432完全被包裹进注塑材料42中,而图10中的(b)为E’F’线方向上芯片封装结构400的剖面图,此时封装基板43中的第一基板431中只有表面431a裸露于注塑材料42,其余表面均嵌入注塑材料42中。
在阐述本申请实施例提供的芯片封装方法之前,首先介绍封装上述裸芯片41时使用的封装基板43。
如图11所示,可使用该封装基板43一次性封装多个芯片(例如图11所示的指纹芯片),封装完成后对该封装基板43进行裁剪后可得到每一个独立的指纹芯片(即图11虚线部分形成的封闭图形)。
具体的,图11为本申请实施例提供的一种封装基板43的俯视图,该封装基板43可以划分为具有高度差的两部分,即凸起的第一基板431和凹陷的第二基板432。凹陷的第二基板432内设置有用于封装裸芯片41的通孔51,该通孔51的面积大于裸芯片41的面积。
其中,封装基板43沿图11中MN线的剖视图如图12所示,封装基板43的第一基板431和第二基板432呈锯齿状排列,第二基板432内设置有用于封装裸芯片41的通孔51。
另外,上述封装基板43具体可以是纸基基板(例如,酚醛树脂FR-1、环氧树脂FE-3等)、玻璃纤维基板(环氧树脂FR-4、FR-5等)或复合基基板等类型的基板,本申请实施例对此不作任何限制。
另外,组成封装基板43的第一基板431和第二基板432可以是由多个基板拼接而成的,也可以是通过一体成型的工艺一次性制作而成的,本申请实施例对此不做任何限制。
基于上述封装基板43,本申请实施例提供一种芯片封装方法,如图13所示,该方法包括:
101、在第二基板432的通孔51内放置裸芯片41,第一基板431与裸芯片41的第二表面齐平,该第二表面为裸芯片41中与设置焊点的第一表面相对的表面。
具体的,图14为放置裸芯片41后封装基板43的俯视图,其中,封装基板43中第二基板432内设置有通孔51,该通孔51的面积大于裸芯片41的面积,因此,可将裸芯片41放置在通孔51中,并且,放置裸芯片41时使得裸芯片41的第二表面402与封装基板43上较高的第一基板431齐平,而裸芯片41设置有焊点的第一表面可突出于封装基板43。
此时,以一个裸芯片41为例,如图15所示,为放置裸芯片41后封装基板43的立体结构图,其中,裸芯片41的第二表面402与封装基板43的第一基板431齐平,第一基板431的高度高于第二基板432的高度,由于通孔51的面积大于裸芯片41的面积,因此放置裸芯片41后,裸芯片41与第一基板431和第二基板432之间均有缝隙,后续注塑时可通过该空隙在裸芯片41的四周填充注塑材料。
仍以一个裸芯片41为例,沿图14中虚线1201的剖面图如图16所示,裸芯片41的第二表面402与封装基板43的第一基板431齐平,以便后续在齐平的第一基板431和第二表面上形成封装膜,避免注入的封装材料覆盖裸芯片41的第二表面402。
102、在齐平的第一基板431和第二表面上形成封装膜。
其中,上述封装膜具体可以为由特氟龙、聚酰亚胺等材料制成的耐高温膜,本申请实施例对此不作任何限制。
具体的,如图17中的(a)所示,为形成上述封装膜后沿图14中虚线1201的剖面图,其中,在图16的基础上,第一基板431和裸芯片41的第二表面402上形成了平整的封装膜1401,此时,第一基板431可对封装膜1401起到支撑作用,使得封装膜1401与第二表面402互相贴合,避免后续注塑(molding)时将注塑材料注入第二表面402的表面。
此时,如图17中的(b)所示,为形成上述封装膜后沿图14中虚线1202的剖面图,由于封装基板43中第二基板432的高度低于第一基板431,因此,形成上述封装膜1401后,封装膜1401与裸芯片41的第二表面402互相贴合,而与第二基板432之间形成空隙。
103、向第二基板432的通孔51内注入注塑材料,该注塑材料覆盖除裸芯片41的第二表面外的每个表面。
具体的,如图18中的(a)所示,为注入注塑材料后沿图14中虚线1201的剖面图,可通过压铸工艺向第二基板432的通孔51内注入注塑材料42,填充裸芯片41与第一基板431之间的空隙,同时在裸芯片41设置有焊点401的第一表面上形成注塑材料42,使得暴露在空气中的裸芯片41被注塑材料42包裹,对裸芯片41进行保护和固定。
此时,如图18中的(b)所示,为注入注塑材料后沿图14中虚线1202的剖面图,由于封装基板43中第二基板432的高度低于第一基板431,因此,在注入注塑材料42时,塑封材料42将会填充第二基板432与封装膜1401之间的空隙,使得第二基板432嵌入设置在注塑材料42内。
这样一来,嵌入注塑材料42内的第二基板432沿裸芯片41的一组对边设置,可对裸芯片41起到固定作用,从而改善封装裸芯片41时出现的翘曲现象。
同时,由于第二基板432通过嵌入式的形式插入注塑材料42中,可增大与注塑材料42的接触面积,并与注塑材料42形成稳定性较强的卡扣结构,从而避免第二基板432与注塑材料42之间发生分离或脱落现象,从而提高整个芯片封装结构的稳定性和可靠性。
其中,上述注塑材料42具体可以由环氧树脂、酚醛树脂、苯并噁嗪树脂、氰酸酯树脂、聚酰亚胺、双马来酰亚胺或聚苯醚等材料制成。另外,注塑材料42中还可增加二氧化硅等填充剂,本申请实施例对此不作任何限制。
可以理解的是,在注入注塑材料42时,需暴露出裸芯片41第一表面上的焊点401,以便后续裸芯片41通过焊点401与终端内的其他部件(例如主板、处理器等)通信。
104、祛除在第一基板431和第二表面上形成的封装膜。
具体的,在步骤104中,可以通过加热、剥离等工艺祛除在第一基板431和第二表面402上形成的封装膜1401,此时,如图19(图19为祛除封装膜1401后封装基板43的俯视图)所示,封装膜1401祛除后,第一基板431和注塑材料42分别包裹住每个裸芯片41的两组对边,一并改善了翘曲和封装基板43易脱落的问题。
105、切割封装后的封装基板43,得到封装后的独立芯片。
在步骤105中,可以以封装基板43上的每个裸芯片41所在的位置为中心,按照实际需要或实际应用场景按照一定大小个形状切割该封装基板43,保证裸芯片41的周围被第一基板431和注塑材料42包裹,得到封装后一个个独立的芯片。
以指纹芯片为例,仍如图19所示,可沿图19中虚线所示的跑马场形状切割封装基板43,得到封装后的指纹芯片。后续,可将该封装后的指纹芯片制作成如图2所示的指纹模组200,集成在图20所示的终端前面板上,从而实现终端的指纹识别功能。
当然,还可以按照圆形、矩形等形状切割封装基板43,本申请实施例对此不作任何限制。
在本申请的另一些实施例中,封装裸芯片41时使用的封装基板还可以如图21所示(图21为本申请实施例提供的另一种封装基板61的俯视图),封装基板61仍然包括凸起的第一基板431和凹陷的第二基板432,第二基板432内设置有用于封装裸芯片41的通孔51。
但与图14所示的封装基板43不同的是,后续将封装基板61裁剪为一个个独立的芯片时的裁剪边界线(即图21虚线部分形成的封闭图形)内均为高度较低的第二基板432。
这样一来,仍可按照上述步骤101-105所述的芯片封装方法封装裸芯片41,不同的是,在齐平的第一基板431和裸芯片41的第二表面上形成封装膜1401后,如图22中的(a)所示,图22中的(a)为形成上述封装膜后沿图21中虚线1201的剖面图,由于裸芯片41的四周均为高度较低的第二基板432,因此,形成的封装膜1401与裸芯片41的第二表面402贴合,却与第二基板432之间形成空隙。
类似的,如图22中的(b)所示,图22中的(b)为形成上述封装膜后沿图21中虚线1202的剖面图,形成上述封装膜1401后,封装膜1401同样与裸芯片41的第二表面402互相贴合,而与第二基板432之间形成空隙。
那么,后续向第二基板432的通孔51内注入注塑材料42时,注塑材料42可注入图22中的(a)和(b)中所示的封装膜1401与第二基板432之间的空隙中,使得封装基板43围绕裸芯片41设置的四条边均嵌入值至注塑材料42中,最终形成图4-图6所示的封装结构400,进一步加强了封装基板43与注塑材料42之间的稳定性。
在本申请的另一些实施例中,与图21类似的,封装裸芯片41时使用的封装基板还可以如图23所示(图23为本申请实施例提供的另一种封装基板71的俯视图),封装基板71仍然包括凸起的第一基板431和凹陷的第二基板432,且第二基板432内设置有用于封装裸芯片41的通孔51。
与图21所示的封装基板61不同的是,高度较低的第二基板432围绕裁剪裸芯片时的裁剪边界线2201设置,剩余的区域均可设置高度较高的第一基板431。
此时,按照上述步骤101-105所述的芯片封装方法封装裸芯片41时,与图22类似的,裸芯片41的四周均为高度较低的第二基板432,因此,封装后最终可形成图4-图6所示的封装结构400,提高芯片封装结构400的稳定性和可靠性。
另外,上述步骤101-105所述的芯片封装方法可由注塑设备自动完成,工作人员可通过在注塑设备中设置具体的温度、注塑材料的使用量等参数来控制上述芯片封装方法。
本申请实施例提供的上述芯片封装结构,可应用于手机、可穿戴设备、增强现实(augmented reality,AR)\虚拟现实(virtual reality,VR)设备、平板电脑、笔记本电脑、超级移动个人计算机(ultra-mobile personal computer,UMPC)、上网本、个人数字助理(personal digital assistant,PDA)等设有芯片的任意终端上,本申请实施例对此不做任何限制。
以上所述,仅为本申请的具体实施方式,但本申请的保护范围并不局限于此,任何在本申请揭露的技术范围内的变化或替换,都应涵盖在本申请的保护范围之内。因此,本申请的保护范围应以所述权利要求的保护范围为准。
Claims (13)
1.一种芯片封装结构,其特征在于,所述芯片封装结构包括:裸芯片,以及围绕所述裸芯片设置的封装基板,
其中,所述裸芯片的第一表面上设置有焊点,所述裸芯片中除第二表面的剩余表面被注塑材料包裹,所述注塑材料内嵌入有所述封装基板的至少一组对边,该组对边与所述注塑材料的接触面积占该组对边表面积的一半以上,所述第二表面为所述裸芯片中与所述第一表面相对的表面;
所述封装基板包括第一组对边和第二组对边,所述第一组对边的长度大于所述第二组对边的长度;
其中,所述第二组对边嵌入设置在所述注塑材料内,使得所述第二组对边的至少三个表面均与所述注塑材料接触;
所述第一组对边沿目标方向上的高度大于所述第二组对边沿所述目标方向上的高度,且所述第一组对边的第一目标表面与所述裸芯片的第二表面齐平;
其中,所述目标方向垂直于所述裸芯片的第二表面,所述第一目标表面为所述第一组对边在所述目标方向上未与所述注塑材料接触的表面。
2.根据权利要求1所述的芯片封装结构,其特征在于,所述第一组对边嵌入设置在所述注塑材料内,使得所述第一组对边的至少三个表面均与所述注塑材料接触。
3.根据权利要求1所述的芯片封装结构,其特征在于,所述封装基板包括第一组对边和第二组对边,所述第一组对边的长度大于所述第二组对边的长度;
其中,所述第一组对边嵌入设置在所述注塑材料内,使得所述第一组对边的至少三个表面均与所述注塑材料接触。
4.根据权利要求3所述的芯片封装结构,其特征在于,所述第二组对边沿目标方向上的高度大于所述第一组对边沿所述目标方向上的高度,且所述第二组对边的第二目标表面与所述裸芯片的第二表面齐平;
其中,所述目标方向垂直于所述裸芯片的第二表面,所述第二目标表面为所述第二组对边在所述目标方向上未与所述注塑材料接触的表面。
5.根据权利要求1-4中任一项所述的芯片封装结构,其特征在于,所述封装基板上与所述注塑材料接触的面积与所述封装基板的表面积之比大于2/3。
6.根据权利要求1-4中任一项所述的芯片封装结构,其特征在于,所述封装基板上与所述注塑材料接触的面积与所述封装基板的表面积之比大于3/4。
7.根据权利要求1-4中任一项所述的芯片封装结构,其特征在于,所述封装基板上与所述注塑材料接触的面积与所述封装基板的表面积之比大于4/5。
8.根据权利要求1-4中任一项所述的芯片封装结构,其特征在于,所述封装基板为通过一体成型工艺生成的。
9.一种芯片封装方法,其特征在于,所述方法应用于使用封装基板封装裸芯片的过程中,所述封装基板包括间隔设置的第一基板和第二基板,所述第一基板沿目标方向上的高度高于所述第二基板沿所述目标方向上的高度,所述第二基板内设置有用于放置所述裸芯片的通孔,所述目标方向与所述通孔的孔深方向相同;所述方法包括:
在所述第二基板的通孔内放置所述裸芯片,使得所述裸芯片的第二表面与所述第一基板的目标表面齐平,所述第二表面为所述裸芯片中与设置焊点的第一表面相对的表面,所述目标表面为所述第一基板沿所述目标方向上高于所述第二基板的表面,所述第一表面突出于所述第一基板;
在齐平的所述第一基板和所述裸芯片的第二表面上形成封装膜;
向所述第二基板的通孔内注入注塑材料,使得所述注塑材料填充所述封装膜、所述裸芯片以及所述封装基板之间形成的空隙;
祛除在所述第一基板和所述裸芯片的第二表面上形成的所述封装膜。
10.根据权利要求9所述的方法,其特征在于,在祛除在所述第一基板和所述裸芯片的第二表面上形成的所述封装膜之后,还包括:
沿所述通孔外围预设的裁剪边界线切割所述封装基板,得到包含所述裸芯片的封装芯片。
11.根据权利要求10所述的方法,其特征在于,祛除在所述第一基板和所述裸芯片的第二表面上形成的所述封装膜,包括:
通过加热和剥离工艺祛除在所述第一基板和所述裸芯片的第二表面上形成的所述封装膜。
12.根据权利要求9-11中任一项所述的方法,其特征在于,所述通孔沿所述目标方向上的投影面积大于所述裸芯片沿所述目标方向上的投影面积。
13.根据权利要求9-11中任一项所述的方法,其特征在于,所述裸芯片的焊点裸露于所述注塑材料外。
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Publications (2)
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115600542B (zh) * | 2022-11-28 | 2023-04-07 | 飞腾信息技术有限公司 | 一种芯片封装结构及其设计方法和相关设备 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1779931A (zh) * | 2004-11-22 | 2006-05-31 | 矽品精密工业股份有限公司 | 散热型封装结构及其制法 |
CN2935472Y (zh) * | 2006-08-02 | 2007-08-15 | 力成科技股份有限公司 | 球栅阵列封装结构 |
CN202633285U (zh) * | 2012-05-17 | 2012-12-26 | 日月光半导体股份有限公司 | 堆叠封装的下封装体构造 |
CN103887251A (zh) * | 2014-04-02 | 2014-06-25 | 华进半导体封装先导技术研发中心有限公司 | 扇出型晶圆级封装结构及制造工艺 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5808874A (en) * | 1996-05-02 | 1998-09-15 | Tessera, Inc. | Microelectronic connections with liquid conductive elements |
JP4526983B2 (ja) * | 2005-03-15 | 2010-08-18 | 新光電気工業株式会社 | 配線基板の製造方法 |
JP4904769B2 (ja) | 2005-10-21 | 2012-03-28 | 富士通セミコンダクター株式会社 | 半導体装置 |
KR100818546B1 (ko) | 2006-07-31 | 2008-04-01 | 하나 마이크론(주) | 이미지 센서 패키지 및 이의 제조방법 |
JP5005603B2 (ja) * | 2008-04-03 | 2012-08-22 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
JP2011108892A (ja) | 2009-11-18 | 2011-06-02 | Renesas Electronics Corp | パッケージ構造 |
US9202769B2 (en) | 2009-11-25 | 2015-12-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming thermal lid for balancing warpage and thermal management |
US9406580B2 (en) | 2011-03-16 | 2016-08-02 | Synaptics Incorporated | Packaging for fingerprint sensors and methods of manufacture |
TW201316462A (zh) | 2011-10-13 | 2013-04-16 | 矽品精密工業股份有限公司 | 封裝件及其製法 |
JP5728423B2 (ja) | 2012-03-08 | 2015-06-03 | 株式会社東芝 | 半導体装置の製造方法、半導体集積装置及びその製造方法 |
US9385102B2 (en) * | 2012-09-28 | 2016-07-05 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package |
JP2015153853A (ja) | 2014-02-13 | 2015-08-24 | 日立化成株式会社 | 半導体装置 |
CN103904044A (zh) | 2014-04-02 | 2014-07-02 | 华进半导体封装先导技术研发中心有限公司 | 一种扇出型晶圆级封装结构及制造工艺 |
TWI591762B (zh) * | 2014-06-30 | 2017-07-11 | 恆勁科技股份有限公司 | 封裝裝置及其製作方法 |
US9396999B2 (en) | 2014-07-01 | 2016-07-19 | Freescale Semiconductor, Inc. | Wafer level packaging method |
US10068936B2 (en) | 2015-11-16 | 2018-09-04 | Sunasic Technologies, Inc. | Printed circuit board assembly forming enhanced biometric module and manufacturing method thereof |
US10535611B2 (en) * | 2015-11-20 | 2020-01-14 | Apple Inc. | Substrate-less integrated components |
US9818518B2 (en) * | 2016-03-31 | 2017-11-14 | Tdk Corporation | Composite magnetic sealing material |
US9685413B1 (en) * | 2016-04-01 | 2017-06-20 | Intel Corporation | Semiconductor package having an EMI shielding layer |
CN106485236A (zh) | 2016-10-31 | 2017-03-08 | 维沃移动通信有限公司 | 一种指纹模组的制作方法、指纹模组及终端 |
CN107123602B (zh) | 2017-06-12 | 2019-06-21 | 江阴长电先进封装有限公司 | 一种指纹识别芯片的封装结构及其制造方法 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1779931A (zh) * | 2004-11-22 | 2006-05-31 | 矽品精密工业股份有限公司 | 散热型封装结构及其制法 |
CN2935472Y (zh) * | 2006-08-02 | 2007-08-15 | 力成科技股份有限公司 | 球栅阵列封装结构 |
CN202633285U (zh) * | 2012-05-17 | 2012-12-26 | 日月光半导体股份有限公司 | 堆叠封装的下封装体构造 |
CN103887251A (zh) * | 2014-04-02 | 2014-06-25 | 华进半导体封装先导技术研发中心有限公司 | 扇出型晶圆级封装结构及制造工艺 |
Also Published As
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