CN103904044A - 一种扇出型晶圆级封装结构及制造工艺 - Google Patents
一种扇出型晶圆级封装结构及制造工艺 Download PDFInfo
- Publication number
- CN103904044A CN103904044A CN201410130602.9A CN201410130602A CN103904044A CN 103904044 A CN103904044 A CN 103904044A CN 201410130602 A CN201410130602 A CN 201410130602A CN 103904044 A CN103904044 A CN 103904044A
- Authority
- CN
- China
- Prior art keywords
- layer
- metal
- chip
- fan
- packaging structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3511—Warping
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
本发明涉及一种扇出型晶圆级封装结构及制造工艺,特征是,在扇出型晶圆级封装结构制作时,采用芯片正面朝下的工艺流程,通过在载体圆片(carrierwafer)上制作金属层,然后按芯片的排列位置开通孔(或者直接将开好通孔的金属层粘在载体圆片上);将芯片正面朝下贴放于金属层的开槽内,再进行塑封工艺。从而改变扇出型晶圆级封装(fanoutWLP)的内部结构,增强其刚性和热胀系数,使得整个晶圆(wafer)的翘曲(warpage)以及因塑封料(EMC)涨缩引起的滑移、错位(shift)得到控制;并且金属材料可起到更好的热传导及电磁屏蔽作用。
Description
技术领域
本发明涉及一种扇出型晶圆级封装结构及制造工艺,属于半导体封装技术领域。
背景技术
扇出型晶圆级封装是一种晶圆级加工的嵌入式封装,也是I/O数较多、集成灵活性好的主要先进封装之一。扇出晶圆级封装技术一般采用从晶圆切下单个微芯片,然后嵌到一个新的“人造”晶圆上。嵌入时,必须在微芯片之间为扇出再布线留出足够大的间距。目前,采用塑封(molding)工艺的扇出型封装在翘曲(warpage)控制方面非常困难,另外因塑封料(EMC)涨缩引起的滑移、错位(shift)也很难得到控制。
发明内容
本发明的目的是克服现有技术中存在的不足,提供一种扇出型晶圆级封装结构及制造工艺,有效改善翘曲和塑封材料涨缩引起的滑移错位,简单易行。
按照本发明提供的技术方案,所述扇出型晶圆级封装结构,包括带有第一金属电极和第二金属电极的芯片和金属层,其特征是:所述芯片和金属层通过塑封材料塑封成一个整体,并且芯片的正面和金属层的一表面与塑封材料的正面位于同一平面上;在所述塑封材料的正面设置介电层,介电层中布置再布线金属走线层和凸点下金属层,凸点下金属层上置焊球,再布线金属走线层连接第一金属电极、第二金属电极以及凸点下金属层。
所述扇出型晶圆级封装结构的制造工艺,其特征是,采用以下工艺步骤:
(1)准备载体圆片,在载体圆片上表面涂覆第一粘胶层,并制作金属层,在金属层上制作通孔,裸露出载体圆片的上表面;在金属层的通孔底部涂覆第二粘胶层,将芯片的正面朝下粘贴于载体圆片上;
(2)将金属层、芯片塑封于塑封材料中,并且保证芯片的正面和金属层的一表面与塑封材料的正面位于同一平面上;
(3)去除载体圆片、第一粘胶层和第二粘胶层,裸露出芯片的正面,上下翻转180度,使芯片的正面朝上;
(4)将步骤(3)得到的塑封材料的正面涂覆介电层,在介电层中制作再布线金属走线层和凸点下金属层,再布线金属走线层连接第一金属电极、第二金属电极以及凸点下金属层;
(5)在凸点下金属层上植球回流,得到焊球凸点阵列;
(6)对步骤(5)重构的圆片进行减薄、切割,形成单颗的扇出型芯片封装结构。
所述芯片由具有多个芯片的IC圆片减薄并切割而成。
所述金属层采用溅射、沉积或电镀的方法制作得到,或者采用直接粘贴金属箔/片或金属网板的方式制成。
所述步骤(1)的操作用以下操作代替:在载体圆片上表面涂覆第一粘胶层,粘贴预加工具有通孔的金属层,再将芯片的正面朝下粘贴于载体圆片上。
本发明所述的扇出型晶圆级封装结构及制造工艺可以有效改善翘曲和塑封材料涨缩引起的滑移错位,并且简单易行。
附图说明
图1a为所述IC圆片的示意图。
图1b为所述IC圆片的切割示意图。
图1c为所述IC圆片切割后的示意图。
图2为所述载体圆片上制作金属层的示意图。
图3为在所述金属层上制作通孔的示意图。
图4为在所述金属层的通孔底部粘贴芯片的示意图。
图5为将金属层、芯片塑封于塑封材料中的示意图。
图6为去除载体圆片和粘胶层的示意图。
图7为得到介电层的示意图。
图8为在介电层上得到图形开口的示意图。
图9为得到再布线金属走线层的示意图。
图10为得到凸点下金属层的示意图。
图11为所述扇出型晶圆级封装结构的第一种实施例的示意图。
图12为所述扇出型晶圆级封装结构的第二种实施例的示意图。
图中序号为:芯片100、IC圆片101、第一金属电极102a、第二金属电极102b、载片圆片201、第一粘胶层202、第二粘胶层202a、金属层203、塑封材料501、介电层901、图形开口1001、再布线金属走线层1101、凸点下金属层1201、焊球1301。
具体实施方式
下面结合具体附图对本发明作进一步说明。
如图11、图12所示:所述扇出型晶圆级封装结构包括带有第一金属电极102a和第二金属电极102b的芯片100和金属层203,芯片100和金属层203通过塑封材料501塑封成一个整体,并且芯片100的正面100a和金属层203的一表面203a与塑封材料501的正面501a位于同一平面上;在所述塑封材料501的正面501a设置介电层901,介电层901中布置再布线金属走线层1101和凸点下金属层1201,在凸点下金属层1201上置焊球1301,再布线金属走线层1101连接第一金属电极102a、第二金属电极102b以及凸点下金属层1201。
所述扇出型晶圆级封装结构的制造工艺,采用以下工艺步骤:
(1)如图1a、图1b、图1c所示,提供IC圆片101,IC圆片101包括多个芯片100,将上述IC圆片101减薄并切割成单颗的芯片100;
(2)如图2所示,准备载体圆片201,载体圆片201可以为金属、晶圆、玻璃、有机材料等,在载体圆片201的上表面涂覆第一粘胶层202,并制作金属层203;所述金属层203可以采用溅射、沉积或电镀等方法制作得到,或者采用直接粘贴金属箔/片或金属网板的方式制成;
(3)如图3所示,在步骤(2)得到的金属层203上制作通孔,通孔形状为方形或圆形,尺寸大小与芯片100的尺寸相关,裸露出载体圆片201的上表面;
(4)如图4所示,在步骤(3)得到的金属层203的通孔底部涂覆第二粘胶层202a,将芯片100的正面100a朝下粘贴于载体圆片201上;(当采用整板制作的金属层203时需要进行步骤(3)的刻蚀通孔操作,并涂覆第二粘胶层202a,用以粘贴芯片100;当采用预加工空的金属板/片作为金属层203时,不需要进行步骤(3)的刻蚀通孔操作,涂覆第一粘胶层202后,依次粘贴金属层203和芯片100即可);
(5)如图5所示,将步骤(4)中的金属层203、芯片100通过塑封材料501塑封为一个整体,并且保证芯片100的正面100a和金属层203的一表面203a与塑封材料501的正面501a位于同一平面上;
(6)如图6所示,在步骤(5)得到的塑封材料501通过减薄、刻蚀等方法去除载体圆片201,清洗去除粘胶层,裸露出芯片100的正面100a;将塑封材料501上下翻转180度,使芯片100的正面100a朝上;
(7)如图7所示,在步骤(6)得到的塑封材料501的正面501a涂覆介电层901;如图8所示,在介电层901上开设图形开口1001;如图9所示,通过电镀、化学镀或溅射的方式在介电层901的图形开口1001及其上表面制作单层或多层再布线金属走线层1101,再布线金属走线层1101用于连接第一金属电极102a、第二金属电极102b及凸点下金属层1201;
(8)如图10所示,在步骤(7)得到的再布线金属走线层1101的上表面涂覆介电层,并用光学掩膜、刻蚀等方法得到凸点下金属层(UBM)1201;
(9)如图11、图12所示,在步骤(8)得到的凸点下金属层1201上植球回流,形成焊球1301凸点阵列;
其中,步骤(3)在金属层203上制作通孔时,在金属层203上制作不同的通孔以形成图11和图12不同的金属层203结构;
或者,当步骤(3)采用预加工空的金属板/片作为金属层203时,根据不同的预加工的金属板/片的形状,得到图11、图12不同的金属层203结构;
(10)对步骤(9)重构的圆片进行减薄、切割,形成单颗的扇出型芯片封装结构。
本发明在扇出型晶圆级封装结构制作时,采用芯片正面朝下的工艺流程,通过在载体圆片(carrier wafer)上制作金属层,然后按芯片的排列位置开通孔(或者直接将开好通孔的金属层粘在载体圆片上);将芯片正面朝下贴放于金属层的开槽内,再进行塑封工艺。从而改变扇出型晶圆级封装(fan out WLP)的内部结构,增强其刚性和热胀系数,使得整个晶圆(wafer)的翘曲(warpage)以及因塑封料(EMC)涨缩引起的滑移、错位(shift)得到控制;并且,金属材料可起到更好的热传导及电磁屏蔽作用。
Claims (5)
1.一种扇出型晶圆级封装结构,包括带有第一金属电极(102a)和第二金属电极(102b)的芯片(100)和金属层(203),其特征是:所述芯片(100)和金属层(203)通过塑封材料(501)塑封成一个整体,并且芯片(100)的正面(100a)和金属层(203)的一表面(203a)与塑封材料(501)的正面(501a)位于同一平面上;在所述塑封材料(501)的正面(501a)设置介电层(901),介电层(901)中布置再布线金属走线层(1101)和凸点下金属层(1201),凸点下金属层(1201)上置焊球(1301),再布线金属走线层(1101)连接第一金属电极(102a)、第二金属电极(102b)以及凸点下金属层(1201)。
2.一种扇出型晶圆级封装结构的制造工艺,其特征是,采用以下工艺步骤:
(1)准备载体圆片(201),在载体圆片(201)上表面涂覆第一粘胶层(202),并制作金属层(203),在金属层(203)上制作通孔,裸露出载体圆片(201)的上表面;在金属层(203)的通孔底部涂覆第二粘胶层(202a),将芯片(100)的正面(100a)朝下粘贴于载体圆片(201)上;
(2)将金属层(203)、芯片(100)塑封于塑封材料(501)中,并且保证芯片(100)的正面(100a)和金属层(203)的一表面(203a)与塑封材料(501)的正面(501a)位于同一平面上;
(3)去除载体圆片(201)、第一粘胶层(202)和第二粘胶层(202a),裸露出芯片(100)的正面(100a),上下翻转180度,使芯片(100)的正面(100a)朝上;
(4)将步骤(3)得到的塑封材料(501)的正面(501a)涂覆介电层(901),在介电层(901)中制作再布线金属走线层(1101)和凸点下金属层(1201),再布线金属走线层(1101)连接第一金属电极(102a)、第二金属电极(102b)以及凸点下金属层(1201);
(5)在凸点下金属层(1201)上植球回流,得到焊球(1301)凸点阵列;
(6)对步骤(5)重构的圆片进行减薄、切割,形成单颗的扇出型芯片封装结构。
3.如权利要求2所述的扇出型晶圆级封装结构的制造工艺,其特征是:所述芯片(100)由具有多个芯片(100)的IC圆片(101)减薄并切割而成。
4.如权利要求2所述的扇出型晶圆级封装结构的制造工艺,其特征是:所述金属层(203)采用溅射、沉积或电镀的方法制作得到,或者采用直接粘贴金属箔/片或金属网板的方式制成。
5.如权利要求2所述的扇出型晶圆级封装结构的制造工艺,其特征是:所述步骤(1)的操作用以下操作代替:在载体圆片(201)上表面涂覆第一粘胶层(202),粘贴预加工具有通孔的金属层(203),再将芯片(100)的正面(100a)朝下粘贴于载体圆片(201)上。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410130602.9A CN103904044A (zh) | 2014-04-02 | 2014-04-02 | 一种扇出型晶圆级封装结构及制造工艺 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410130602.9A CN103904044A (zh) | 2014-04-02 | 2014-04-02 | 一种扇出型晶圆级封装结构及制造工艺 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103904044A true CN103904044A (zh) | 2014-07-02 |
Family
ID=50995303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410130602.9A Pending CN103904044A (zh) | 2014-04-02 | 2014-04-02 | 一种扇出型晶圆级封装结构及制造工艺 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103904044A (zh) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105633049A (zh) * | 2014-09-11 | 2016-06-01 | 矽品精密工业股份有限公司 | 封装结构及其制法 |
WO2017024794A1 (zh) * | 2015-08-12 | 2017-02-16 | 中芯长电半导体(江阴)有限公司 | 晶圆级芯片封装方法 |
CN109524371A (zh) * | 2018-11-22 | 2019-03-26 | 中国电子科技集团公司第五十八研究所 | 用于晶圆级扇出封装的圆片结构及采用该圆片结构的晶圆级扇出封装工艺 |
WO2019075720A1 (zh) * | 2017-10-20 | 2019-04-25 | 华为技术有限公司 | 一种芯片封装结构及封装方法 |
CN109686716A (zh) * | 2018-11-28 | 2019-04-26 | 中国电子科技集团公司第五十八研究所 | 晶圆级扇出封装的圆片结构及采用该圆片结构的晶圆级扇出封装工艺 |
CN111211081A (zh) * | 2020-03-09 | 2020-05-29 | 上海朕芯微电子科技有限公司 | 单晶粒减薄背面金属化方法 |
CN111668111A (zh) * | 2019-03-08 | 2020-09-15 | 矽磐微电子(重庆)有限公司 | 半导体封装方法 |
WO2021208961A1 (zh) * | 2020-04-17 | 2021-10-21 | 江苏长电科技股份有限公司 | 扇出封装结构 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060087037A1 (en) * | 2004-10-22 | 2006-04-27 | Phoenix Precision Technology Corporation | Substrate structure with embedded chip of semiconductor package and method for fabricating the same |
TW200950037A (en) * | 2008-05-21 | 2009-12-01 | Phoenix Prec Technology Corp | Substrate having semiconductor chip embedded therein and fabrication method thereof |
CN102969252A (zh) * | 2011-08-31 | 2013-03-13 | 飞思卡尔半导体公司 | 利用具有附接的信号管道的引线框架的具有包封前穿通通孔形成的半导体装置封装 |
-
2014
- 2014-04-02 CN CN201410130602.9A patent/CN103904044A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060087037A1 (en) * | 2004-10-22 | 2006-04-27 | Phoenix Precision Technology Corporation | Substrate structure with embedded chip of semiconductor package and method for fabricating the same |
TW200950037A (en) * | 2008-05-21 | 2009-12-01 | Phoenix Prec Technology Corp | Substrate having semiconductor chip embedded therein and fabrication method thereof |
CN102969252A (zh) * | 2011-08-31 | 2013-03-13 | 飞思卡尔半导体公司 | 利用具有附接的信号管道的引线框架的具有包封前穿通通孔形成的半导体装置封装 |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105633049B (zh) * | 2014-09-11 | 2018-05-22 | 矽品精密工业股份有限公司 | 封装结构的制法 |
CN105633049A (zh) * | 2014-09-11 | 2016-06-01 | 矽品精密工业股份有限公司 | 封装结构及其制法 |
WO2017024794A1 (zh) * | 2015-08-12 | 2017-02-16 | 中芯长电半导体(江阴)有限公司 | 晶圆级芯片封装方法 |
US11309227B2 (en) | 2017-10-20 | 2022-04-19 | Huawei Technologies Co., Ltd. | Chip package structure having a package substrate disposed around a die |
WO2019075720A1 (zh) * | 2017-10-20 | 2019-04-25 | 华为技术有限公司 | 一种芯片封装结构及封装方法 |
CN109524371A (zh) * | 2018-11-22 | 2019-03-26 | 中国电子科技集团公司第五十八研究所 | 用于晶圆级扇出封装的圆片结构及采用该圆片结构的晶圆级扇出封装工艺 |
CN109686716A (zh) * | 2018-11-28 | 2019-04-26 | 中国电子科技集团公司第五十八研究所 | 晶圆级扇出封装的圆片结构及采用该圆片结构的晶圆级扇出封装工艺 |
CN111668111A (zh) * | 2019-03-08 | 2020-09-15 | 矽磐微电子(重庆)有限公司 | 半导体封装方法 |
CN111668111B (zh) * | 2019-03-08 | 2021-09-21 | 矽磐微电子(重庆)有限公司 | 半导体封装方法 |
CN111211081A (zh) * | 2020-03-09 | 2020-05-29 | 上海朕芯微电子科技有限公司 | 单晶粒减薄背面金属化方法 |
CN113539978A (zh) * | 2020-04-17 | 2021-10-22 | 江苏长电科技股份有限公司 | 扇出封装结构 |
WO2021208961A1 (zh) * | 2020-04-17 | 2021-10-21 | 江苏长电科技股份有限公司 | 扇出封装结构 |
CN113539978B (zh) * | 2020-04-17 | 2023-11-10 | 江苏长电科技股份有限公司 | 扇出封装结构 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103887251B (zh) | 扇出型晶圆级封装结构及制造工艺 | |
CN103904044A (zh) | 一种扇出型晶圆级封装结构及制造工艺 | |
US10559525B2 (en) | Embedded silicon substrate fan-out type 3D packaging structure | |
CN103904057B (zh) | PoP封装结构及制造工艺 | |
CN103887291B (zh) | 三维扇出型PoP封装结构及制造工艺 | |
CN105140191B (zh) | 一种封装结构及再分布引线层的制作方法 | |
US10283376B2 (en) | Chip encapsulating method and chip encapsulating structure | |
WO2017124670A1 (zh) | 一种扇出型芯片的封装方法及封装结构 | |
CN103904056A (zh) | 一种PoP封装结构及制造工艺 | |
US20160189983A1 (en) | Method and structure for fan-out wafer level packaging | |
CN103887279B (zh) | 三维扇出型晶圆级封装结构及制造工艺 | |
CN104538318B (zh) | 一种扇出型圆片级芯片封装方法 | |
US20190006196A1 (en) | Method for packaging chip and chip package structure | |
CN106876363A (zh) | 3d连接的扇出型封装结构及其工艺方法 | |
CN109887890B (zh) | 一种扇出型倒置封装结构及其制备方法 | |
CN104037133A (zh) | 一种圆片级芯片扇出封装方法及其封装结构 | |
US11404355B2 (en) | Package with lead frame with improved lead design for discrete electrical components and manufacturing the same | |
TWI812625B (zh) | 用於晶圓階層封裝的方法及裝置 | |
CN105161474A (zh) | 扇出型封装结构及其生产工艺 | |
CN204927271U (zh) | 一种封装结构 | |
CN110890285A (zh) | 一种芯片包覆封装结构及其封装方法 | |
CN103441111B (zh) | 一种三维封装互连结构及其制作方法 | |
CN109979832A (zh) | 封装结构及其制造方法 | |
CN104091793B (zh) | 提高可靠性的微凸点结构及制作方法 | |
US9576820B2 (en) | Semiconductor structure and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140702 |