CN103887251B - 扇出型晶圆级封装结构及制造工艺 - Google Patents

扇出型晶圆级封装结构及制造工艺 Download PDF

Info

Publication number
CN103887251B
CN103887251B CN201410131607.3A CN201410131607A CN103887251B CN 103887251 B CN103887251 B CN 103887251B CN 201410131607 A CN201410131607 A CN 201410131607A CN 103887251 B CN103887251 B CN 103887251B
Authority
CN
China
Prior art keywords
chip
layer
metal
fan
metal level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410131607.3A
Other languages
English (en)
Other versions
CN103887251A (zh
Inventor
王宏杰
陈南南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangsu Zhongke core integrated technology Co., Ltd.
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201410131607.3A priority Critical patent/CN103887251B/zh
Publication of CN103887251A publication Critical patent/CN103887251A/zh
Application granted granted Critical
Publication of CN103887251B publication Critical patent/CN103887251B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及一种扇出型晶圆级封装结构及制造工艺,特征是,在扇出型晶圆级封装结构制作时,采用芯片正面朝上的工艺流程,通过在载体圆片上先制作金属层,然后按芯片的排列位置开通孔(或者直接将开好槽的金属层粘在载体圆片上);将芯片正面朝上贴放于金属层的开槽内,再进行塑封工艺。从而改变扇出型晶圆级封装的内部结构,增强其刚性和热胀系数,使得整个晶圆的翘曲以及因塑封料涨缩引起的滑移、错位得到控制;并且,金属材料可起到更好的热传导及电磁屏蔽作用。

Description

扇出型晶圆级封装结构及制造工艺
技术领域
本发明涉及一种扇出型晶圆级封装结构及制造工艺,属于半导体封装技术领域。
背景技术
扇出型晶圆级封装是一种晶圆级加工的嵌入式封装,也是I/O数较多、集成灵活性好的主要先进封装之一。扇出晶圆级封装技术一般采用从晶圆切下单个微芯片,然后嵌到一个新的“人造”晶圆上。嵌入时,必须在微芯片之间为扇出再布线留出足够大的间距。目前,采用塑封(molding)工艺的扇出型封装在翘曲(warpage)控制方面非常困难,现有技术的解决方案都是从材料特性、塑封最终形方面来减小翘曲;另外因塑封料(EMC)涨缩引起的滑移、错位(shift)也很难得到控制。
发明内容
本发明的目的是克服现有技术中存在的不足,提供一种扇出型晶圆级封装结构及制造工艺,可以更有效地改善翘曲,并且简单易行。
按照本发明提供的技术方案,所述扇出型晶圆级封装结构,包括带有第一金属电极和第二金属电极的芯片和金属层,芯片和金属层通过塑封材料塑封成一个整体;其特征是:所述芯片的正面与塑封材料的正面位于同一平面,芯片的背面和金属层的一表面与塑封材料的背面位于同一平面,并且金属层的高度小于芯片的高度;在所述塑封材料的正面设置介电层,介电层中布置再布线金属走线层和凸点下金属层,在凸点下金属层上置焊球,再布线金属走线层连接第一金属电极、第二金属电极以及凸点下金属层。
所述凸点下金属层的顶面与介电层的顶面平齐,或者突出于介电层的表面。
所述扇出型晶圆级封装结构的制造工艺,其特征是,采用以下工艺步骤:
(1)准备载体圆片,在载体圆片上表面涂覆第一粘胶层,并制作金属层,在金属层上制作通孔,裸露出载体圆片的上表面;在金属层的通孔底部涂覆第二粘胶层,将芯片正面朝上粘贴于载体圆片上;所述金属层的高度比芯片的高度低;
(2)将金属层、芯片塑封于塑封材料中,并且保证芯片的正面与塑封材料的正面位于同一平面,芯片的背面和金属层的一表面与塑封材料的背面位于同一平面;
(3)在塑封材料的正面涂覆介电层,在介电层上制作再布线金属走线层,再布线金属走线层连接第一金属电极和第二金属电极;
(4)去除载体圆片和粘胶层,裸露出芯片的背面;在再布线金属走线层的上表面涂覆介电层,并在介电层中制作凸点下金属层,凸点下金属层嵌入介电层中,与再布线金属走线层连接;
(5)在凸点下金属层上植球回流,形成焊球凸点阵列;
(6)对上述重构的圆片进行减薄、切割,形成单颗的扇出型芯片封装结构。
所述芯片由具有多个芯片的IC圆片减薄并切割而成。
所述金属层采用溅射、沉积或电镀的方法制作得到,或者采用直接粘贴金属箔/片或金属网板的方式制成。
所述步骤(1)的操作采用以下操作代替:在载体圆片上表面涂覆第一粘胶层,粘贴预加工具有通孔的金属层,再将芯片正面朝上粘贴于载体圆片上。
本发明所述的扇出型晶圆级封装结构及制造工艺可以有效改善翘曲和塑封材料涨缩引起的滑移错位,并且简单易行。
附图说明
图1a为所述IC圆片的示意图。
图1b为所述IC圆片的切割示意图。
图1c为所述IC圆片切割后的示意图。
图2为所述载体圆片上制作金属层的示意图。
图3为在所述金属层上制作通孔的示意图。
图4为在所述金属层的通孔底部粘贴芯片的示意图。
图5为将金属层、芯片塑封于塑封材料中的示意图。
图6为得到介电层的示意图。
图7为得到再布线金属走线层的示意图。
图8为去除载体圆片和粘胶层以及得到凸点下金属层的示意图。
图9a为所述扇出型晶圆级封装结构的第一种实施例的示意图。
图9b为所述扇出型晶圆级封装结构的第二种实施例的示意图。
图中序号为:芯片100、IC圆片101、第一金属电极102a、第二金属电极102b、载片圆片201、第一粘胶层202、第二粘胶层202a、金属层203、塑封材料501、介电层901、图形开口1001、再布线金属走线层1101、凸点下金属层1201、焊球1301。
具体实施方式
下面结合具体附图对本发明作进一步说明。
如图9a、图9b所示:所述扇出型晶圆级封装结构包括带有第一金属电极102a和第二金属电极102b的芯片100和金属层203,芯片100和金属层203通过塑封材料501塑封成一个整体;所述芯片100的正面100a与塑封材料501的正面501a位于同一平面,芯片100的背面100b和金属层203的一表面203a与塑封材料501的背面501b位于同一平面,并且金属层203的高度小于芯片100的高度,从而金属层203的另一表面203b与芯片100的正面100a位于不同平面;在所述塑封材料501的正面501a设置介电层901,介电层901中布置再布线金属走线层1101和凸点下金属层1201,在凸点下金属层1201上置焊球1301,再布线金属走线层1101连接第一金属电极102a、第二金属电极102b以及凸点下金属层1201;所述凸点下金属层1201的顶面可以与介电层901的顶面平齐,也可以突出于介电层901的表面。
所述扇出型晶圆级封装结构的制造工艺,采用以下工艺步骤:
(1)如图1a、图1b、图1c所示,提供IC圆片101,IC圆片101包括多个芯片100,将上述IC圆片101减薄并切割成单颗的芯片100;
(2)如图2所示,准备载体圆片201,载体圆片201可以为金属、晶圆、玻璃、有机材料等,在载体圆片201的上表面涂覆第一粘胶层202,并制作金属层203;所述金属层203可以采用溅射、沉积或电镀等方法制作得到,或者采用直接粘贴金属箔/片或金属网板的方式制成;金属层203的选择在高度上要比芯片100的高度低;
(3)如图3所示,在步骤(2)得到的金属层203上制作通孔,通孔形状为方形或圆形,尺寸大小与芯片100的尺寸相关,裸露出载体圆片201的上表面;
(4)如图4所示,在步骤(3)得到的金属层203的通孔底部涂覆第二粘胶层202a,将芯片100的正面100a朝上粘贴于载体圆片201上;(当采用整板制作的金属层203时需要进行步骤(3)的刻蚀通孔操作,并涂覆第二粘胶层202a,用以粘贴芯片100;当采用预加工空的金属板/片作为金属层203时,不需要进行步骤(3)的刻蚀通孔操作,涂覆第一粘胶层202后,依次粘贴金属层203和芯片100即可);
(5)如图5所示,将步骤(4)中的金属层203、芯片100通过塑封材料501塑封为一个整体,并且保证芯片100的正面100a与塑封材料501的正面501a位于同一平面,芯片100的背面100b和金属层203的一表面203a与塑封材料501的背面501b位于同一平面;由于金属层203的高度比芯片100的高度小,从而金属层203的另一表面203b与芯片100的正面100a在不同平面上;
(6)如图6所示,在步骤(5)得到的塑封材料501的正面501a涂覆介电层901,介电层901的材料可以从阻焊剂、聚酰亚胺、聚苯并恶唑、模塑料等中选择;在介电层901上开设图形开口1001;
(7)如图7所示,在步骤(6)得到的塑封材料501正面的介电层901上制作单层或多层再布线金属走线层1101,再布线金属走线层1101通过图形开口1001连接第一金属电极102a和第二金属电极102b;
(8)如图8所示,将步骤(7)得到的塑封材料501通过减薄、刻蚀等方法去除载体圆片201,清洗去除粘胶层,裸露出芯片100的背面100b;在再布线金属走线层1101的上表面涂覆介电层,并在介电层中用光学掩膜、刻蚀等方法得到凸点下金属层(UBM)1201;凸点下金属层1201嵌入介电层901中,与再布线金属走线层1101连接;凸点下金属层1201的顶面可以与介电层901的顶面平齐,也可以突出于介电层901的表面;
(9)如图9a、图9b所示,在步骤(8)得到的凸点下金属层1201上植球回流,形成焊球1301凸点阵列;
其中,步骤(3)在金属层203上制作通孔时,在金属层203上制作不同的通孔以形成图9a和图9b不同的金属层203结构;
或者,当步骤(3)采用预加工空的金属板/片作为金属层203时,根据不同的预加工的金属板/片的形状,得到图9a、图9b不同的金属层203结构;
(10)对步骤(9)重构的圆片进行减薄、切割,形成单颗的扇出型芯片封装结构。
本发明在扇出型晶圆级封装结构制作时,采用芯片正面朝上的工艺流程,通过在载体圆片(carrier wafer)上先制作金属层,然后按芯片的排列位置开通孔(或者直接将开好槽的金属层粘在载体圆片上);将芯片正面朝上贴放于金属层的开槽内,再进行塑封工艺。从而改变扇出型晶圆级封装(fan out WLP)的内部结构,增强其刚性和热胀系数,使得整个晶圆(wafer)的翘曲(warpage)以及因塑封料(EMC)涨缩引起的滑移、错位(shift)得到控制;并且,金属材料可起到更好的热传导及电磁屏蔽作用。

Claims (6)

1.一种扇出型晶圆级封装结构,包括带有第一金属电极(102a)和第二金属电极(102b)的芯片(100)和金属层(203),芯片(100)和金属层(203)通过塑封材料(501)塑封成一个整体;其特征是:所述芯片(100)的正面(100a)与塑封材料(501)的正面(501a)位于同一平面,芯片(100)的背面(100b)和金属层(203)的一表面(203a)与塑封材料(501)的背面(501b)位于同一平面,并且金属层(203)的高度小于芯片(100)的高度;在所述塑封材料(501)的正面(501a)设置介电层(901),介电层(901)中布置再布线金属走线层(1101)和凸点下金属层(1201),在凸点下金属层(1201)上置焊球(1301),再布线金属走线层(1101)连接第一金属电极(102a)、第二金属电极(102b)以及凸点下金属层(1201)。
2.如权利要求1所述的扇出型晶圆级封装结构,其特征是:所述凸点下金属层(1201)的顶面与介电层(901)的顶面平齐,或者突出于介电层(901)的表面。
3.一种扇出型晶圆级封装结构的制造工艺,其特征是,采用以下工艺步骤:
(1)准备载体圆片(201),在载体圆片(201)上表面涂覆第一粘胶层(202),并制作金属层(203),在金属层(203)上制作通孔,裸露出载体圆片(201)的上表面;在金属层(203)的通孔底部涂覆第二粘胶层(202a),将芯片(100)的正面(100a)朝上粘贴于载体圆片(201)上;所述金属层(203)的高度比芯片(100)的高度低;
(2)将金属层(203)、芯片(100)塑封于塑封材料(501)中,并且保证芯片(100)的正面(100a)与塑封材料(501)的正面(501a)位于同一平面,芯片(100)的背面(100b)和金属层(203)的一表面(203a)与塑封材料(501)的背面(501b)位于同一平面;
(3)在塑封材料(501)的正面(501a)涂覆介电层(901),在介电层(901)上制作再布线金属走线层(1101),再布线金属走线层(1101)连接设置在芯片上的第一金属电极(102a)和第二金属电极(102b);
(4)去除载体圆片(201)和粘胶层,裸露出芯片(100)的背面(100b);在再布线金属走线层(1101)的上表面涂覆介电层,并在介电层中制作凸点下金属层(1201),凸点下金属层(1201)嵌入介电层(901)中,与再布线金属走线层(1101)连接;
(5)在凸点下金属层(1201)上植球回流,形成焊球(1301)凸点阵列;
(6)对经步骤(1)~步骤(5)得到的圆片进行减薄、切割,形成单颗的扇出型芯片封装结构。
4.如权利要求3所述的扇出型晶圆级封装结构的制造工艺,其特征是:所述芯片(100)由具有多个芯片(100)的IC圆片(101)减薄并切割而成。
5.如权利要求3所述的扇出型晶圆级封装结构的制造工艺,其特征是:所述金属层(203)采用溅射、沉积或电镀的方法制作得到,或者采用直接粘贴金属箔/片或金属网板的方式制成。
6.如权利要求3所述的扇出型晶圆级封装结构的制造工艺,其特征是:所述步骤(1)的操作采用以下操作代替:在载体圆片(201)上表面涂覆第一粘胶层(202),粘贴预加工具有通孔的金属层(203),再将芯片(100)的正面(100a)朝上粘贴于载体圆片(201)上。
CN201410131607.3A 2014-04-02 2014-04-02 扇出型晶圆级封装结构及制造工艺 Active CN103887251B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410131607.3A CN103887251B (zh) 2014-04-02 2014-04-02 扇出型晶圆级封装结构及制造工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410131607.3A CN103887251B (zh) 2014-04-02 2014-04-02 扇出型晶圆级封装结构及制造工艺

Publications (2)

Publication Number Publication Date
CN103887251A CN103887251A (zh) 2014-06-25
CN103887251B true CN103887251B (zh) 2016-08-24

Family

ID=50956081

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410131607.3A Active CN103887251B (zh) 2014-04-02 2014-04-02 扇出型晶圆级封装结构及制造工艺

Country Status (1)

Country Link
CN (1) CN103887251B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11837557B2 (en) 2016-08-24 2023-12-05 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103526B (zh) * 2014-07-22 2017-10-24 华进半导体封装先导技术研发中心有限公司 一种改进的扇出型方片级三维半导体芯片封装工艺
CN104103527B (zh) * 2014-07-22 2017-10-24 华进半导体封装先导技术研发中心有限公司 一种改进的扇出型方片级半导体芯片封装工艺
CN104103529A (zh) * 2014-07-22 2014-10-15 华进半导体封装先导技术研发中心有限公司 一种扇出型方片级半导体三维芯片封装工艺
CN105097566A (zh) * 2015-07-01 2015-11-25 华进半导体封装先导技术研发中心有限公司 一种晶圆级扇出封装的制作方法
CN106548973A (zh) * 2015-09-17 2017-03-29 中芯长电半导体(江阴)有限公司 扇出型晶圆级封装方法
CN105957845A (zh) * 2016-07-11 2016-09-21 华天科技(昆山)电子有限公司 一种带有电磁屏蔽的芯片封装结构及其制作方法
KR102487681B1 (ko) * 2016-08-31 2023-01-11 린텍 가부시키가이샤 반도체 장치의 제조 방법
EP3686926A4 (en) * 2017-10-20 2020-08-05 Huawei Technologies Co., Ltd. CHIP BOX STRUCTURE AND ENCLOSURE PROCESS
CN108364917A (zh) * 2018-02-02 2018-08-03 华天科技(昆山)电子有限公司 半导体封装结构及其封装方法
CN108847412B (zh) * 2018-06-01 2019-05-21 清华大学 基于系统级封装的柔性电子器件
CN109524371A (zh) * 2018-11-22 2019-03-26 中国电子科技集团公司第五十八研究所 用于晶圆级扇出封装的圆片结构及采用该圆片结构的晶圆级扇出封装工艺
CN111354671A (zh) * 2018-12-21 2020-06-30 深南电路股份有限公司 芯片封装方法及芯片封装体
CN113539978B (zh) * 2020-04-17 2023-11-10 江苏长电科技股份有限公司 扇出封装结构
CN112802823A (zh) * 2021-03-30 2021-05-14 江苏芯德半导体科技有限公司 一种emi屏蔽的晶圆级芯片封装结构及封装方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07202064A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 半導体装置
US6452278B1 (en) * 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
TW200414454A (en) * 2003-01-21 2004-08-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
CN1945817A (zh) * 2005-10-07 2007-04-11 株式会社瑞萨科技 半导体器件及其制造方法
CN101299432A (zh) * 2007-05-01 2008-11-05 松下电器产业株式会社 光学器件及其制造方法
CN102130066A (zh) * 2003-07-11 2011-07-20 快捷韩国半导体有限公司 晶片级芯片尺寸封装及其制造和使用方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07202064A (ja) * 1993-12-28 1995-08-04 Toshiba Corp 半導体装置
US6452278B1 (en) * 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
TW200414454A (en) * 2003-01-21 2004-08-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
CN102130066A (zh) * 2003-07-11 2011-07-20 快捷韩国半导体有限公司 晶片级芯片尺寸封装及其制造和使用方法
CN1945817A (zh) * 2005-10-07 2007-04-11 株式会社瑞萨科技 半导体器件及其制造方法
CN101299432A (zh) * 2007-05-01 2008-11-05 松下电器产业株式会社 光学器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11837557B2 (en) 2016-08-24 2023-12-05 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same

Also Published As

Publication number Publication date
CN103887251A (zh) 2014-06-25

Similar Documents

Publication Publication Date Title
CN103887251B (zh) 扇出型晶圆级封装结构及制造工艺
CN103904057B (zh) PoP封装结构及制造工艺
CN103887291B (zh) 三维扇出型PoP封装结构及制造工艺
CN103904044A (zh) 一种扇出型晶圆级封装结构及制造工艺
EP3422398A1 (en) Silicon substrate embedded, fan-out, 3d package structure
US9773684B2 (en) Method of manufacturing fan out wafer level package
CN105140191B (zh) 一种封装结构及再分布引线层的制作方法
CN105144367B (zh) 半导体器件和制造半导体器件的方法
CN103887279B (zh) 三维扇出型晶圆级封装结构及制造工艺
CN109411410A (zh) 平衡有虚设铜图案的嵌入pcb单元表面的半导体器件和方法
CN105448752A (zh) 埋入硅基板扇出型封装方法
CN104037124B (zh) 形成用于fo-ewlb中电源/接地平面的嵌入导电层的半导体器件和方法
JP2006128597A (ja) チップサイズパッケージの構造、及びその形成方法
CN104600039B (zh) 双面互联扇出工艺
CN104465418A (zh) 一种扇出晶圆级封装方法
CN110010553A (zh) 形成超高密度嵌入式半导体管芯封装的半导体器件和方法
CN104051431A (zh) 具有射频屏蔽的系统、半导体器件及其制造方法
TWI233188B (en) Quad flat no-lead package structure and manufacturing method thereof
CN111403356A (zh) 一种模块化天线的扇出型封装结构的制备工艺
CN104037133A (zh) 一种圆片级芯片扇出封装方法及其封装结构
CN103985647B (zh) 一种制备铜柱凸点的方法
CN109937614A (zh) 芯片连线方法及结构
CN109887890A (zh) 一种扇出型倒置封装结构及其制备方法
CN105355574B (zh) 镍金凸块的制作方法及镍金凸块组件
CN105161474A (zh) 扇出型封装结构及其生产工艺

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20181205

Address after: 221000 Xuzhou Economic and Technological Development Zone, Xuzhou City, Jiangsu Province, east side of high-tech road and south side of pioneering Road

Patentee after: Jiangsu Zhongke core integrated technology Co., Ltd.

Address before: 214135 Jiangsu Wuxi New District Taihu international science and Technology Park, No. 200, Linghu Road, China, D1 International Innovation Park, China sensor network.

Patentee before: National Center for Advanced Packaging Co., Ltd.