JPH07202064A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 124
- 239000002184 metal Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000017525 heat dissipation Effects 0.000 claims description 14
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 239000000919 ceramic Substances 0.000 claims description 5
- 239000000853 adhesive Substances 0.000 abstract description 10
- 230000001070 adhesive effect Effects 0.000 description 8
- 238000007789 sealing Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 1
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Abstract
(57)【要約】
【目的】良好な放熱性を保ちつつ、基板電位を与える裏
面電極を形成することを可能にした半導体装置を提供す
ることである。 【構成】半導体装置は半導体チップ11と、半導体チッ
プ11の裏面を導電性接着剤12を介して接合しかつ角
部に突起部13aを有する半導体チップ搭載板13と、
半導体チップ搭載板13を接着剤14を介して接合する
放熱板15と、バンプ16、17を介して半導体チップ
11及び半導体搭載板13を接続する導電路形成部材1
8とを含む。半導体チップ搭載板13は、絶縁性板13
1と半導体チップ11を接合する側の面を被覆する金属
層132とからなり、突起部13aは、半導体チップ1
1を接合した際に、突起部13aの底面と半導体チップ
11の表面との高さが一致するように形成される。
面電極を形成することを可能にした半導体装置を提供す
ることである。 【構成】半導体装置は半導体チップ11と、半導体チッ
プ11の裏面を導電性接着剤12を介して接合しかつ角
部に突起部13aを有する半導体チップ搭載板13と、
半導体チップ搭載板13を接着剤14を介して接合する
放熱板15と、バンプ16、17を介して半導体チップ
11及び半導体搭載板13を接続する導電路形成部材1
8とを含む。半導体チップ搭載板13は、絶縁性板13
1と半導体チップ11を接合する側の面を被覆する金属
層132とからなり、突起部13aは、半導体チップ1
1を接合した際に、突起部13aの底面と半導体チップ
11の表面との高さが一致するように形成される。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
基板電位を与えるための裏面電極を有する半導体チップ
を搭載する半導体装置に関するものである。
基板電位を与えるための裏面電極を有する半導体チップ
を搭載する半導体装置に関するものである。
【0002】
【従来の技術】半導体チップから発生する熱を放熱する
には、半導体チップの裏面から熱を外部に伝達すること
が効率のよい方法である。ところで、半導体基板に特定
の電位を与えたりする場合、半導体チップの裏面に裏面
電極を設けることが望ましいことも知られている。しか
しながら、裏面を用いて、放熱を行うことと裏面電極を
形成することとを同時に行うことは困難である。
には、半導体チップの裏面から熱を外部に伝達すること
が効率のよい方法である。ところで、半導体基板に特定
の電位を与えたりする場合、半導体チップの裏面に裏面
電極を設けることが望ましいことも知られている。しか
しながら、裏面を用いて、放熱を行うことと裏面電極を
形成することとを同時に行うことは困難である。
【0003】以下、従来の構造を図4を参照して説明す
る。半導体装置は、半導体チップ101と、該半導体チ
ップ101の裏面にバッファ−102を介して接合され
た半導体チップ搭載板103と、半導体チップ101の
表面をバンプ104を介して接合された導電路形成部材
105と、それらを封止する封止樹脂106とからな
る。導電路形成部材105は、半導体チップ101と対
向する側の面(表面)及び内部に導電路107が形成さ
れており、裏面にはそれら導電路107と各々接続され
る外部端子用バンプ108が設けられている。バッファ
−102は弾力がありかつ熱伝導率の高い材料により形
成されている。
る。半導体装置は、半導体チップ101と、該半導体チ
ップ101の裏面にバッファ−102を介して接合され
た半導体チップ搭載板103と、半導体チップ101の
表面をバンプ104を介して接合された導電路形成部材
105と、それらを封止する封止樹脂106とからな
る。導電路形成部材105は、半導体チップ101と対
向する側の面(表面)及び内部に導電路107が形成さ
れており、裏面にはそれら導電路107と各々接続され
る外部端子用バンプ108が設けられている。バッファ
−102は弾力がありかつ熱伝導率の高い材料により形
成されている。
【0004】このような構造であると、半導体チップ1
01から発生する熱はバッファ−102及び半導体チッ
プ搭載板103から放散され、高放熱を実現するのに有
利な構造である。しかし、本構造では、半導体チップ1
01に裏面電極を形成することは不可能である。そのた
め、半導体基板に特定の電位を与えるためには、裏面電
極を形成することが望ましいが、本構造では裏面に形成
すべき電極を表面に形成している。従って、チップサイ
ズを増大させることになると共に、半導体チップ101
のプロセス上半導体基板に負担となっている。
01から発生する熱はバッファ−102及び半導体チッ
プ搭載板103から放散され、高放熱を実現するのに有
利な構造である。しかし、本構造では、半導体チップ1
01に裏面電極を形成することは不可能である。そのた
め、半導体基板に特定の電位を与えるためには、裏面電
極を形成することが望ましいが、本構造では裏面に形成
すべき電極を表面に形成している。従って、チップサイ
ズを増大させることになると共に、半導体チップ101
のプロセス上半導体基板に負担となっている。
【0005】
【発明が解決しようとする課題】本発明は、良好な放熱
性を保ちつつ、基板電位を与える裏面電極を形成するこ
とを可能にした半導体装置を提供することを目的とす
る。
性を保ちつつ、基板電位を与える裏面電極を形成するこ
とを可能にした半導体装置を提供することを目的とす
る。
【0006】
【課題を解決するための手段】本発明による半導体装置
は、裏面に裏面電極を有する半導体チップと、上記半導
体チップの裏面を接合しかつ少なくとも上記半導体チッ
プと接合する第1の面が金属でありかつ上記第1の面の
周辺部分に少なくとも突起部を有する半導体搭載部と、
上記半導体搭載部の第2の面を接続する放熱板と、上記
半導体チップ及び上記半導体搭載部と接続しかつ表面及
び内部に導電路を有する導電路形成部材とを含み、上記
突起部の表面と上記半導体チップの表面とは水平な位置
である。また、上記突起物は上記半導体搭載部の周辺部
分に配置され、例えば4隅に形成される。
は、裏面に裏面電極を有する半導体チップと、上記半導
体チップの裏面を接合しかつ少なくとも上記半導体チッ
プと接合する第1の面が金属でありかつ上記第1の面の
周辺部分に少なくとも突起部を有する半導体搭載部と、
上記半導体搭載部の第2の面を接続する放熱板と、上記
半導体チップ及び上記半導体搭載部と接続しかつ表面及
び内部に導電路を有する導電路形成部材とを含み、上記
突起部の表面と上記半導体チップの表面とは水平な位置
である。また、上記突起物は上記半導体搭載部の周辺部
分に配置され、例えば4隅に形成される。
【0007】
【作用】上記半導体装置によれば、上記半導体チップの
裏面は上記半導体搭載部の上記金属部分に接合されてお
り、上記裏面電極は上記半導体搭載部の上記突起部にお
いて上記導電路形成部材と接続する。また、半導体チッ
プからの熱は上記半導体搭載部を介して上記放熱板より
放散される。従って、半導体チップの裏面に裏面電極を
形成することができると共にその裏面より熱を放散する
ことができる。
裏面は上記半導体搭載部の上記金属部分に接合されてお
り、上記裏面電極は上記半導体搭載部の上記突起部にお
いて上記導電路形成部材と接続する。また、半導体チッ
プからの熱は上記半導体搭載部を介して上記放熱板より
放散される。従って、半導体チップの裏面に裏面電極を
形成することができると共にその裏面より熱を放散する
ことができる。
【0008】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。本発明による第1の実施例を図1より説明す
る。同図(a)によれば、半導体装置は、半導体チップ
11と、半導体チップ11の裏面を導電性接着剤12を
介して接合しかつ周辺部、例えば角部に突起部13a
(同図(b))を有する半導体チップ搭載板13と、半
導体チップ搭載板13を接着剤14を介して接合する放
熱板15と、半導体チップ11表面の図示しないパッド
電極上に形成されたバンプ16及び半導体チップ搭載板
13の突起部13a上に形成されたバンプ17と、それ
らバンプ16、17を介して半導体チップ11及び半導
体搭載板13と接続する導電路形成部材18と、半導体
チップ11を封止する封止樹脂19とからなる。導電路
形成部材18は、半導体チップ11と対向する側の面
(表面)とその内部に導電路181が形成されており、
裏面には導電路181にそれぞれ接続する外部端子用バ
ンプ20が形成されている。半導体チップ11及び半導
体搭載板13の突起部13aは、それぞれバンプ16、
17を介して導電路181に接続される。
明する。本発明による第1の実施例を図1より説明す
る。同図(a)によれば、半導体装置は、半導体チップ
11と、半導体チップ11の裏面を導電性接着剤12を
介して接合しかつ周辺部、例えば角部に突起部13a
(同図(b))を有する半導体チップ搭載板13と、半
導体チップ搭載板13を接着剤14を介して接合する放
熱板15と、半導体チップ11表面の図示しないパッド
電極上に形成されたバンプ16及び半導体チップ搭載板
13の突起部13a上に形成されたバンプ17と、それ
らバンプ16、17を介して半導体チップ11及び半導
体搭載板13と接続する導電路形成部材18と、半導体
チップ11を封止する封止樹脂19とからなる。導電路
形成部材18は、半導体チップ11と対向する側の面
(表面)とその内部に導電路181が形成されており、
裏面には導電路181にそれぞれ接続する外部端子用バ
ンプ20が形成されている。半導体チップ11及び半導
体搭載板13の突起部13aは、それぞれバンプ16、
17を介して導電路181に接続される。
【0009】次に、同図(b)を参照して、半導体チッ
プ搭載板13を詳細を説明する。半導体チップ搭載板1
3は、絶縁性板131と半導体チップ11を接合する側
の面を被覆する金属層132とからなり、半導体チップ
11と接合される側の周辺部分は凸状の突起部13aが
設けられた構造である。絶縁性板131として、熱伝導
率が高く絶縁性の高いセラミックが用いられている。突
起部13aは、半導体チップ11を接合した際に、突起
部13aの底面と半導体チップ11の表面との高さが一
致するように形成される。突起部13aの高さは、半導
体チップ11の厚さ+接着剤14の厚さに相当する。
プ搭載板13を詳細を説明する。半導体チップ搭載板1
3は、絶縁性板131と半導体チップ11を接合する側
の面を被覆する金属層132とからなり、半導体チップ
11と接合される側の周辺部分は凸状の突起部13aが
設けられた構造である。絶縁性板131として、熱伝導
率が高く絶縁性の高いセラミックが用いられている。突
起部13aは、半導体チップ11を接合した際に、突起
部13aの底面と半導体チップ11の表面との高さが一
致するように形成される。突起部13aの高さは、半導
体チップ11の厚さ+接着剤14の厚さに相当する。
【0010】同図(c)によれば、半導体チップ11は
半導体チップ搭載板13の中央に導電性接着剤12によ
り接合され、半導体チップ搭載板13は放熱板に接着剤
14により接合される。半導体チップ搭載板13の突起
部13a上及び半導体チップ11の上記パッド電極上
に、バンプ16,17が同一の高さに形成される。
半導体チップ搭載板13の中央に導電性接着剤12によ
り接合され、半導体チップ搭載板13は放熱板に接着剤
14により接合される。半導体チップ搭載板13の突起
部13a上及び半導体チップ11の上記パッド電極上
に、バンプ16,17が同一の高さに形成される。
【0011】また、本半導体装置を形成において、図3
に示すような状態、バンプ16,17が形成された状態
で、放熱板15側を導電路形成部材18に押し付けてバ
ンプ16,17をそれぞれ導電路181に接続させてい
る。それゆえ、突起部13aの高さを上述のように規定
することにより、半導体チップ11を押し潰したりする
ことなく、容易に導電路形成部材18と接続することが
できる。
に示すような状態、バンプ16,17が形成された状態
で、放熱板15側を導電路形成部材18に押し付けてバ
ンプ16,17をそれぞれ導電路181に接続させてい
る。それゆえ、突起部13aの高さを上述のように規定
することにより、半導体チップ11を押し潰したりする
ことなく、容易に導電路形成部材18と接続することが
できる。
【0012】このような構造の半導体装置であると、半
導体チップ11の裏面に裏面電極を形成することができ
る。その裏面電極は金属層132と接続し、バンプ17
及び電導路181を介して外部端子用バンプ20に電気
的に接続される。また、半導体チップ11から発生する
熱は、半導体チップ搭載板13を介して放熱板15より
放散される。半導体チップ搭載板13の絶縁性板131
はセラミックであり、放熱板15はCu等からなるた
め、放熱性がよい。
導体チップ11の裏面に裏面電極を形成することができ
る。その裏面電極は金属層132と接続し、バンプ17
及び電導路181を介して外部端子用バンプ20に電気
的に接続される。また、半導体チップ11から発生する
熱は、半導体チップ搭載板13を介して放熱板15より
放散される。半導体チップ搭載板13の絶縁性板131
はセラミックであり、放熱板15はCu等からなるた
め、放熱性がよい。
【0013】更に、外部に放熱フィンを取り付ける場合
でも、フィンを電気的に中立とすることが可能となり、
ひいては集積回路の高周波での動作特性を向上されるこ
とが可能である。
でも、フィンを電気的に中立とすることが可能となり、
ひいては集積回路の高周波での動作特性を向上されるこ
とが可能である。
【0014】次に、本発明による第2の実施例を図2を
参照して説明する。但し、第1の実施例と異なるところ
のみを説明する。本実施例における半導体チップ搭載部
21は、第1の実施例における半導体チップ搭載板13
と放熱板15とに相当する。半導体チップ搭載部21
は、放熱性に優れたCuW,Cu等の金属から作成され
ており、その周辺部には突起部21aが形成されてい
る。半導体チップ11は導電性接着剤12を介して半導
体チップ搭載板21に接合される。同図(b)に示すよ
うに、突起部21a上にはバンプ17、半導体チップ1
1のパッド電極上にはバンプ16が形成される。
参照して説明する。但し、第1の実施例と異なるところ
のみを説明する。本実施例における半導体チップ搭載部
21は、第1の実施例における半導体チップ搭載板13
と放熱板15とに相当する。半導体チップ搭載部21
は、放熱性に優れたCuW,Cu等の金属から作成され
ており、その周辺部には突起部21aが形成されてい
る。半導体チップ11は導電性接着剤12を介して半導
体チップ搭載板21に接合される。同図(b)に示すよ
うに、突起部21a上にはバンプ17、半導体チップ1
1のパッド電極上にはバンプ16が形成される。
【0015】更に、本発明による第3の実施例を図3を
参照して説明する。但し、第1の実施例と異なるところ
のみを説明する。本実施例における半導体チップ搭載部
31は、第1の実施例における半導体チップ搭載板13
と同様に、セラミック系の絶縁性板311と、半導体チ
ップ11と接合する面を被覆する金属層312とからな
り、周辺部に突起部31aが設けられている。本構造の
半導体装置であると、半導体チップ11から発生する熱
は半導体チップ搭載部31から放散され、半導体チップ
11の裏面電極は金属層312、バンプ17及び電導路
181を介して外部端子用バンプ20に接続される。
尚、各実施例における突起部は、4隅に設けた例である
が、突起部は任意の位置の設けることができるのはいう
までもない。
参照して説明する。但し、第1の実施例と異なるところ
のみを説明する。本実施例における半導体チップ搭載部
31は、第1の実施例における半導体チップ搭載板13
と同様に、セラミック系の絶縁性板311と、半導体チ
ップ11と接合する面を被覆する金属層312とからな
り、周辺部に突起部31aが設けられている。本構造の
半導体装置であると、半導体チップ11から発生する熱
は半導体チップ搭載部31から放散され、半導体チップ
11の裏面電極は金属層312、バンプ17及び電導路
181を介して外部端子用バンプ20に接続される。
尚、各実施例における突起部は、4隅に設けた例である
が、突起部は任意の位置の設けることができるのはいう
までもない。
【0016】
【発明の効果】本発明によれば、半導体チップの裏面に
裏面電極を形成することと裏面からの放熱とを同時に行
うことができる。裏面電極を形成することにより、チッ
プサイズの小型化につながる。また、裏面電極を含め半
導体チップに形成された電極を導電路形成部材にバンプ
を介して接続することができ、高密度実装を図ることが
できる。
裏面電極を形成することと裏面からの放熱とを同時に行
うことができる。裏面電極を形成することにより、チッ
プサイズの小型化につながる。また、裏面電極を含め半
導体チップに形成された電極を導電路形成部材にバンプ
を介して接続することができ、高密度実装を図ることが
できる。
【図1】本発明による第1の実施例を模式的に示す断面
図(a)と、(a)中の半導体チップ搭載板部分を拡大
した断面図(b)と、(a)を半導体チップ表面方向か
らみた部分平面図(c)である。
図(a)と、(a)中の半導体チップ搭載板部分を拡大
した断面図(b)と、(a)を半導体チップ表面方向か
らみた部分平面図(c)である。
【図2】本発明による第2の実施例を模式的に示す断面
図(a)と、(a)を半導体チップ表面方向からみた部
分平面図(b)である。
図(a)と、(a)を半導体チップ表面方向からみた部
分平面図(b)である。
【図3】本発明による第3の実施例を模式的に示す断面
図である。
図である。
【図4】従来における半導体装置を示す断面図である。
11…半導体チップ、12…導電性接着剤、13…半導
体チップ搭載板 13a…突起部、131…絶縁性板、132…金属層 14…接着剤、15…放熱板、16,17…バンプ 18…導電路形成部材、181…導電路 19…封止樹脂、20…外部端子用バンプ 21…半導体チップ搭載部、21a…突起部 31…半導体チップ搭載部、31a…突起部 311…絶縁性板、332…金属層
体チップ搭載板 13a…突起部、131…絶縁性板、132…金属層 14…接着剤、15…放熱板、16,17…バンプ 18…導電路形成部材、181…導電路 19…封止樹脂、20…外部端子用バンプ 21…半導体チップ搭載部、21a…突起部 31…半導体チップ搭載部、31a…突起部 311…絶縁性板、332…金属層
Claims (6)
- 【請求項1】 基板電位を与えるための裏面電極を有す
る半導体チップと、上記半導体チップの裏面を接合しか
つ少なくとも上記半導体チップと接合する第1の面が金
属でありかつ上記第1の面の周辺部分に少なくとも突起
部を有する半導体搭載部と、上記半導体搭載部の第2の
面に接続される放熱板と、上記半導体チップ及び上記半
導体搭載部と接続しかつ表面及び内部に導電路を有する
導電路形成部材とを具備する半導体装置。 - 【請求項2】 上記突起部の表面と上記半導体チップの
表面とは同じ高さに位置することを特徴とする請求項1
記載の半導体装置。 - 【請求項3】 上記突起部と上記半導体チップに設けれ
たパッド電極は、それぞれバンプを介して上記導電路に
接続されることを特徴とする請求項1記載の半導体装
置。 - 【請求項4】 上記半導体搭載部は、セラミック系の絶
縁性板と上記半導体チップと対向する面を被覆する金属
層からなることを特徴とする請求項1記載の半導体装
置。 - 【請求項5】 上記半導体搭載部と上記放熱板とは一体
成形され、かつ放熱性の高い金属からなることを特徴と
する請求項1記載の半導体装置。 - 【請求項6】 上記半導体搭載部と上記放熱板とは一体
成形され、かつセラミック系の絶縁性板と上記半導体チ
ップと対向する面を被覆する金属層からなることを特徴
とする請求項1記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05337420A JP3073644B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
US08/688,823 US5619070A (en) | 1993-12-28 | 1996-07-31 | Semiconductor device which radiates heat and applies substrate potential from rear surface of semiconductor chip |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05337420A JP3073644B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07202064A true JPH07202064A (ja) | 1995-08-04 |
JP3073644B2 JP3073644B2 (ja) | 2000-08-07 |
Family
ID=18308469
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05337420A Expired - Fee Related JP3073644B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5619070A (ja) |
JP (1) | JP3073644B2 (ja) |
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JP2014154635A (ja) * | 2013-02-06 | 2014-08-25 | Fujitsu Semiconductor Ltd | 半導体装置および半導体装置の製造方法 |
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Also Published As
Publication number | Publication date |
---|---|
JP3073644B2 (ja) | 2000-08-07 |
US5619070A (en) | 1997-04-08 |
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