CN104037133A - 一种圆片级芯片扇出封装方法及其封装结构 - Google Patents
一种圆片级芯片扇出封装方法及其封装结构 Download PDFInfo
- Publication number
- CN104037133A CN104037133A CN201410288940.5A CN201410288940A CN104037133A CN 104037133 A CN104037133 A CN 104037133A CN 201410288940 A CN201410288940 A CN 201410288940A CN 104037133 A CN104037133 A CN 104037133A
- Authority
- CN
- China
- Prior art keywords
- chip
- wafer
- packaged
- wiring layer
- metal coupling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 47
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 47
- 239000002184 metal Substances 0.000 claims abstract description 92
- 229910052751 metal Inorganic materials 0.000 claims abstract description 92
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 79
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 79
- 239000010703 silicon Substances 0.000 claims abstract description 79
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000005498 polishing Methods 0.000 claims abstract description 6
- 230000008878 coupling Effects 0.000 claims description 51
- 238000010168 coupling process Methods 0.000 claims description 51
- 238000005859 coupling reaction Methods 0.000 claims description 51
- 238000012856 packing Methods 0.000 claims description 18
- 238000002161 passivation Methods 0.000 claims description 18
- 229910000679 solder Inorganic materials 0.000 claims description 15
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 9
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 239000010949 copper Substances 0.000 claims description 9
- 238000005538 encapsulation Methods 0.000 claims description 9
- 238000000227 grinding Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 239000000945 filler Substances 0.000 claims description 3
- 238000000608 laser ablation Methods 0.000 claims description 2
- 238000012512 characterization method Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 13
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 6
- 238000005520 cutting process Methods 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000003801 milling Methods 0.000 abstract 1
- 238000005476 soldering Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 71
- 239000000758 substrate Substances 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012536 packaging technology Methods 0.000 description 3
- 239000002390 adhesive tape Substances 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 239000005022 packaging material Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
- H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
- H01L2924/15156—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
本发明公开了一种圆片级芯片扇出封装方法及其封装结构,属于半导体封装技术领域。其首先在硅晶圆上刻蚀浅硅腔体并顺次在硅晶圆表面制作介电层和再布线层Ⅰ,其次在所述硅晶圆的上表面的再布线层Ⅰ上制备若干个金属凸块,接着将制备有芯片表面金属凸点的待封装芯片倒装放置到浅硅腔体里,并将整个硅晶圆进行塑封,然后将塑封体顶部研磨抛光并将金属凸块的上表面露出,再在塑封体的上表面制备再布线层Ⅱ,将金属凸块的输出端重布成阵列并放置焊锡球,最后切割成单颗封装体。本发明圆片级芯片扇出封装方法避免了待封装芯片在塑封工艺中的偏移问题,并降低了封装工艺过程中圆片的翘曲问题,从而降低了工艺难度,并提升了封装产品的可靠性。
Description
技术领域
本发明涉及一种圆片级芯片扇出封装方法及其封装结构,属于半导体封装技术领域。
背景技术
圆片级芯片尺寸封装是在整个晶圆上进行再布线和焊锡球凸点制备,最后再切割为单颗芯片的一种制作方式。该种封装的最终封装尺寸与芯片尺寸相当,可以实现封装的小型化和轻量化,在便携式设备中有着广泛的应用。随着半导体硅工艺的发展,芯片的关键尺寸越来越小,为了降低成本,在进行芯片制作时倾向于选择较先进的集成度更高的芯片制作工艺,这就使得芯片的尺寸越来越小,芯片表面的I/O密度也越来越高。但是,与此同时印刷电路板的制造工艺和表面贴装技术并没有很大的提升。对于这种I/O密度比较高的芯片,如若进行圆片级封装,为了确保待封装芯片与印刷线路板能够形成互连必须将高密度的I/O扇出为低密度的封装引脚,亦即进行圆片级芯片扇出封装。
目前,在圆片级芯片扇出封装中最主要的是由英飞凌公司开发的eWLP封装,此封装技术主要包含下述工艺过程:首先将芯片2正面通过胶带粘接在衬底晶圆上,进行晶圆级塑封,将衬底晶圆剥离,然后在芯片2正面进行再布线,形成再布线层3,并植焊锡球5,最后将封装体切成单颗。这种封装技术由于采用胶带进行粘接,在塑封的高温过程中其粘合力较难保证,这就导致芯片2在塑封过程中在塑封料模流的冲击下会产生位移,从而影响后续再布线工艺,因而封装工艺难管控且良率不高。另外,芯片2直接嵌入到塑封体1中,由于芯片2与塑封体1热膨胀系数不同,在封装过程中,温度的变化势必会产生应力,使圆片易出现较大的翘曲度,从而影响封装产品的可靠性以及到后续封装工艺,而在使用过程中,由于应力的存在,也易出现芯片2在塑封体1中脱落的失效,影响封装产品在使用过程中的可靠性。
发明内容
承上所述,本发明的目的在于克服上述圆片级芯片扇出封装方法的不足,提供一种圆片级芯片扇出封装方法及其封装结构,以避免待封装芯片在塑封工艺中的偏移问题,并降低封装工艺过程中圆片的翘曲问题,从而降低工艺难度,提升封装产品在使用过程中的可靠性。
本发明的目的是这样实现的:
本发明一种圆片级芯片扇出封装方法,该方法包括:
取一硅晶圆,在所述硅晶圆上刻蚀若干个阵列排布的浅硅腔体;
在所述硅晶圆的上表面及浅硅腔体的表面设置介电层,再在所述介电层的表面选择性地设置再布线层Ⅰ;
在所述硅晶圆的上表面的再布线层Ⅰ上制备若干个金属凸块,所述金属凸块与再布线层Ⅰ固连;
将制备有芯片表面金属凸点的若干个待封装芯片倒装至所述浅硅腔体的底部,并与所述再布线层Ⅰ形成电气连接;
对制备有金属凸块和完成待封装芯片倒装的硅晶圆进行塑封,形成塑封体;
将所述塑封体的顶部进行研磨抛光,形成研磨面并露出金属凸块的上表面;
在塑封体的研磨面选择性地制备再布线层Ⅱ,所述再布线层Ⅱ与上述金属凸块的上表面固连;
在再布线层Ⅱ的表面设置钝化层,并形成若干个钝化层开口,所述钝化层开口内设置焊锡球;
将硅晶圆的下表面进行研磨减薄;
将上述完成封装的硅晶圆切割成单颗封装体。
本发明所述浅硅腔体的刻蚀深度为100微米到200微米。
本发明对制备有金属凸块和完成待封装芯片倒装的硅晶圆进行塑封前还包括步骤:用底填料对待封装芯片与浅硅腔体之间的空间进行填充。
本发明将所述塑封体的顶部进行研磨抛光,形成研磨面并露出金属凸块的上表面还包括步骤:通过激光烧蚀或刻蚀方法在金属凸块的上方开设塑封开口,露出金属凸块的上表面。
本发明所述金属凸块和芯片表面金属凸点的材质为铜。
本发明所述金属凸块呈阵列排布。
本发明所述金属凸块的上表面高于待封装芯片的背面,其边界尺寸大于80微米。
本发明所述金属凸块的高度为50到100微米。
本发明所述芯片表面金属凸点的高度为15微米到35微米,其边界尺寸大于60微米。
本发明所述芯片表面金属凸点呈阵列排布。
本发明形成的封装结构背面有硅基体做支撑,并且刻蚀了浅硅腔体用于承载待封装芯片,浅硅腔体与金属凸块、芯片表面金属凸点的有机结合,有效地压缩了待封装芯片的占用空间,使塑封形成的塑封体比较薄,有利于减小待封装芯片与塑封体热膨胀系数不同的影响。
本发明有益效果是:
本发明在进行塑封时用比较薄的塑封体进行圆片级塑封,减小了待封装芯片与塑封体热膨胀系数不同的影响,同时将待封装芯片完全包裹在塑封料里,其与再布线层Ⅰ、再布线层Ⅱ通过Bump(指金属凸块、芯片表面金属凸点)互联,不仅避免了待封装芯片在塑封工艺中的偏移问题,而且减小了整个圆片的翘曲度,降低了封装工艺难度,提高了封装产品的可靠性。
为了让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附图式作详细说明如下。
附图说明
图1为现有圆片级芯片扇出封装结构示意图;
图2为本发明一种圆片级芯片扇出封装结构的实施例一的剖面示意图;
图3到图7为图2的实施例一的一种圆片级芯片扇出封装方法的制做流程示意图;
图8为本发明一种圆片级芯片扇出封装结构的实施例二的剖面示意图;
图9至图10为图8的实施例二的一种圆片级芯片扇出封装方法的制做流程的部分示意图;
图11为本发明一种圆片级芯片扇出封装结构的待扇出芯片与浅硅腔体、焊锡球位置关系和数目关系的示意图。
主要元件符号说明
硅晶圆100
硅基体110
浅硅腔体111
切割道112
介电层120
再布线层Ⅰ131
再布线层Ⅱ132
金属凸块140
塑封体150
塑封开口151
钝化层160
钝化层开口161
焊锡球170
待封装芯片210
芯片表面金属凸点220
焊锡帽230。
具体实施方式
现在将在下文中参照附图更加充分地描述本发明,在附图中示出了本发明的示例性实施例,从而本公开将本发明的范围充分地传达给本领域的技术人员。然而,本发明可以以许多不同的形式实现,并且不应被解释为限制于这里阐述的实施例。
实施例一,参见图2
一种圆片级芯片扇出封装结构,其在硅基体110的上表面设有下凹的浅硅腔体111,一般呈倒梯形。浅硅腔体111的深度为100微米到200微米,以承载待封装芯片210。在硅基体110的上表面和浅硅腔体111的表面覆盖介电层120,该介电层120为有机或者无机材料,主要起绝缘作用。在介电层120的表面选择性地设置再布线层Ⅰ131,再布线层Ⅰ131沿浅硅腔体111的底部向上延伸至同侧的硅基体110的上表面,再布线层Ⅰ131通过圆片级再布线工艺可以实现单层或多层分布。待封装芯片210的正面设置有若干个芯片表面金属凸点220,芯片表面金属凸点220的一端分别与待封装芯片210的输入/输出端子连接,且每一待封装芯片210的输入/输出端子对应不只一个芯片表面金属凸点220。芯片表面金属凸点220的横截面通常呈圆形,其直径不大于60微米,其高度为15微米到35微米,为微型金属凸点。芯片表面金属凸点220为导电金属,通常采用铜,制成芯片表面铜凸点。芯片表面金属凸点220的另一端有焊锡帽230。
待封装芯片210通过芯片表面金属凸点220倒装至浅硅腔体111内与再布线层Ⅰ131实现电气互连,焊锡帽230起连接固定作用。再布线层Ⅰ131在彼此相邻的两个待封装芯片210的输入/输出端子之间选择性不连续。在硅基体110的上表面的再布线层Ⅰ131的表面设置若干个圆柱体状的金属凸块140,其直径不小于80微米。金属凸块140的上表面高于待封装芯片210的背面,以给待封装芯片210提供足够的高度空间。一般以金属凸块140的高度为50到100微米为佳。金属凸块140的材质为导电金属,通常为铜,制成铜柱凸块。对待封装芯片210、金属凸块140和再布线层Ⅰ131所在的空间采用塑封工艺进行塑封,形成塑封体150,塑封体150的上表面(一般为研磨面)与金属凸块140的上表面齐平。在塑封体150的表面设置再布线层Ⅱ132,并与金属凸块140形成电气互连。在再布线层Ⅱ132的表面覆盖钝化层160,并选择性地设置若干个呈阵列排布的钝化层开口161,以供焊锡球170通过钝化层开口161与再布线层Ⅱ132形成电气互连。形成的焊锡球170一般也呈阵列排布。
上述实施例一的圆片级芯片扇出封装结构的封装方法如下:
如图4之图A和图4之图B所示,取一硅晶圆100,在硅晶圆100的上表面制备光刻胶保护层,并通过曝光显影的方式在要形成浅硅腔体111的地方形成光刻胶开口图形,然后通过反应离子刻蚀或湿法腐蚀的方式在硅晶圆100上形成规则排列的浅硅腔体111,如图3所示,图4之图B为图3的A-A剖视示意图,浅硅腔体111的尺寸根据待扇出待封装芯片210的尺寸而定。
如图4之图C所示,在硅晶圆100的上表面及浅硅腔体111的表面制备一层介电层120。
如图4之图D所示,在介电层120上面依次通过溅射、光刻和电镀的方式选择性地制备再布线层Ⅰ131,该再布线层Ⅰ131的连接端位置根据待扇出的待封装芯片210的输入/输出端子即芯片表面金属凸点220的位置确定,并从浅硅腔体111的底部延伸至同侧的硅晶圆100的上表面。
如图5之图E所示,在硅晶圆100的上表面的再布线层Ⅰ131上制作金属凸块140,金属凸块140采用常规的bump制作工艺:依次通过溅射、光刻、电镀、腐蚀工艺成形。该金属凸块140的直径大于80微米,高度为50到100微米。金属凸块140的横截面的形状由光刻图形决定。
如图5之图F所示,将制备有芯片表面金属凸点220的待封装芯片倒装连接到浅硅腔体111的底部的对应再布线层Ⅰ131上,通过回流工艺将芯片表面金属凸点220与再布线层Ⅰ131的连接端固连。
如图5之图G所示,对完成倒装的待封装芯片的硅晶圆100进行晶圆级塑封,在硅晶圆100上形成塑封体150,塑封体150包裹金属凸块140、待封装芯片210和再布线层Ⅰ131及其周围空间。
如图6之图H所示,对塑封体150的顶部进行研磨抛光减薄,并使得塑封体150的研磨面与金属凸块140的上表面齐平。
如图6之图I所示,在塑封体150的上表面制备再布线层Ⅱ132,使其与芯片表面金属凸点220或待封装芯片210的电气关系对应,并通过再排布工艺,使再布线层Ⅱ132的连接端成阵列排布,在再布线层Ⅱ132的表面覆盖起到保护作用的钝化层160,并于再布线层Ⅱ132的连接端上方形成钝化层开口161,钝化层开口161露出再布线层Ⅱ132的连接端,
如图6之图J所示,在钝化层开口161处植焊锡球170,形成最终的球栅阵列。
如图6之图K所示,将硅晶圆100背面研磨减薄到目标厚度,再沿切割道112进行封装体切割,如图3所示,最终形成本发明所述一种圆片级芯片扇出封装结构,如图7所示。
实施例二,参见图8
本发明一种圆片级芯片扇出封装结构,其在硅基体110的上表面设有下凹的浅硅腔体111,浅硅腔体111的深度为100微米到200微米。在硅基体110的上表面和浅硅腔体111的表面覆盖介电层120,该介电层120为有机或者无机材料,主要起绝缘作用。在介电层120的表面选择性地设置再布线层Ⅰ131,再布线层Ⅰ131沿浅硅腔体111的底部向上延伸至同侧的硅基体110的上表面,再布线层Ⅰ131通过圆片级再布线工艺可以实现单层或多层分布。待封装芯片210的正面设置有若干个芯片表面金属凸点220,芯片表面金属凸点220的一端分别与待封装芯片210的输入/输出端子连接,且每一待封装芯片210的输入/输出端子对应不只一个芯片表面金属凸点220。芯片表面金属凸点220的横截面通常呈圆形,其直径不大于60微米,其高度为15微米到35微米,为微型金属凸点。芯片表面金属凸点220为导电金属,通常采用铜。芯片表面金属凸点220的另一端有焊锡帽230。
待封装芯片210通过芯片表面金属凸点220倒装至浅硅腔体111内与再布线层Ⅰ131实现电气互连,焊锡帽230起连接固定作用。再布线层Ⅰ131在彼此相邻的两个待封装芯片210的输入/输出端子之间选择性不连续。在硅基体110的上表面的再布线层Ⅰ131的表面设置若干个圆柱体状的金属凸块140,其直径不小于80微米。金属凸块140的上表面高于待封装芯片210的背面,以给待封装芯片210提供足够的高度空间。一般以金属凸块140的高度为50到100微米为佳。金属凸块140的材质为导电金属,通常为铜,制成铜柱凸块。对待封装芯片210、金属凸块140和再布线层Ⅰ131所在的空间采用塑封工艺进行塑封,形成塑封体150。塑封体150于金属凸块140的顶部留有一定厚度h,并开设塑封开口151,仅露出金属凸块140的上表面。该厚度h由实际工艺设计确定,一般为10至20微米,如图9之图H’所示。
如图9之图I’至图9之图K’所示,在塑封体150的表面设置再布线层Ⅱ132,并与金属凸块140通过塑封开口151形成电气互连,在再布线层Ⅱ132的表面覆盖钝化层160,并选择性地设置若干个呈阵列排布的钝化层开口161,露出再布线层Ⅱ132的连接端,以供焊锡球170通过钝化层开口161与再布线层Ⅱ132形成电气互连。形成的焊锡球170一般也呈阵列排布,如图10所示。
本发明一种圆片级芯片扇出封装结构在同一浅硅腔体内设置的待封装芯片210的数目可以不止一个,如图11所示,浅硅腔体111内并排设置两个待封装芯片210,此两个待封装芯片210的功能可以相同,也可以不同。待封装芯片210的数目和在浅硅腔体111内的相对位置根据实际需要设计。数个焊锡球170足以满足圆片级芯片扇出封装结构与线路板的连接需要。
本发明一种圆片级芯片扇出封装结构,待封装芯片210倒装于浅硅腔体111之后,因待封装芯片210与浅硅腔体111之间的空间较狭小、结构层次较复杂,通常情况下,需要用底填料采用底填工艺先对待封装芯片210浅硅腔体111之间的空间进行填充,以防止直接塑封可能存在的虚塑封,然后再进行晶圆级塑封,这种工艺过程和封装结构也包含在本发明专利中。
本发明一种圆片级芯片扇出封装方法及其封装结构不限于上述优选实施例,如芯片表面金属凸点220的横截面除了可以呈圆形外,三角形、四边形等其它多边形都可以,只要其横截面的尺寸边界不大于60微米;金属凸块140的横截面除了可以呈圆形外,三角形、四边形等其它多边形也可以,只要其横截面的尺寸边界不大于80微米;焊锡球170也可以是其它连接件,以实现与线路板连接。金属凸块140与焊锡球170的个数、位置、形状等的灵活设置,给圆片级芯片扇出封装结构提供了更多设计空间。
因此任何本领域技术人员在不脱离本发明的精神和范围内,依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰,均落入本发明权利要求所界定的保护范围内。
Claims (10)
1.一种圆片级芯片扇出封装方法,该方法包括:
取一硅晶圆,在所述硅晶圆上刻蚀若干个阵列排布的浅硅腔体;
在所述硅晶圆的上表面及浅硅腔体的表面设置介电层,再在所述介电层的表面选择性地设置再布线层Ⅰ;
在所述硅晶圆的上表面的再布线层Ⅰ上制备若干个金属凸块,所述金属凸块与再布线层Ⅰ固连;
将制备有芯片表面金属凸点的若干个待封装芯片倒装至所述浅硅腔体的底部,并与所述再布线层Ⅰ形成电气连接;
对制备有金属凸块和完成待封装芯片倒装的硅晶圆进行塑封,形成塑封体;
将所述塑封体的顶部进行研磨抛光,形成研磨面并露出金属凸块的上表面;
在塑封体的研磨面选择性地制备再布线层Ⅱ,所述再布线层Ⅱ与上述金属凸块的上表面固连;
在再布线层Ⅱ的表面设置钝化层,并形成若干个钝化层开口,所述钝化层开口内设置焊锡球;
将硅晶圆的下表面进行研磨减薄;
将上述完成封装的硅晶圆切割成单颗封装体。
2.如权利要求1所述的一种圆片级芯片扇出封装方法,其特征在于:所述浅硅腔体的刻蚀深度为100微米到200微米。
3.如权利要求1所述的一种圆片级芯片扇出封装方法,其特征在于:对制备有金属凸块和完成待封装芯片倒装的硅晶圆进行塑封前还包括步骤:用底填料对待封装芯片与浅硅腔体之间的空间进行填充。
4.如权利要求1所述的一种圆片级芯片扇出封装方法,其特征在于:将所述塑封体的顶部进行研磨抛光,形成研磨面并露出金属凸块的上表面还包括步骤:通过激光烧蚀或刻蚀方法在金属凸块的上方开设塑封开口,露出金属凸块的上表面。
5.如权利要求1所述的一种圆片级芯片扇出封装结构,其特征方法:所述金属凸块和芯片表面金属凸点的材质为铜。
6.如权利要求5所述的一种圆片级芯片扇出封装方法,其特征在于:所述金属凸块呈阵列排布。
7.如权利要求1至6中任一项所述的一种圆片级芯片扇出封装方法,其特征在于:所述金属凸块的上表面高于待封装芯片的背面,其边界尺寸大于80微米。
8.如权利要求7所述的一种圆片级芯片扇出封装方法,其特征在于:所述金属凸块的高度为50到100微米。
9.如权利要求1至5中任一项所述的一种圆片级芯片扇出封装方法,其特征在于:所述芯片表面金属凸点的高度为15微米到35微米,其边界尺寸大于60微米。
10.如权利要求9所述的一种圆片级芯片扇出封装方法,其特征在于:所述芯片表面金属凸点呈阵列排布。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410288940.5A CN104037133B (zh) | 2014-06-26 | 2014-06-26 | 一种圆片级芯片扇出封装方法及其封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410288940.5A CN104037133B (zh) | 2014-06-26 | 2014-06-26 | 一种圆片级芯片扇出封装方法及其封装结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104037133A true CN104037133A (zh) | 2014-09-10 |
CN104037133B CN104037133B (zh) | 2017-01-11 |
Family
ID=51467853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410288940.5A Active CN104037133B (zh) | 2014-06-26 | 2014-06-26 | 一种圆片级芯片扇出封装方法及其封装结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104037133B (zh) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104733413A (zh) * | 2015-03-27 | 2015-06-24 | 江阴长电先进封装有限公司 | 一种mosfet封装结构 |
CN105304507A (zh) * | 2015-11-06 | 2016-02-03 | 南通富士通微电子股份有限公司 | 扇出晶圆级封装方法 |
CN105390471A (zh) * | 2015-11-06 | 2016-03-09 | 南通富士通微电子股份有限公司 | 扇出晶圆级封装结构 |
CN107644861A (zh) * | 2017-10-27 | 2018-01-30 | 无锡吉迈微电子有限公司 | 芯片再布线封装结构及其实现工艺 |
CN109979884A (zh) * | 2017-12-28 | 2019-07-05 | 黄斐琪 | 功率晶片覆晶封装结构及其封装方法 |
TWI727488B (zh) * | 2019-11-06 | 2021-05-11 | 虹晶科技股份有限公司 | 扇出型封裝結構及其製作方法 |
CN114122240A (zh) * | 2021-11-24 | 2022-03-01 | 重庆康佳光电技术研究院有限公司 | 芯片封装结构及其制备方法 |
CN114551364A (zh) * | 2022-04-28 | 2022-05-27 | 珠海市人民医院 | 一种多芯片扇出型封装结构及封装方法 |
CN114566489A (zh) * | 2022-04-27 | 2022-05-31 | 珠海市人民医院 | 一种具有电磁屏蔽功能的扇出型封装结构及封装方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8138014B2 (en) * | 2010-01-29 | 2012-03-20 | Stats Chippac, Ltd. | Method of forming thin profile WLCSP with vertical interconnect over package footprint |
US9190391B2 (en) * | 2011-10-26 | 2015-11-17 | Maxim Integrated Products, Inc. | Three-dimensional chip-to-wafer integration |
CN102751204B (zh) * | 2012-07-16 | 2014-10-15 | 江阴长电先进封装有限公司 | 一种扇出型圆片级芯片封装方法 |
CN202905686U (zh) * | 2012-07-30 | 2013-04-24 | 江阴长电先进封装有限公司 | 一种多芯片圆片级封装结构 |
TWI574355B (zh) * | 2012-08-13 | 2017-03-11 | 矽品精密工業股份有限公司 | 半導體封裝件及其製法 |
-
2014
- 2014-06-26 CN CN201410288940.5A patent/CN104037133B/zh active Active
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104733413A (zh) * | 2015-03-27 | 2015-06-24 | 江阴长电先进封装有限公司 | 一种mosfet封装结构 |
CN105304507A (zh) * | 2015-11-06 | 2016-02-03 | 南通富士通微电子股份有限公司 | 扇出晶圆级封装方法 |
CN105390471A (zh) * | 2015-11-06 | 2016-03-09 | 南通富士通微电子股份有限公司 | 扇出晶圆级封装结构 |
CN105390471B (zh) * | 2015-11-06 | 2018-06-12 | 通富微电子股份有限公司 | 扇出晶圆级封装结构 |
CN105304507B (zh) * | 2015-11-06 | 2018-07-31 | 通富微电子股份有限公司 | 扇出晶圆级封装方法 |
CN107644861A (zh) * | 2017-10-27 | 2018-01-30 | 无锡吉迈微电子有限公司 | 芯片再布线封装结构及其实现工艺 |
CN109979884A (zh) * | 2017-12-28 | 2019-07-05 | 黄斐琪 | 功率晶片覆晶封装结构及其封装方法 |
TWI727488B (zh) * | 2019-11-06 | 2021-05-11 | 虹晶科技股份有限公司 | 扇出型封裝結構及其製作方法 |
CN114122240A (zh) * | 2021-11-24 | 2022-03-01 | 重庆康佳光电技术研究院有限公司 | 芯片封装结构及其制备方法 |
CN114122240B (zh) * | 2021-11-24 | 2023-05-16 | 重庆康佳光电技术研究院有限公司 | 芯片封装结构及其制备方法 |
CN114566489A (zh) * | 2022-04-27 | 2022-05-31 | 珠海市人民医院 | 一种具有电磁屏蔽功能的扇出型封装结构及封装方法 |
CN114551364A (zh) * | 2022-04-28 | 2022-05-27 | 珠海市人民医院 | 一种多芯片扇出型封装结构及封装方法 |
Also Published As
Publication number | Publication date |
---|---|
CN104037133B (zh) | 2017-01-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104037133B (zh) | 一种圆片级芯片扇出封装方法及其封装结构 | |
US10109573B2 (en) | Packaged semiconductor devices and packaging devices and methods | |
US10008480B2 (en) | Package-on-package structure with through molding via | |
KR101411813B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
KR101645507B1 (ko) | 반도체 패키지 내의 다이간 간격을 감소시키는 언더필 물질 플로우 제어 | |
EP2965353B1 (en) | A substrate-less interposer | |
CN107403786B (zh) | 半导体封装结构 | |
CN107808870A (zh) | 半导体封装件中的再分布层及其形成方法 | |
CN101859752B (zh) | 具有内嵌式芯片及硅导通孔晶粒之堆栈封装结构及其制造方法 | |
KR101734882B1 (ko) | 영역 어레이 유닛 컨넥터를 갖는 적층 가능한 몰딩된 마이크로전자 패키지 | |
CN108010854A (zh) | 封装件及其形成方法 | |
US20170018493A1 (en) | Semiconductor package and manufacturing method thereof | |
CN107689333A (zh) | 半导体封装件及其形成方法 | |
CN105679681A (zh) | 集成电路封装焊盘以及形成方法 | |
KR101605600B1 (ko) | 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 | |
US9257355B2 (en) | Method for embedding a chipset having an intermediary interposer in high density electronic modules | |
CN108666214A (zh) | 半导体器件以及用于形成低廓形嵌入式晶圆级球栅阵列模塑激光封装的方法 | |
CN104752367A (zh) | 晶圆级封装结构及其形成方法 | |
CN105261609A (zh) | 半导体器件封装件、封装方法和封装的半导体器件 | |
TW201911508A (zh) | 電子封裝件 | |
US10297552B2 (en) | Semiconductor device with embedded semiconductor die and substrate-to-substrate interconnects | |
US20120181562A1 (en) | Package having a light-emitting element and method of fabricating the same | |
CN104505382A (zh) | 一种圆片级扇出PoP封装结构及其制造方法 | |
KR101610349B1 (ko) | 솔더링 릴리프 방법 및 솔더링 릴리프 방법을 사용하는 반도체 디바이스 | |
CN106298683B (zh) | 半导体器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |