CN114122240B - 芯片封装结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种芯片封装结构及其制备方法。该芯片封装结构的制备方法，包括：提供基板；于基板表面形成网状排布的金属线路，各金属线路的端部形成有间隔排布的第一沟槽，第一沟槽的延伸方向与金属线路的延伸方向相同，且第一沟槽具有第一深度；键合芯片于金属线路的表面；形成封装层，覆盖芯片和金属线路，得到第一中间封装结构；对第一中间封装结构执行切割工艺，于金属线路的端部形成具有第二深度的第二沟槽，第二深度小于第一深度。上述芯片封装结构的制备方法，可以在执行切割工艺后，在芯片封装结构中的金属线路端部仍保留一定深度的沟槽，便于在研磨时，将不易研磨去除的金属填充至沟槽内，从而避免金属堆积导致封装层和基板分离。
Description
技术领域
本发明涉及芯片封装领域，尤其涉及一种芯片封装结构及其制备方法。
背景技术
Micro-LED(微型发光二极管)是新一代显示技术，比现有的OLED(有机发光二极管)技术亮度更高、发光效率更好、但功耗更低。
现有的Micro LED产品制程主要分五步，一、制作带金属线路的背板；二、将芯片键合在玻璃基板上；三、在玻璃基板上进行封胶；四、对封胶玻璃进行切割和研磨，确定最终的显示尺寸；五、将玻璃基板正面和反面的金属线路进行搭接，最终点亮。
现阶段主要采用激光切割法对封胶玻璃进行切割，激光从黑胶面切割至玻璃内部，然后依靠外力促使切割应力渗透，对玻璃进行裂片，此时玻璃就会存在崩边问题，导致无法进行侧边连线，并且玻璃本身的强度也会降低。因此，需要通过研磨制程将崩边区域研磨掉。
在研磨过程中，金属铜夹在黑胶与玻璃之间，由于金属铜具有很强的拉伸性，导致研磨棒无法将铜研磨掉，所以铜在黑胶与玻璃之间堆积。堆积的铜像一颗铜钉打入黑胶与玻璃之间，随着研磨程度的加深，铜钉的体积也越来越大，最终造成黑胶与玻璃之间分离，环境中的氧气就会造成缝隙中的铜生成氧化铜，导致铜线阻抗增加，影响最终产品的视效。
因此，如何防止黑胶与玻璃基板在研磨过程中发生分离，避免造成铜线氧化和阻抗增加，是亟需解决的问题。
发明内容
鉴于上述现有技术的不足，本申请的目的在于提供一种芯片封装结构及其制备方法，旨在解决研磨过程中黑胶与玻璃基板之间分离而导致铜线阻抗增加、影响产品视效的问题。
本申请提供一种芯片封装结构的制备方法，包括：提供基板；于所述基板表面形成网状排布的金属线路，各所述金属线路的端部形成有间隔排布的第一沟槽，所述第一沟槽的延伸方向与所述金属线路的延伸方向相同，且所述第一沟槽具有第一深度；键合芯片于所述金属线路的表面；形成封装层，覆盖所述芯片和所述金属线路，得到第一中间封装结构；对所述第一中间封装结构执行切割工艺，于所述金属线路的端部形成具有第二深度的第二沟槽，所述第二深度小于所述第一深度。
上述芯片封装结构的制备方法，通过引入端部带有沟槽的金属线路以及设计切割线，可以在执行切割工艺后，在芯片封装结构中的金属线路端部仍保留一定深度的沟槽，从而为后续的研磨工艺做好准备，便于在研磨时，将不易研磨去除的金属填充至沟槽内，从而避免金属堆积导致封装层和基板之间的分离，防止了金属线路的氧化和由此造成的电阻增大，消除了金属线路氧化、电阻增大对产品最终视效造成的不良影响。
可选地，所述对所述第一中间封装结构执行切割工艺，包括：将所述第一中间封装结构真空吸附于底座；确定切割线的位置，所述切割线将所述第一沟槽划分为第一部分和第二部分，所述第一部分包括具有所述第二深度的所述第二沟槽；所述第二部分包括待切割金属部；沿所述切割线切割所述第一中间封装结构，保留所述第一部分，去除所述第二部分。
通过采用真空吸附的方式固定第一中间封装结构，可以快速对封装结构进行固定，并且，真空吸附式底座具有较大的吸附面积，可以确保吸附稳定。此外，通过合理地设计切割线的位置，可以在切割过程中将多余的金属线路部分去除，而保留第二深度的第二沟槽，以便于研磨得到平整的金属线路端部。
可选地，对所述第一中间封装结构执行切割工艺之后得到第二中间封装结构，所述芯片封装结构的制备方法还包括研磨工艺，所述研磨工艺包括：将所述第二中间封装结构真空吸附于所述底座；确定研磨终止线的位置，所述研磨终止线将所述第二沟槽划分为第三部分和第四部分；其中，所述第三部分包括具有第三深度的第三沟槽，所述第四部分包括待研磨金属部；所述待研磨金属部的体积与所述第三沟槽的容量相等；沿所述第二中间封装结构的边缘开始研磨，直到研磨至所述研磨终止线。
通过设置研磨终止线，将金属线路端部的第二沟槽划分为第三沟槽和待研磨金属部，且待研磨金属部的体积与第三沟槽的容积相同，使得研磨后待研磨金属部刚好堆积至第三沟槽中，形成平整的金属线路端部，封装层和基板不再因为金属堆积而产生分离，进而防止了金属线路的氧化和电阻的增加，从而提高了芯片封装结构的质量，保证了最终产品的视效。
可选地，所述形成封装层，包括：于所述芯片和所述金属线路的表面形成单层黑胶层。
选择单层黑胶层作为封装层，可以避免封装层在研磨过程中发生胶层与胶层之间的脱落。
可选地，所述键合芯片于所述金属线路的表面之前，还包括：于所述金属线路的表面形成绝缘层。
基于同样的发明构思，一种芯片封装结构，包括：基板；金属线路，网状排布于所述基板表面，各所述金属线路的端部设置有间隔排布的沟槽，所述沟槽的延伸方向与所述金属线路的延伸方向相同；若干芯片，键合于所述金属线路表面；封装层，覆盖所述芯片和所述金属线路。
上述芯片封装结构，通过在金属线路的端部设置沟槽，可以在研磨过程中，用于容纳不易研磨去除的金属材料，从而避免金属材料在封装层和基板之间堆积，防止封装层和基板因此分离，保护金属线路不被氧化，保证最终产品的视效。
可选地，所述金属线路包括沿第一方向延伸的第一金属线路和沿第二方向延伸的第二金属线路，第一金属线路与第二金属线路相交；所述芯片键合于所述第一金属线路和所述第二金属线路的交叉点。
可选地，所述沟槽的截面形状包括：梯形、半圆形、三角形或矩形。
可选地，所述封装层包括：单层黑胶层。
可选地，所述金属线路与所述芯片之间设置有绝缘层。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中芯片封装结构的制备方法的流程框图。
图2为本申请一实施例中基板的俯视图。
图3为本申请一实施例中于基板表面形成金属线路后的俯视图。
图4为图3区域A中的金属线路端部的放大示意图。
图5为本申请一实施例中于金属线路表面键合芯片后的俯视图。
图6为本申请一实施例中于金属线路表面形成绝缘层后的俯视图。
图7为本申请一实施例中于绝缘层表面键合芯片后的俯视图。
图8为本申请一实施例中形成封装层后的俯视图。
图9为本申请一实施例中基于第一中间封装结构确定的切割线的示意图。
图10为图9区域B中的金属线路端部和切割线的放大示意图。
图11为本申请一实施例中基于切割线切割第一中间封装结构后得到的第二中间封装结构的俯视图。
图12为图11区域C中的金属线路端部和研磨终止线的放大示意图。
图13a-图13c为本申请不同实施例中的金属线路端部的沟槽截面形状的示意图。
图14为本申请一实施例中芯片封装结构的俯视图。
附图标记说明：
101-基板；102-金属线路；1021-第一沟槽；1022-第二沟槽；103-绝缘层；104-芯片；105-封装层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施方式。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请的公开内容理解的更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
现阶段主要采用激光切割法对封胶玻璃进行切割，激光从黑胶面切割至玻璃内部，然后依靠外力促使切割应力渗透，对玻璃进行裂片，此时玻璃就会存在崩边问题，导致无法进行侧边连线，并且玻璃本身的强度也会降低。因此，需要通过研磨制程将崩边区域研磨掉。在研磨过程中，金属线路的材料(例如铜)夹在黑胶与玻璃之间，由于金属铜具有很强的拉伸性，导致研磨棒无法将铜研磨掉，所以铜在黑胶与玻璃之间堆积。堆积的铜像一颗铜钉打入黑胶与玻璃之间，随着研磨程度的加深，铜钉的体积也越来越大，最终造成黑胶与玻璃之间分离，环境中的氧气就会造成缝隙中的铜生成氧化铜，导致铜线阻抗增加，影响最终产品的视效。
基于此，本申请希望提供一种能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。
如图1所示，本申请的一个实施例公开了一种芯片封装结构的制备方法，包括：
S10：提供基板；
S20：于所述基板表面形成网状排布的金属线路，各所述金属线路的端部形成有间隔排布的第一沟槽，所述第一沟槽的延伸方向与所述金属线路的延伸方向相同，且所述第一沟槽具有第一深度；
S30：键合芯片于所述金属线路的表面；
S40：形成封装层，覆盖所述芯片和所述金属线路，得到第一中间封装结构；
S50：对所述第一中间封装结构执行切割工艺，于所述金属线路的端部形成具有第二深度的第二沟槽，所述第二深度小于所述第一深度。
步骤S10中提供的基板101的俯视图如图2所示。示例地，基板101可以包括但不限于玻璃基板、硅基板或其他基板。
在步骤S20中，于基板101表面形成网状排布的金属线路102，金属线路102的端部形成有间隔排布的第一沟槽1021，第一沟槽1021的延伸方向与金属线路102的延伸方向相同，如图3所示。
示例地，金属线路102包括沿第一方向延伸的第一金属线路和沿第二方向延伸的第二金属线路，其中，第一金属线路和第二金属线路相交。可选地，第一金属线路和第二金属线路相互垂直。示例地，金属线路102的端部形成有第一沟槽1021，如图3中的区域A所示。为了更清楚地看到第一沟槽1021的结构，可以参考图4。图4对图3区域A中的金属线路端部进行了放大。从图4中可以看出，第一沟槽1021沿金属线路102的延伸方向延伸，其深度为第一深度D1。示例地，形成金属线路102的材料包括但不限于铜。
在步骤S30中，键合芯片104于金属线路102的表面，如图5所示。示例地，芯片104可以为LED芯片，例如Micro-LED芯片或Mini-LED芯片。示例地，可以采用表面组装技术(Surface Mounted Technology，SMT)将芯片104键合于第一金属线路和第二金属线路的交叉点。
可选地，在将芯片104键合于金属线路102的表面之前，还可以于金属线路102的表面形成绝缘层103，如图6所示。示例地，绝缘层103可以为OC绝缘层。形成绝缘层103后，采用SMT技术将芯片104键合至绝缘层103的表面，如图7所示。
在步骤S40中，形成封装层105，覆盖芯片104和金属线路102，得到第一中间封装结构，如图8所示。示例地，封装层105可以为单层黑胶层。通过采用单层黑胶层对基板101上的金属线路102和芯片104进行封装，可以避免采用多胶层封装时发生胶层脱落。
在步骤S50中，对第一中间封装结构执行切割工艺，于金属线路102的端部形成具有第二深度的第二沟槽，第二深度小于第一深度。具体地，执行切割工艺的步骤包括：
S51：将第一中间封装结构真空吸附于底座。
示例地，可以使用带有真空吸气槽的底座，将第一中间封装结构放置于底座上，然后开启真空吸附功能，固定第一中间封装结构。
S52：确定切割线的位置，切割线将第一沟槽1021划分为第一部分和第二部分，第一部分包括具有第二深度的第二沟槽；第二部分包括待切割金属部，如图9和图10所示。
示例地，开启定位装置，确定第一中间封装结构的基准，根据基准在第一中间封装结构上确定切割线的位置，如图9所示。切割线横向穿过第一沟槽1021，将第一沟槽1021划分为具有第二深度的第二沟槽和待切割金属部。为了更清楚地看到第一沟槽1021和切割线的相对位置关系，可以参考图10。图10对图9区域B中的金属线路102端部进行了放大。
作为示例，定位装置可以为CCD图像传感器。其中，CCD是电荷耦合元件(ChargeCoupled Device)的缩写。
S53：沿切割线切割第一中间封装结构，保留第一部分，去除第二部分。
示例地，可以采用激光切割工艺，沿切割线切割第一中间封装结构，去除切割线外围的部分，得到如图11所示的芯片封装结构。其中，金属线路102的端部保留有具有第二深度的第二沟槽1022。为了更清楚地看到第二沟槽1022的结构，可以参考图12，图12对图11区域C中金属线路102的端部进行了放大。从图12中可以看出，第二沟槽的第二深度为D2，且D2小于D1。
在本实施例中，第二沟槽1022的截面形状为矩形。可选地，第二沟槽1022的截面形状还可以是三角形、梯形或半圆形，如图13a-图13c所示。可选地，第二沟槽1022的截面形状还可以是多种图形的组合。
上述芯片封装结构的制备方法，通过引入端部带有沟槽的金属线路102以及设置合适的切割线位置，可以在执行切割工艺后，在芯片封装结构中的金属线路102端部仍保留一定深度的沟槽，从而为后续的研磨工艺做好准备，便于在研磨时，将不易研磨去除的金属填充至沟槽内，从而避免金属堆积导致封装层105和基板101之间分离，消除了金属线路102氧化、电阻增大对产品最终视效造成的不良影响。
在一个实施例中，对第一中间封装结构执行切割工艺之后得到第二中间封装结构，芯片封装结构的制备方法还包括研磨工艺，研磨工艺包括：
S61：将第二中间封装结构真空吸附于底座。
示例地，将第二中间封装结构放置于前述实施例中的底座上，然后开启真空吸附功能，固定第二中间封装结构。
S62：确定研磨终止线的位置，研磨终止线将第二沟槽1022划分为第三部分和第四部分；其中，第三部分包括具有第三深度的第三沟槽，第四部分包括待研磨金属部；待研磨金属部的体积与第三沟槽的容量相等。
示例地，研磨终止线的位置如图11所示。可以开启CCD图像传感器，确定第二中间封装结构的基准，然后根据基准确定研磨终止线的位置。如图12所示，研磨终止线穿过第二沟槽1022，将第二沟槽1022划分为具有第三深度的第三沟槽和待研磨金属部。其中，待研磨金属部的体积与第三沟槽的容量相等。
S63：沿第二中间封装结构的边缘开始研磨，直到研磨至研磨终止线，得到如图14所示的半导体结构。
示例地，可以使用数控机床(Computer Numerical Control，CNC)控制研磨棒，沿第二中间封装结构的边缘开始研磨。研磨终止线以外的区域为研磨区域，通过研磨可以将研磨区域内的基板101与封装层105去除，而研磨区域内的待研磨金属部由于其自身的延展性，很难被研磨去除，而是对堆积至第三沟槽中。通过精确计算后确定研磨终止线的位置，使得待研磨金属部的体积与第三沟槽的容量相等，因此，当研磨棒研磨至研磨终止线时，待研磨金属部刚好完全堆积至第三沟槽中，形成平整的金属线路端部，如图14所示。
在一个实施例中，在对切割线和研磨终止线的位置进行选择时，还需要考虑最终的芯片封装结构的尺寸。以在执行完切割工艺和研磨工艺后，不仅可以得到平整的金属线路端部，还可以获得具有目标尺寸的芯片封装结构。
上述芯片封装结构的制备方法，通过设置研磨终止线，将金属线路102端部的第二沟槽1022划分为第三沟槽和待研磨金属部，且待研磨金属部的体积与第三沟槽的容积相同，使得研磨后待研磨金属部刚好堆积至第三沟槽中，形成平整的金属线路102端部，封装层105和基板101不再因为金属堆积而产生分离，进而防止了金属线路102的氧化和电阻的增加，从而提高了芯片封装结构的质量，保证了最终产品的视效。
本申请的一个实施例公开了一种芯片封装结构，如图14所示，该芯片封装结构可以采用上述芯片封装结构的制备方法制备得到。
本申请的一个实施例公开了一种显示面板，该显示面板包括图14所示的芯片封装结构。
本申请了一个实施例还公开了一种芯片封装结构，如图11所示，包括：基板101；金属线路102，网状排布于基板101表面，各金属线路102的端部设置有间隔排布的沟槽，沟槽的延伸方向与金属线路102的延伸方向相同；若干芯片104，键合于金属线路102表面；封装层105，覆盖芯片104和金属线路102。
示例地，基板101可以包括但不限于玻璃基板、硅基板或其他基板。金属线路102可以包括沿第一方向延伸的第一金属线路和沿第二方向延伸的第二金属线路，第一金属线路与第二金属线路相交，以形成网状结构。可选地，第一金属线路垂直于第二金属线路，如图11所示。
其中，芯片104键合在第一金属线路和第二金属线路的交叉点处。示例地，芯片104可以为LED芯片，例如Micro-LED芯片或Mini-LED芯片。
本实施例中，金属线路102的端部设置的沟槽可以是前述实施例中的第二沟槽1022，沟槽的截面形状例如为矩形，如图12所示。可选地，沟槽的截面形状还可以是三角形、半圆形或者梯形，如图13a-图13c所示。可选地，沟槽的截面形状还可以是其他图形，例如不规则图形。本申请对沟槽的形状不做限制，类似的设计方案都在本申请的保护范围中。
通过在金属线路102的端部设置沟槽，可以在后续研磨工艺中，为无法研磨去除的金属材料提供一个容纳空间，使得多余的金属材料填充至沟槽内部，避免金属材料在研磨过程中发生堆积，防止封装层105和基板101因此分离，保护金属线路102不被氧化，保证最终产品的视效。
示例地，封装层105可以为单层黑胶层。通过将封装层105设计为单层，而不使用多层胶层进行封装，可以避免多层胶层存在的胶层与胶层之间的脱落问题，尤其是在对芯片封装结构的研磨过程中，如果封装层105为多层胶层，则容易出现胶层脱落的问题。
在一个实施例中，金属线路102与芯片104之间设置有绝缘层103，例如OC绝缘层。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (9)
1.一种芯片封装结构的制备方法，其特征在于，包括：
提供基板；
于所述基板表面形成网状排布的金属线路，各所述金属线路的端部形成有间隔排布的第一沟槽，所述第一沟槽的延伸方向与所述金属线路的延伸方向相同，且所述第一沟槽具有第一深度；
键合芯片于所述金属线路的表面；
形成封装层，覆盖所述芯片和所述金属线路，得到第一中间封装结构；
对所述第一中间封装结构执行切割工艺，于所述金属线路的端部形成具有第二深度的第二沟槽，所述第二深度小于所述第一深度；
对所述第一中间封装结构执行切割工艺之后得到第二中间封装结构，所述芯片封装结构的制备方法还包括研磨工艺，所述研磨工艺包括：
将所述第二中间封装结构真空吸附于底座；
确定研磨终止线的位置，所述研磨终止线将所述第二沟槽划分为第三部分和第四部分；其中，所述第三部分包括具有第三深度的第三沟槽，所述第四部分包括待研磨金属部；所述待研磨金属部的体积与所述第三沟槽的容量相等；沿所述第二中间封装结构的边缘开始研磨，直到研磨至所述研磨终止线。
2.如权利要求1所述的芯片封装结构的制备方法，其特征在于，
所述对所述第一中间封装结构执行切割工艺，包括：
将所述第一中间封装结构真空吸附于底座；
确定切割线的位置，所述切割线将所述第一沟槽划分为第一部分和第二部分，所述第一部分包括具有所述第二深度的所述第二沟槽；所述第二部分包括待切割金属部；
沿所述切割线切割所述第一中间封装结构，保留所述第一部分，去除所述第二部分。
3.如权利要求1所述的芯片封装结构的制备方法，其特征在于，所述形成封装层，包括：
于所述芯片和所述金属线路的表面形成单层黑胶层。
4.如权利要求1-3任一项所述的芯片封装结构的制备方法，其特征在于，所述键合芯片于所述金属线路的表面之前，还包括：
于所述金属线路的表面形成绝缘层。
5.一种芯片封装结构，其特征在于，采用如权利要求1-4任一项所述的芯片封装结构的制备方法制备，包括：
基板；
金属线路，网状排布于所述基板表面，各所述金属线路的端部设置有间隔排布的沟槽，所述沟槽的延伸方向与所述金属线路的延伸方向相同；
若干芯片，键合于所述金属线路表面；
封装层，覆盖所述芯片和所述金属线路。
6.如权利要求5所述的芯片封装结构，其特征在于，所述金属线路包括沿第一方向延伸的第一金属线路和沿第二方向延伸的第二金属线路，第一金属线路与第二金属线路相交；
所述芯片键合于所述第一金属线路和所述第二金属线路的交叉点。
7.如权利要求5所述的芯片封装结构，其特征在于，所述沟槽的截面形状包括：梯形、半圆形、三角形或矩形。
8.如权利要求5所述的芯片封装结构，其特征在于，所述封装层包括：单层黑胶层。
9.如权利要求5-8任一项所述的芯片封装结构，其特征在于，所述金属线路与所述芯片之间设置有绝缘层。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164470A (ja) * | 2000-11-27 | 2002-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2011211159A (ja) * | 2010-03-10 | 2011-10-20 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN103681585A (zh) * | 2013-12-31 | 2014-03-26 | 苏州日月新半导体有限公司 | 引线框架、qfn封装体、及形成qfn封装体的方法 |
| CN104037133A (zh) * | 2014-06-26 | 2014-09-10 | 江阴长电先进封装有限公司 | 一种圆片级芯片扇出封装方法及其封装结构 |
| JP2019036660A (ja) * | 2017-08-18 | 2019-03-07 | 株式会社ディスコ | パッケージ基板の加工方法及びパッケージ基板の加工方法に用いる被覆部材 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102479946B1 (ko) * | 2016-04-06 | 2022-12-22 | 해성디에스 주식회사 | 반도체 패키지 기판 및 그 제조방법 |
-
2021
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164470A (ja) * | 2000-11-27 | 2002-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2011211159A (ja) * | 2010-03-10 | 2011-10-20 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN103681585A (zh) * | 2013-12-31 | 2014-03-26 | 苏州日月新半导体有限公司 | 引线框架、qfn封装体、及形成qfn封装体的方法 |
| CN104037133A (zh) * | 2014-06-26 | 2014-09-10 | 江阴长电先进封装有限公司 | 一种圆片级芯片扇出封装方法及其封装结构 |
| JP2019036660A (ja) * | 2017-08-18 | 2019-03-07 | 株式会社ディスコ | パッケージ基板の加工方法及びパッケージ基板の加工方法に用いる被覆部材 |
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