KR102406916B1 - 칩 패키지 구조 및 칩 패키지 방법 - Google Patents

칩 패키지 구조 및 칩 패키지 방법 Download PDF

Info

Publication number
KR102406916B1
KR102406916B1 KR1020207013970A KR20207013970A KR102406916B1 KR 102406916 B1 KR102406916 B1 KR 102406916B1 KR 1020207013970 A KR1020207013970 A KR 1020207013970A KR 20207013970 A KR20207013970 A KR 20207013970A KR 102406916 B1 KR102406916 B1 KR 102406916B1
Authority
KR
South Korea
Prior art keywords
die
substrate
injection molding
pair
molding material
Prior art date
Application number
KR1020207013970A
Other languages
English (en)
Other versions
KR20200073261A (ko
Inventor
지안핑 팡
옌친 랴오
하오휘 롱
휘 시
Original Assignee
후아웨이 테크놀러지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후아웨이 테크놀러지 컴퍼니 리미티드 filed Critical 후아웨이 테크놀러지 컴퍼니 리미티드
Publication of KR20200073261A publication Critical patent/KR20200073261A/ko
Application granted granted Critical
Publication of KR102406916B1 publication Critical patent/KR102406916B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1329—Protecting the fingerprint sensor against damage caused by the finger
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1318—Sensors therefor using electro-optical elements or layers, e.g. electroluminescent sensing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Human Computer Interaction (AREA)
  • Multimedia (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Injection Moulding Of Plastics Or The Like (AREA)

Abstract

본 출원의 실시예는 전자 기술 분야와 관련하여, 칩 패키징 동안에 일어나는 휨을 완화하기 위한 칩 패키지 구조(400) 및 칩 패키지 방법을 제공한다. 상기 칩 패키지 구조(400)는 다이(41) 및 다이(41) 주위에 배치된 패키지 기판(43)을 포함한다. 다이(41)의 제1 표면 상에 납땜 접합부(401)가 배치된다. 제2 표면(402) 이외의 상기 다이(41)의 나머지 표면은 사출 성형 재료(42)에 의해 둘러싸인다. 상기 패키지 기판(43)의 적어도 한 쌍의 대변은 사출 성형 재료(42)에 매립된다. 상기 적어도 한 쌍의 대변과 사출 성형 재료(42) 사이의 접촉 면적은 상기 적어도 한 쌍의 대변의 표면적의 절반 이상을 차지한다. 상기 제2 표면(402)은 다이(41)의 표면으로서 상기 제1 표면과 반대 측의 표면이다.

Description

칩 패키지 구조 및 칩 패키지 방법
본 출원의 실시예는 전자 기술 분야에 관한 것으로, 특히 칩 패키지 구조 및 칩 패키지 방법에 관한 것이다.
마이크로 회로(microcircuit), 마이크로 칩(microchip) 또는 집적 회로(integrated circuit, IC)로도 지칭되는 칩은 집적 회로를 포함하는 실리콘 칩이며, 일반적으로 이동 전화나 컴퓨터와 같은 단말기의 일부이다. 예를 들어, 지문 칩이 이동 전화에 배치되어 지문 이미지 수집, 지문 특징 추출 및 지문 특징 비교와 같은 지문 관련 기능을 구현하거나, 또는 디스플레이 칩이 배치되어 단말기의 디스플레이 스크린의 표시 기능을 구현할 수 있다.
일반적으로, 제조된 후, 다이(die)는 패키징 공정 후에만 칩으로서 정상적으로 사용될 수 있다. 그러나 사용자가 더 가볍고 더 얇은 단말기를 요구하기 때문에, 다이 패키징을 위한 패키지 두께의 요건이 점점 더 엄격해지고 있다. 지문 칩이 예로 사용된다. 현재, 지문 칩의 패키지 두께는 300㎛ 이하여야 한다. 도 1에 도시된 바와 같이, 다이(11)는 관통 실리콘 비아(through silicon via, TSV) 패키징 프로세스를 사용하여 패키징될 수 있다. 패키지 두께를 감소시키기 위해, 사출 성형 재료(injection molding material)(12)가 일반적으로 다이(11)의 상부 표면 상에 성형(molding)되는 것이 아니라, 사용자에 의해 전기 신호를 송신하기 위한 납땜 접합부(solder joint)(13)가 다이(11)의 하부 표면 상에 배치된다. 다이(11)가 패키징될 때, 사출 성형 재료(12)가 다이(11) 주위 및 다이(11)의 하부 표면에 주입될 수 있고, 납땜 접합부(13)가 노출된다.
그러나 다이(11)의 상부 표면이 사출 성형 재료(12)로 감싸지지 않기 때문에, 지문 칩이 패키징될 때, 다이(11) 및 사출 성형 재료(12)는 고온 또는 다른 조건에서 수축되고, 상대적으로 낮은 강도를 갖는 사출 성형 재료(12)의 수축도(shrinkage degree)는 다이(11)의 수축도보다 크다. 결과적으로, 전체 다이(11)의 패키지 구조는 중간이 더 높고 주변이 더 낮은 휨(warpage) 현상을 보여, 지문 칩과 다른 구성요소 사이의 후속하는 부착 정도에 영향을 미친다.
본 출원의 실시예는 칩 패키징 동안에 일어나는 휨을 완화하기 위한 칩 패키지 구조 및 칩 패키지 방법을 제공한다.
전술한 목적을 달성하기 위해, 다음의 기술적 방안이 본 출원의 실시예에서 사용된다.
제1 측면에 따르면, 본 출원의 실시예는 칩 패키지 구조를 제공한다. 상기 칩 패키지 구조는 다이 및 상기 다이 주위에 배치된 패키지 기판을 포함하며, 상기 다이의 제1 표면 상에 납땜 접합부(solder joint)가 배치되고; 상기 다이의 제2 표면(상기 제2 표면은 상기 다이의 표면으로서 상기 제1 표면의 반대 측의 표면임) 이외의 나머지 표면은 사출 성형 재료에 의해 둘러싸이고; 상기 패키지 기판의 대변(opposite sides) 중 적어도 한 쌍은 상기 사출 성형 재료에 매립되고; 상기 대변 중 적어도 한 쌍과 상기 사출 성형 재료 사이의 접촉 면적은 상기 대변 중 적어도 한 쌍의 표면적의 절반 이상을 차지한다.
이러한 방식으로, 사출 성형 재료에 매립된 패키지 기판이 다이 주위에 대칭 적으로 배치되기 때문에, 다이는 고정 및 강화될 수 있어, 다이가 패키징될 때 발생하는 휨을 완화시킨다.
또한, 패키지 기판이 매립된 형태로 사출 성형 재료에 삽입되기 때문에, 사출 성형 재료로 비교적 높은 안정성을 갖는 버클 구조(buckle structure)가 형성될 수 있어, 패키지 기판이 사출 성형 재료로부터 분리되거나 떨어지는 문제를 피할 수 있다. 또한, 패키지 기판이 사출 성형 재료에 매립된 후, 패키지 기판과 사출 성형 재료 사이의 접촉 면적이 이에 상응하여 증가하고, 패키지 기판과 사출 성형 재료 사이의 접착력(adhesion)이 더 증가하여, 전체 칩 패키지 구조의 안정성 및 신뢰성을 향상시킨다.
가능한 설계 방법에서, 상기 패키지 기판은 제1 쌍의 대변 및 제2 쌍의 대변을 포함하고, 상기 제1 쌍의 대변의 길이는 상기 제2 쌍의 대변의 길이보다 길다. 상기 제2 쌍의 대변의 적어도 세 개의 표면이 상기 사출 성형 재료와 접촉하도록, 상기 제2 쌍의 대변이 상기 사출 성형 재료에 매립되어, 비교적 높은 안정성을 갖는 버클 구조를 형성하여, 사출 성형 재료로부터 패키징 기판이 분리될 확률을 감소시킨다. 또한, 다이의 짧은 변 근처에서 휨이 발생할 확률이 비교적 높기 때문에, 다이의 짧은 변 근처에 있는 사출 성형 재료를 따라 제2 쌍의 대변을 매립하는 것은 휨이 발생할 확률을 효과적으로 감소시킬 수 있다.
가능한 설계 방법에서, 상기 제1 쌍의 대변의 적어도 세 개의 표면이 상기 사출 성형 재료와 접촉하도록, 상기 제1 쌍의 대변이 또한 상기 사출 성형 재료에 매립된다. 이 경우에, 패키지 기판의 두 쌍의 대변이 사출 성형 재료에 매립되고 다이를 에워싸므로, 패키지 구조의 휨 및 분리가 최대로 완화될 수 있다.
가능한 설계 방법에서, 타깃 방향(상기 타깃 방향은 상기 다이의 제2 표면에 수직임)에서의 상기 제1 쌍의 대변의 높이는 상기 타깃 방향에서의 상기 제2 쌍의 대변의 높이보다 높다. 또한, 상기 제1 쌍의 대변의 제1 타깃 표면(상기 제1 타깃 표면은 상기 제1 쌍의 대변의 표면으로서 상기 타깃 방향으로 상기 사출 성형 재료와 접촉하지 않는 표면임)은 상기 다이의 제2 표면과 동일 평면이다. 이 경우, 상대적으로 짧은 패키지 기판의 한 쌍의 대변은 사출 성형 재료에 매립되고, 상대적으로 긴 패키지 기판의 한 쌍의 대변은 사출 성형 재료에 매립되는 것이 아니라, 제2 표면과 동일 평면인 제1 타깃 표면을 노출시킨다. 칩 패키지 구조가 제조될 때, 상대적으로 긴 한 쌍의 대변은 다이의 제2 표면 상에 패키징 필름의 배치를 용이하게 하여, 사출 성형 재료가 주입될 때에 사출 성형 재료가 다이의 제2 표면을 덮는 것을 방지한다.
가능한 설계 방법에서, 상기 패키지 기판은 제1 쌍의 대변 및 제2 쌍의 대변을 포함하고, 상기 제1 쌍의 대변의 길이는 상기 제2 쌍의 길이보다 길다. 상기 제1 쌍의 대변의 적어도 세 개의 표면이 사출 성형 재료와 접촉하도록, 상기 제1 쌍의 대변이 상기 사출 성형 재료에 매립되어, 비교적 높은 안정성을 갖는 버클 구조를 형성하여, 사출 성형 재료로부터 패키징 기판이 분리될 확률을 감소시킨다.
가능한 설계 방법에서, 타깃 방향에서의 상기 제2 쌍의 대변의 높이는 상기 타깃 방향에서의 상기 제1 쌍의 대변의 높이보다 높고, 상기 제2 쌍의 대변의 제2 타깃 표면은 상기 다이의 제2 표면과 동일 평면이다. 상기 타깃 방향은 상기 다이의 제2 표면에 수직이고, 상기 제2 타깃 표면은 상기 제2 쌍의 대변의 표면으로서 상기 타깃 방향으로 상기 사출 성형 재료와 접촉하지 않는 표면이다.
가능한 설계 방법에서, 상기 패키지 기판과 상기 사출 성형 재료 사이의 접촉 면적과, 상기 패키지 기판의 표면적의 비는 2/3, 또는 3/4, 또는 4/5보다 크다.
가능한 설계 방법에서, 상기 패키지 기판은 통합된 성형 공정(integrated molding process)을 사용하여 생성된다.
제2 측면에 따르면, 본 출원의 일 실시예는 칩 패키지 방법을 제공하며, 상기 칩패키지 방법은 패키지 기판을 사용하여 다이를 패키징하는 공정에 적용된다. 상기 패키지 기판은 간격을 두고 배치되는 제1 기판과 제2 기판을 포함한다. 타깃 방향에서의 상기 제1 기판의 높이는 상기 타깃 방향에서의 상기 제2 기판의 높이보다 높다. 상기 제2 기판 상에 상기 다이를 놓는 데 사용되는 관통 구멍이 배치된다. 상기 타깃 방향은 상기 관통 구멍의 구멍 깊이 방향과 동일하다.
상기 칩 패키지 방법은, 상기 다이의 제2 표면이 상기 제1 기판의 타깃 표면과 동일 평면이 되도록, 상기 다이를 상기 제2 기판의 관통 구멍 내에 놓는 단계 - 상기 제2 표면은 상기 다이의 표면으로서 납땜 접합부가 배치되는 제1 표면의 반대 측의 표면이고, 상기 타깃 표면은 상기 제1 기판의 표면으로서 상기 타깃 방향으로 상기 제2 기판보다 높은 표면임 -; 서로 동일 평면에 있는 상기 다이의 제1 기판 및 제2 표면 상에 패키징 필름을 형성하는 단계; 상기 제2 기판의 관통 구멍 내로 사출 성형 재료를 주입하여, 상기 사출 성형 재료가 패키징 필름, 상기 다이, 및 상기 패키징 기판 사이에 형성된 갭을 채우도록 하는 단계; 및 상기 다이의 제1 기판 및 제2 표면 상에 형성된 패키징 필름을 제거하는 단계를 포함한다.
가능한 설계 방법에서, 상기 다이의 제1 기판 및 제2 표면 상에 형성된 패키징 필름을 제거한 후에, 상기 칩 패키지 방법은, 상기 관통 구멍 주위에 미리 설정된 절단 경계선을 따라 상기 패키징 기판을 절단하여, 상기 다이를 포함하는 패키징된 칩을 획득하는 단계를 더 포함한다.
가능한 설계 방법에서, 상기 다이의 제1 기판 및 제2 표면 상에 형성된 패키징 필름을 제거하는 단계는, 가열 및 박리 공정(stripping process)을 사용하여, 상기 다이의 제1 기판 및 제2 표면 상에 형성된 패키징 필름을 제거하는 단계를 포함한다.
가능한 설계 방법에서, 상기 타깃 방향에서의 상기 관통 구멍의 투영 면적은 상기 타깃 방향에서의 상기 다이의 투영 면적보다 크다.
가능한 설계 방법에서, 상기 다이의 납땜 접합부는 상기 사출 성형 재료의 외부에 노출된다.
제3 측면에 따르면, 본 출원의 일 실시예는 전술한 측면 중 어느 하나에 따른 칩 패키지 구조, 프로세서, 메모리, 버스 및 통신 인터페이스를 포함하는 단말기를 제공한다. 상기 메모리는 컴퓨터로 실행 가능한 명령어를 저장하도록 구성된다. 상기 프로세서와 상기 메모리는 버스를 사용하여 연결된다. 상기 단말기가 실행되는 경우, 상기 프로세서는 상기 메모리에 저장된, 컴퓨터로 실행 가능한 명령어를 실행할 수 있다.
본 출원의 실시예에서, 칩 패키지 구조의 구성요소의 명칭은 칩 패키지 구조를 한정하는 것은 아니다.
실제 구현 시에, 구성요소는 다른 이름을 가질 수 있다. 기능이 본 출원의 실시예에서의 기능과 유사한 임의의 구성요소는 본 출원의 청구범위 및 그 동등한 기술에 의해 정의되는 보호 범위 내에 속한다.
또한, 제2 측면 내지 제3 측면에서의 임의의 설계가 가져오는 기술적 효과에 대해서는 제1 측면에서의 상이한 설계 방법이 가져오는 기술적 효과를 참조한다. 세부사항은 여기서 설명하지 않는다.
도 1은 종래 기술에서의 다이의 패키지 구조의 개략도 1이다.
도 2는 종래 기술에서의 지문 모듈의 개략 구조도이다.
도 3은 종래 기술에서의 다이의 패키지 구조의 개략도 2이다.
도 4는 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 1이다.
도 5는 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 2이다.
도 6은 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 3이다.
도 7은 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 4이다.
도 8은 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 5이다.
도 9는 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 6이다.
도 10은 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 7이다.
도 11은 본 출원의 일 실시예에 따른 패키지 기판의 개략 구조도 1이다.
도 12는 본 출원의 일 실시예에 따른 패키지 기판의 개략 구조도 2이다.
도 13은 본 출원의 일 실시예에 따른 칩 패키지 방법의 흐름도이다.
도 14는 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 8이다.
도 15는 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 9이다.
도 16은 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 10이다.
도 17은 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 11이다.
도 18은 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 12이다.
도 19는 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 13이다.
도 20은 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 14이다.
도 21은 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 15이다.
도 22는 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 16이다.
도 23은 본 출원의 일 실시예에 따른 칩 패키지 구조의 개략도 17이다.
이하에서 언급되는 "제1" 및 "제2"라는 용어는 단지 설명을 위한 것이며, 기술적 특징의 수량의 암묵적 지시 또는 상대적 중요성의 지시 또는 암시 또는 암시로 이해되지 않아야 한다. 따라서, "제1" 또는 "제2"에 의해 한정되는 특징은 하나 이상의 특징을 명시적으로 또는 암시적으로 포함할 수 있다. 본 출원의 실시예의 설명에서, 달리 언급되지 않는 한, "복수의"는 둘 이상을 의미한다.
본 출원의 실시예들은 칩 패키지 방법 및 칩 패키지 구조를 제공하며, 이는 단말기 내의 다양한 칩의 제조 및 사용 프로세스에 적용될 수 있다. 지문 칩이 예로 사용된다. 도 2에 도시된 지문 모듈(200)의 단면도를 참조하면, 지문 칩(21)은 칩 패키지 구조(400)를 형성하도록 패키징된다. 플렉시블 플레이트(flexible plate)(22), 예를 들어, FPC 플렉시블 플레이트는 지문 칩(21)의 측이고 납땜 접합부(201)를 포함하는 측에 배치되고, 단말기 내의 메인보드와 통신하도록 구성된다. 지문 칩(21)의 타측(즉,도 2의 지문 칩(21)의 상부 표면)에 지문 센서(23)(예: 포토다이오드 또는 포토트라이오드(phototriode))가 배치되고, 사용자의 지문을 수집하도록 구성된다. 지문 센서(23)는 지문 센서(23)를 보호하기 위해 사용되는 커버(24)로 덮여있다.
지문 모듈(200)은 칩 패키지 구조(400), 플렉시블 플레이트(22), 지문 센서(23) 및 커버(24)를 포함한다. 사용자의 손가락이 커버(24)를 터치할 때, 지문 칩(21)은 지문 센서(23)를 사용하여 사용자의 지문을 수집할 수 있고, 수집된 지문에 대한 특징 추출 및 특징 비교를 수행한다. 마지막으로, 비교 결과는 플렉시블 플레이트(22)를 사용하여 메인보드의 프로세서와 같은 구성요소에 전송되어, 지문 잠금해제(fingerprint unlock) 및 지문 결제(fingerprint payment)와 같은 대응하는 지문 기능을 구현한다.
커버(24)는 구체적으로 유리, 세라믹, 사파이어 또는 스테인리스 스틸과 같은 재료로 제조될 수 있다. 본 출원의 이 실시예에서는 이를 한정하지 않는다.
단말기를 가능한 한 얇게 만들거나, 단말기에서 지문 모듈(200)이 다른 구성요소(예: 디스플레이 스크린의 구동 회로)의 공간을 차지하는 것을 방지하기 위해, 지문 칩(21)의 패키지 두께는 300㎛ 미만일 필요가 있다. 이 경우에, 지문 칩(21)과 패키지 재료의 강도 차이로 인해, 지문 칩(21)이 고온 또는 다른 조건에서 패키징되는 경우, 패키지 구조(400)에서 휨이 쉽게 발생한다.
이를 고려하여, 도 3의 (a)(도 3의 (a)는 지문 칩(21)의 패키지 구조의 평면도임)에 도시된 바와 같이, 지문 칩(21)이 패키징될 때, 기판(31)이 패키징된 지문 칩(21) 주위에 추가되어 전체 지문 칩(21)의 패키지 구조를 고정한다.
도 3의 (b)는 도 3의 (a)에 도시된 지문 칩(21)의 패키지 구조의 AB 선을 따른 단면도이다. 구체적으로, 지문 칩(21)이 패키징될 때, 기판(31)에 의해 둘러싸인 공동 내, 지문 칩(21) 주위 및 납땜 접합부(32)가 배치된 지문 칩(21)의 하부 표면 상에 사출 성형 재료(33), 예를 들어 EMC(Epoxy Molding Compound, 에폭시 성형 컴파운드)가 채워져, 패키징된 지문 칩(21)을 획득한다.
기판(31)의 강도가 사출 성형 재료(33)의 강도보다 크기 때문에, 지문 칩(21) 주위에 배치된 기판(31)은 전체 패키지 구조의 강도를 증가시켜서, 사출 성형 재료(33)가 열에 의해 수축될 때에 지문 칩(21)이 휘어지도록 당기지 않는다.
그러나 기판(31)과 사출 성형 재료(33) 사이의 접촉 면적은 비교적 작고, 기판(31)과 사출 성형 재료(33) 사이의 재료 강도 차이는 비교적 크기 때문에, 기판(31)이 사출 성형 재료(33)로부터 분리 또는 떨어지기 쉬워, 지문 칩(21)의 전체 패키지 구조의 안정성 및 신뢰성을 감소시킨다.
이를 고려하여, 본 출원의 일 실시예는 칩 패키지 구조를 제공한다. 도 4는 칩 패키지 구조(400)의 평면도이다. 도 4의 CD 선을 따른 칩 패키지 구조(400)의 단면도에 대해서는 도 5를 참조한다.
구체적으로, 도 5에 도시된 바와 같이, 칩 패키지 구조(400)는 다이(41)를 포함한다. 납땜 접합부(401)는 다이(41)의 제1 표면 상에 배치된다. 다이(41)는 사출 성형 재료(42) 및 패키지 기판(43)의 적어도 한쌍의 대변에 의해 둘러싸이고, 기판(43)의 적어도 한 쌍의 대변은 다이(41) 주위를 둘러싸는 사출 성형 재료(42)에 매립된다.
본 출원의 이 실시예에서, "패키지 기판(43)의 적어도 한 쌍의 대변이 사출 성형 재료(42)에 매립된다"는 것은 적어도 한 쌍의 대변의 표면적의 적어도 절반 이상이 사출 성형 재료(42)와 접촉할 수 있는 것으로 이해될 수 있다. 예를 들어, 패키지 기판(43)의 적어도 세 개의 표면이 사출 성형 재료(42)와 접촉한다. 다시 말해, 도 5에 도시된 바와 같이, 패키지 기판(43)의 적어도 한 쌍의 대변이 사출 몰딩 재료(42)에 매립되어, 패키지 기판(43)과 사출 성형 재료(42)는 비교적 높은 안정성을 갖는 버클 구조를 형성할 수 있다.
도 5에 여전히 도시된 바와 같이, 사출 성형 재료(42)에 매립된 패키지 기판(43)은 다이(41) 주위에 대칭으로 배치된다. 따라서, 다이(41)는 고정 및 강화될 수 있어, 다이(41)가 패키징될 때 발생하는 휨을 완화한다.
또한, 패키지 기판(43)이 매립된 형태로 사출 성형 재료(42) 내로 삽입되기 때문에, 사출 성형 재료(42)로 비교적 높은 안정성을 갖는 버클 구조가 형성될 수 있어, 패키지 기판 사이의 분리 또는 떨어짐을 피할 수 있다. 또한, 패키지 기판(43)이 사출 성형 재료(42)에 매립된 후, 패키지 기판(43)과 사출 성형 재료(42) 사이의 접촉 면적은 그에 상응하여 증대되고, 패키지 기판(43)과 사출 성형 재료(42) 사이의 접착력이 더욱 증대되어, 칩 패키지 구조(400)의 안정성 및 신뢰성을 향상시킨다.
선택적으로, 도 5에 여전히 도시된 바와 같이, 사출 성형 재료(42)는 다이(41)의 제1 표면과 반대 측인 제2 표면(402) 상에 형성되지 않는다. 이러한 방식으로, 전체 칩 패키지 구조(400)의 두께를 감소시킬 수 있어, 더 가볍고 더 얇은 단말기의 설계 요건을 충족시킨다.
또한, 도 6은 도 4의 EF 선(EF 선은 CD 선에 수직임)을 따른 칩 패키지 구조(400)의 단면도이다. 도 5와 유사하게, 패키지 기판(43)은 사출 성형 재료(42)에 매립되어 사출 성형 재료(42)와의 접촉 면적을 증가시킬 수 있고, 사출 성형 재료(42)와의 비교적 높은 안정성을 갖는 버클 구조가 형성되어, 패키지 기판(43)와 사출 성형 재료(42) 사이의 분리 또는 떨어짐을 피할 수 있다.
대안으로, 도 7에 칩 패키지 구조(400)의 평면도가 도시될 수 있다. 패키지 기판(43)은 두 부분으로 나누어진다: 한 부분은 다이(41)의 제2 표면(402)과 동일 평면인 제1 기판(431)이고, 다른 부분은 제1 기판(431)보다 높이가 낮은 제2 기판(432)이다. 제1 기판(431)은 다이(41)의 한 쌍의 대변을 따라 배치되고, 제2 기판(432)은 다이(41)의 다른 한 쌍의 대변을 따라 배치된다.
제2 기판(432)은 다이(41)의 제2 표면(402)보다 낮기 때문에, 다이(41) 주위의, 제2 기판(432)에 가까운 영역에 갭이 형성된다. 사출 성형 재료(42)는 갭 내에 채워진다. 이 경우, 칩 패키지 구조(400)의 평면도는 도 8에 도시되어 있다. 다이(41)의 제2 표면(402)보다 낮은 부분은 사출 성형 재료(42)로 채워진다.
도 8에 도시된 칩 패키지 구조(400)에 기초하면, 도 8에서의 다이(41)의 더 긴 변(C'D' 선)을 따른 단면도는 도 5와 동일하다. 패키지 기판(43)의 제2 기판(432)은 다이(41) 주위를 둘러싸는 사출 성형 재료(42)에 매립되어, 사출 성형 재료(42)와 비교적 높은 안정성을 갖는 버클 구조를 형성함으로써, 패키지 기판(43)과 사출 성형 재료(42) 사이의 분리 또는 떨어짐을 피한다.
이 경우, 도 8에서의 다이(41)의 더 짧은 변(E'F' 선)을 따른 단면도에 대해서는 도 9를 참조한다. 패키지 기판(43)에서 제1 기판(431)은 다이(41)의 제2 표면(402)과 동일 평면이기 때문에, 제1 기판(431)은 E'F' 선의 방향으로 사출 성형 재료(42)에 매립되는 것이 아니라, 제2 표면(402)과 동일 평면인 표면(431a)을 노출시킨다.
구체적으로, 도 7 ∼ 도 9에 도시된 칩 패키지 구조(400)에서, 제2 기판(432)은 C'D' 선의 방향으로 매립되어, 사출 성형 재료(42)와 비교적 높은 안정성을 갖는 버클 구조를 형성함으로써, 패키지 구조(400)의 안정성을 향상시킬 수 있다. 제1 기판(431)은 E'F' 선의 방향으로 사출 성형 재료(42)에 매립되지 않지만, 다이(41)의 제2 표면(402)과 동일 평면이며, 이는 사출 성형 재료(42)가 다이(41)가 주입될 때 사출 성형 재료(42)가 다이(41)의 제2 표면(402)을 덮지 않도록, 칩 패키지 구조(400)를 제작할 때 다이(41)의 제1 기판(431) 및 제2 표면(402) 상에 패키징 필름을 배치하는 데 도움이 된다.
대안으로, 다이(41)의 제2 표면(402)과 동일 평면인 제1 기판(431)이 C'D' 선의 방향으로 배치될 수 있고, 사출 성형 재료(42)에 매립된 제2 기판(432)이 E'F' 선의 방향으로 배치되어, 사출 성형 재료(42)와 비교적 높은 안정성을 갖는 버클 구조를 형성함으로써, 패키지 구조(400)의 안정성을 향상시킨다. 이는 본 출원의 이 실시예에서 제한되지 않는다.
칩 패키지 구조(400)를 제작하는 방법은 후속 실시예에서 상세히 설명되며, 여기서는 세부사항을 다시 설명하지 않는다.
본 출원의 이 실시예에서, 패키지 기판(43)이 사출 성형 재료(42)에 매립되는 구체적인 위치 및 패키지 기판(43)이 사출 성형 재료(42)에 매립되는 깊이에 제한이 없음에 유의해야 한다. 패키지 기판(43)이 사출 성형 재료(42)에 깊게 매립될수록, 패키지 기판(43)과 사출 성형 재료(42) 사이의 접촉 면적과 패키지 기판(43)의 표면적의 비가 더 크다. 예를 들어, 그 비는 구체적으로 2/3, 3/4, 4/5 등보다 클 수 있다. 당업자라면 실제 경험 또는 실제 적용 시나리오에 기초하여 그 비를 적절히 설정할 수 있을 것이다. 예를 들어, 도 8 ∼ 도 9에 도시된 칩 패키지 구조(400)에 기초하면, 패키지 기판(43)의 주위에 사출 성형 재료(42)가 더 형성될 수 있다. 이 경우, 도 10의 (a)는 C'D' 선의 방향으로의 칩 패키지 구조(400)의 단면도이다. 패키지 기판(43)의 제2 기판(432)은 사출 성형 재료(42)에 완전히 둘러싸여 있음을 알 수 있다. 도 10의 (b)는 E'F' 선의 방향으로의 칩 패키지 구조(400)의 단면도이다. 이 경우, 패키지 기판(43)의 제1 기판(431)의 표면(431a)만이 사출 성형 재료(42)에 대해 노출되고, 다른 표면들은 사출 성형 재료(42)에 매립된다.
본 출원의 실시예에서 제공되는 칩 패키지 방법을 설명하기 전에, 다이(41)를 패키징하는 데 사용되는 패키지 기판(43)을 먼저 설명한다.
도 11에 도시된 바와 같이, 패키지 기판(43)을 사용하여 복수의 칩(예: 도 11에 도시된 지문 칩)을 한 번에 패키징할 수 있다. 패키징이 완료된 후, 패키지 기판(43)을 절단함으로써 각각의 개별 지문 칩(즉, 도 11에서 파선으로 형성된 폐쇄 패턴)이 획득될 수 있다.
구체적으로, 도 11은 본 출원의 일 실시예에 따른 패키지 기판(43)의 평면도이다. 패키지 기판(43)은 높이가 다른 두 부분, 즉 돌출된 제1 기판(431)과 오목한 제2 기판(432)을 포함할 수 있다. 다이(41)를 패키징하는 데 사용되는 관통 구멍(51)은 오목한 제2 기판(432) 상에 배치되고, 관통 구멍(51)의 면적은 다이(41)의 면적보다 크다.
도 12는 도 11의 MN 선을 따른 패키지 기판(43)의 단면도이다. 패키지 기판(43)의 제1 기판(431) 및 제2 기판(432)은 톱니 형상으로 배열된다. 다이(41)를 패키징하는 데 사용되는 관통 구멍(51)은 제2 기판(432) 상에 배치된다.
또한, 패키지 기판(43)은 구체적으로 종이 기판(예: 페놀 수지(phenolic resin) FR-1 또는 에폭시 수지(epoxy resin) FE-3), 유리 섬유 기판(예: 에폭시 수지 FR-4 또는 FR-5), 복합 기판(composite substrate) 등일 수 있다. 이는 본 출원의 이 실시예에서 제한되지 않는다.
또한, 패키지 기판(43)을 형성하는 제1 기판(431) 및 제2 기판(432)은 복수의 기판을 스플라이싱(splicing)함으로써 형성될 수 있거나, 통합된 성형 공정을 사용하여 한 번에 제조될 수 있다. 이는 본 출원의 이 실시예에서 제한되지 않는다.
패키지 기판(43)에 기초하여, 본 출원의 일 실시예에 따른 칩 패키지 방법이 제공된다. 도 13에 도시된 바와 같이, 이 칩 패키지 방법은 다음 단계들을 포함한다.
101. 제2 기판(432)의 관통 구멍(51)에 다이(41)를 놓으며, 여기서 제1 기판(431)은 다이(41)의 제2 표면과 동일 평면이고, 제2 표면은 다이(41)의 표면으로서 납땜 접합부가 배치되는 제1 표면과 반대 측의 표면이다.
구체적으로, 도 14는 다이(41)가 놓인 후의 패키지 기판(43)의 평면도이다. 관통 구멍(51)은 패키지 기판(43)의 제2 기판(432) 상에 배치되고, 관통 구멍(51)의 면적은 다이(41)의 면적보다 크다. 따라서, 다이(41)가 관통 구멍(51) 내에 놓일 수 있다. 다이(41)를 놓은 후, 다이(41)의 제2 표면(402)은 패키지 기판(43)의 보다 높은 제1 기판(431)과 동일 평면이고, 납땜 접합부가 배치되는, 다이(41)의 제1 표면은 패키지 기판(43)으로부터 돌출될 수 있다.
이 경우, 하나의 다이(41)가 예로서 사용된다. 도 15는 다이(41)가 놓인 후의 패키지 기판(43)의 3차원 구조도이다. 다이(41)의 제2 표면(402)은 패키지 기판(43)의 제1 기판(431)과 동일 평면이며, 제1 기판(431)의 높이는 제2 기판(432)의 높이보다 높다. 관통 구멍(51)의 면적인 다이(41)의 면적보다 크기 때문에, 다이(41)가 놓인 후, 다이(41)와 제1 기판(431) 사이 및 다이(41)와 제2 기판(432) 사이에 갭이 존재한다. 후속하는 성형 동안, 사출 성형 재료가 갭을 이용하여 다이(41) 주위에 채워질 수 있다.
하나의 다이(41)가 예로서 여전히 사용된다. 도 16은 도 14의 파선 1201을 따른 단면도이다. 다이(41)의 제2 표면(402)은 패키지 기판(43)의 제1 기판(431)과 동일 평면이어서, 후속하여 패키징 필름이 서로 동일 평면인 제1 기판(431)과 제2 표면 상에 형성됨으로써,주입된 패키징 재료가 다이(41)의 제2 표면(402)을 덮는 것을 방지한다.
102. 서로 동일 평면인 제1 기판(431)과 제2 표면 상에 패키징 필름을 형성한다.
패키징 필름은 구체적으로 테프론 또는 폴리이미드와 같은 재료로 이루어진 고온 내성 필름(high-temperature-resistant film)일 수 있다. 이는 본 출원의 이 실시예에서 제한되지 않는다.
구체적으로, 도 17의 (a)는 패키징 필름이 형성된 후의 도 14의 파선 1201을 따른 단면도이다. 도 16에 기초하여, 제1 기판(431) 및 다이(41)의 제2 표면(402) 상에 평평한 패키징 필름(1401)이 형성된다. 이 경우에, 제1 기판(431)은 패키징 필름(1401)을 지지할 수 있어, 패키징 필름(1401)과 제2 표면(402)이 서로 접합될 수 있도록 하여, 후속하는 성형(molding) 동안에 사출 성형 재료가 제2 표면(402)에 대해 주입되는 것을 방지한다.
이 경우에, 도 17의 (b)는 패키징 필름이 형성된 후의 도 14의 파선 1202를 따른 단면도이다. 패키지 기판(43)에서, 제2 기판(432)의 높이는 제1 기판(431)의 높이보다 낮다. 따라서, 패키징 필름(1401)이 형성된 후, 패키징 필름(1401)과 다이(41)의 제2 표면(402)이 서로 접합되고, 패키징 필름(1401)과 제2 기판(432) 사이에 갭이 형성된다.
103. 사출 성형 재료를 제2 기판(432)의 관통 구멍(51)에 주입하며, 사출 성형 재료는 제2 표면을 제외한 다이(41)의 각 표면을 덮는다.
구체적으로, 도 18의 (a)는 도 14의 파선 1201을 따른 단면도이다. 사출 성형 재료가 주입된 후, 다이캐스팅 공정(diecasting process)을 사용하여 제2 기판(432)의 관통 구멍(51) 내로 사출 성형 재료(42)를 주입하여, 다이(41)와 제1 기판(431)의 갭을 채울 수 있다. 또한, 납땜 접합부(401)가 배치되는, 다이(41)의 제1 표면 상에 사출 성형 재료(42)가 형성되어, 공기 중에 노출된 다이(41)가 사출 성형 재료(42)에 의해 둘러싸인다. 따라서, 다이(41)는 보호되고 고정된다.
이 경우에, 도 18의 (b)는 사출 성형 재료가 주입된 후의 도 14의 파선 1202을 따른 단면도이다. 패키지 기판(43)에서, 제2 기판(432)의 높이는 제1 기판(431)의 높이보다 낮다. 따라서, 사출 성형 재료(42)가 주입될 때, 플라스틱 패키징 재료(42)는 제2 기판(432)과 패키징 필름(1401) 사이의 갭을 채워, 제2 기판(432)이 사출 성형 재료(42)에 매립되도록 한다.
이러한 방식으로, 사출 성형 재료(42)에 매립된 제2 기판(432)은 다이(41)의 한 쌍의 대변을 따라 배치되어, 다이(41)를 고정함으로써, 다이(41)가 패키징될 때 발생하는 휨을 완화시킨다.
또한, 제2 기판(432)이 매립된 형태로 사출 성형 재료(42)에 삽입되기 때문에, 사출 성형 재료(42)와의 접촉 면적이 증대될 수 있고, 비교적 높은 안정성을 갖는 버클 구조가 형성될 수 있어, 제2 기판(432)과 사출 성형 재료(42) 사이의 분리 또는 떨어짐을 피할 수 있다. 따라서, 전체 칩 패키지 구조의 안정성 및 신뢰성이 향상된다.
사출 성형 재료(42)는 구체적으로 에폭시 수지, 페놀 수지, 벤조옥사진 수지(benzoxazine resin), 시아네이트 수지(cyanate resin), 폴리이미드, 비스말레이미드(bismaleimide) 또는 폴리아닐린(polyaniline)과 같은 재료로 이루어질 수 있다. 또한, 실리콘 다이옥사이드(silicon dioxide)와 같은 충전제(filling agent)가 사출 성형 재료(42)에 더 첨가될 수 있다. 이는 본 출원의 이 실시예에서 제한되지 않는다.
사출 성형 재료(42)가 주입될 때, 다이(41)의 제1 표면 상의 납땜 접합부(401)가 노출되어, 다이(41)가 납땜 접합부(401)를 사용하여 단말기 내의 다른 구성요소(예: 메인보드 또는 프로세서)와 통신할 수 있음을 이해할 수 있다.
104. 제1 기판(431) 및 제2 표면 상에 형성된 패키징 필름을 제거한다.
구체적으로, 단계 104에서, 제1 기판(431) 및 제2 표면(402) 상에 형성된 패키징 필름(1401)은 가열 또는 박리와 같은 공정을 사용하여 제거될 수 있다. 이 경우, 도 19에 도시된 바와 같이(도 19는 패키징 필름(1401)이 제거된 후의 패키지 기판(43)의 평면도임), 패키징 필름(1401)이 제거된 후, 제1 기판(431) 및 사출 성형 재료(42)는 각각의 다이(41)의 두 쌍의 대변을 둘러싸서, 패키징 기판(43)의 용이한 분리 및 휨을 완화시킨다.
105. 패키징된 패키지 기판(43)을 절단하여 패키징된 개별 칩을 획득한다.
단계 105에서, 패키지 기판(43)은 특정 크기 및 형상에 기초하여 그리고 패키지 기판(43) 상의 각각의 다이(41)의 위치를 중심으로 사용하여 실제 요건 또는 실제 적용 시나리오에 기초하여 절단될 수 있어, 각각의 다이(41)의 주위가 제1 기판(431) 및 사출 성형 재료(42)에 의해 둘러싸이도록 보장함으로써, 패키징된 개별 칩을 획득한다.
지문 칩이 예로서 사용된다. 도 19에 여전히 도시된 바와 같이, 패키지 기판(43)은 패키징된 지문 칩을 획득하기 위해, 도 19에서 파선으로 도시된 레이스트랙 형상(racetrack shape)을 따라 절단될 수 있다. 이어서, 패키징된 지문 칩은 도 2에 도시된 지문 모듈(200)로서 제조되고, 도 20에 도시된 단말기의 전면 패널에 통합되어, 단말기의 지문 인식 기능을 구현할 수 있다.
물론, 패키지 기판(43)은 대안으로 원형 또는 직사각형과 같은 형태로 절단될 수 있다. 이는 본 출원의 이 실시예에서 제한되지 않는다.
본 출원의 일부 다른 실시예에서, 다이(41)를 패키징하는 데 사용되는 패키지 기판은 도 21(도 21은 본 출원의 일 실시예에 따른 다른 패키지 기판(61)의 평면도임)에 추가로 도시될 수 있다. 패키지 기판(61)은 여전히 돌출된 제1 기판(431)과 오목한 제2 기판(432)를 여전히 포함하고, 다이(41)를 패키징하는 데 사용되는 관통 구멍(51)이 제2 기판(432) 상에 배치된다.
하지만, 도 14에 도시된 패키지 기판(43)과의 차이점은, 패키지 기판(61)이 후속하여 개별 칩으로 절단될 때, 절단 경계선(즉, 도 21에서 파선으로 형성된 폐쇄 패턴)은 더 낮은 높이를 갖는 제2 기판(432)을 포함한다는 점에 있다.
이러한 방식으로, 다이(41)는 단계 101 내지 105에서 설명한 칩 패키지 방법에 기초하여 여전히 패키징될 수 있다. 차이점은, 패키지 필름(1401)이 서로 동일 평면인 제1 기판(431)과 제2 표면 상에 형성된 후, 패키징 필름이 형성된 후의 도 21의 파선 1201을 따른 단면도인 도 22의 (a)에 도시된 바와 같이, 다이(41)가 더 낮은 높이의 제2 기판(432)에 의해 둘러싸여서, 형성된 패키징 필름(1401)이 다이(41)의 제2 표면(402)에 접합되지만, 형성된 패키징 필름(1401)과 제2 기판(432) 사이에 갭이 현성된다는 점이다.
유사하게, 도 22의 (b)는 패키징 필름이 형성된 후의 도 21의 파선 1202를 따른 단면도이다. 패키징 필름(1401)이 형성된 후, 패키징 필름(1401)과 다이(41)의 제2 표면(402)이 또한 서로 접합되고, 패키징 필름(1401)과 제2 기판(432) 사이에 갭이 또한 형성된다.
이 경우, 사출 성형 재료(42)가 후속하여 제2 기판(432)의 관통 구멍(51)에 주입될 때, 사출 성형 재료(42)는 도 22의 (a) 및 (b)에 도시된 바와 같이 패키징 필름(1401)과 제2 기판(432) 사이의 갭에 주입될 수 있다. 이러한 방식으로, 다이(41) 주위에 배치된 패키지 기판(43)의 네 변이 사출 성형 재료(42)에 매립되어, 최종적으로 도 4 ∼ 도 6에 도시된 패키지 구조(400)를 형성함으로써, 패키지 기판(43)과 사출 성형 재료(42) 사이의 안정성을 더욱 향상시킨다.
본 출원의 일부 다른 실시 형태에서, 도 21의 그것과 유사하게, 다이(41)를 패키징하는 데 사용되는 패키지 기판이 도 23(도 23은 본 출원의 실시예에 따른 다른 패키지 기판(71)의 평면도임)에 추가로 도시될 수 있다. 패키지 기판(71)은 돌출된 제1 기판(431) 및 오목한 제2 기판(432)을 여전히 포함하고, 다이(41)를 패키징하는 데 사용되는 관통 구멍(51)이 제2 기판(432) 상에 배치된다.
도 21에 도시된 패키지 기판(61)과는 달리, 더 낮은 높이의 제2 기판(432)이 다이가 절단될 때 절단 경계선(2201) 주위에 배치되고, 더 높은 높이의 제1 기판(431)은 나머지 영역에 배치될 수 있다.
이 경우, 다이(41)가 단계 101 내지 단계 105에서 설명한 칩 패키지 방법에 기초하여 패키징될 때, 도 22에서의 그것과 유사하게, 다이(41)는 더 낮은 높이의 제2 기판(432)에 의해 둘러싸여 있다. 따라서, 패키징된 후, 도 4 ∼ 도 6에 도시된 패키지 구조(400)가 최종적으로 형성되고, 칩 패키지 구조(400)의 안정성 및 신뢰성이 향상될 수 있다.
또한, 단계 101 내지 105에서 설명한 칩 패키지 방법은 사출 성형 기기에 의해 자동으로 완료될 수 있고, 작업자는 사출 성형 기기에서 구체적인 온도 및 사출 성형 재료 사용량과 같은 파라미터를 설정함으로써 칩 패키지 방법을 제어할 수 있다.
본 출원의 실시예에서 제공되는 칩 패키지 구조는 이동 전화, 웨어러블 기기, 증강 현실(augmented reality, AR)/가상 현실(virtual reality, VR) 기기, 태블릿 컴퓨터, 노트북 컴퓨터 및 울트라 모바일 개인용 컴퓨터(ultra-mobile personal computer, UMPC), 넷북(netbook) 또는 개인 휴대 정보 단말기(personal digital assistant. PDA)와 같은, 칩이 배치되는 임의의 단말기에 적용될 수 있다. 이는 본 출원의 실시예에서 제한되지 않는다.
이상의 설명은 본 출원의 구체적인 구현예일 뿐이며, 본 출원의 보호 범위를 한정하려는 것은 아니다. 본 출원에 개시된 기술 범위 내에서의 모든 변형 또는 대체는 본 출원의 보호 범위에 속한다. 따라서, 본 출원의 보호 범위는 청구 범위의 보호 범위에 따라야 한다.

Claims (14)

  1. 다이 및 상기 다이 주위에 배치된 패키지 기판을 포함하는 칩 패키지 구조로서,
    상기 다이의 제1 표면 상에 납땜 접합부(solder joint)가 배치되고; 상기 다이의 제2 표면 이외의 나머지 표면은 사출 성형 재료에 의해 둘러싸이고; 상기 패키지 기판의 대변(opposite sides) 중 적어도 한 쌍은 상기 사출 성형 재료에 매립되고; 상기 대변 중 적어도 한 쌍과 상기 사출 성형 재료 사이의 접촉 면적은 상기 대변 중 적어도 한 쌍의 표면적의 절반 이상을 차지하고; 상기 제2 표면은 상기 다이의 표면으로서 상기 제1 표면의 반대 측의 표면이며,
    상기 패키지 기판은 제1 쌍의 대변 및 제2 쌍의 대변을 포함하고, 상기 제1 쌍의 대변의 길이는 상기 제2 쌍의 대변의 길이보다 길고;
    상기 제2 쌍의 대변의 적어도 세 개의 표면이 상기 사출 성형 재료와 접촉하도록, 상기 제2 쌍의 대변이 상기 사출 성형 재료에 매립되며,
    타깃 방향에서의 상기 제1 쌍의 대변의 높이는 상기 타깃 방향에서의 상기 제2 쌍의 대변의 높이보다 높고, 상기 제1 쌍의 대변의 제1 타깃 표면은 상기 다이의 제2 표면과 동일 평면이며;
    상기 타깃 방향은 상기 다이의 제2 표면에 수직이고, 상기 제1 타깃 표면은 상기 제1 쌍의 대변의 표면으로서 상기 타깃 방향으로 상기 사출 성형 재료와 접촉하지 않는 표면인, 칩 패키지 구조.
  2. 제1항에 있어서,
    상기 제1 쌍의 대변의 적어도 세 개의 표면이 상기 사출 성형 재료와 접촉하도록, 상기 제1 쌍의 대변이 상기 사출 성형 재료에 매립되는, 칩 패키지 구조.
  3. 제1항에 있어서,
    상기 패키지 기판은 제1 쌍의 대변 및 제2 쌍의 대변을 포함하고, 상기 제1 쌍의 대변의 길이는 상기 제2 쌍의 길이보다 길며;
    상기 제1 쌍의 대변의 적어도 세 개의 표면이 사출 성형 재료와 접촉하도록, 상기 제1 쌍의 대변이 상기 사출 성형 재료에 매립되는, 칩 패키지 구조.
  4. 제3항에 있어서,
    타깃 방향에서의 상기 제2 쌍의 대변의 높이는 상기 타깃 방향에서의 상기 제1 쌍의 대변의 높이보다 높고, 상기 제2 쌍의 대변의 제2 타깃 표면은 상기 다이의 제2 표면과 동일 평면이며;
    상기 타깃 방향은 상기 다이의 제2 표면에 수직이고, 상기 제2 타깃 표면은 상기 제2 쌍의 대변의 표면으로서 상기 타깃 방향으로 상기 사출 성형 재료와 접촉하지 않는 표면인, 칩 패키지 구조.
  5. 제1항에 있어서,
    상기 패키지 기판과 상기 사출 성형 재료 사이의 접촉 면적과, 상기 패키지 기판의 표면적의 비는 2/3, 또는 3/4, 또는 4/5보다 큰, 칩 패키지 구조.
  6. 제1항에 있어서,
    상기 패키지 기판은 통합된 성형 공정(integrated molding process)을 사용하여 생성되는, 칩 패키지 구조.
  7. 제1항 내지 제6항 중 어느 하나의 항에 따른 칩 패키지 구조를 갖는 칩.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
KR1020207013970A 2017-10-20 2017-10-20 칩 패키지 구조 및 칩 패키지 방법 KR102406916B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2017/107030 WO2019075720A1 (zh) 2017-10-20 2017-10-20 一种芯片封装结构及封装方法

Publications (2)

Publication Number Publication Date
KR20200073261A KR20200073261A (ko) 2020-06-23
KR102406916B1 true KR102406916B1 (ko) 2022-06-08

Family

ID=66173052

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207013970A KR102406916B1 (ko) 2017-10-20 2017-10-20 칩 패키지 구조 및 칩 패키지 방법

Country Status (6)

Country Link
US (1) US11309227B2 (ko)
EP (1) EP3686926A4 (ko)
JP (1) JP6943358B2 (ko)
KR (1) KR102406916B1 (ko)
CN (1) CN110168717B (ko)
WO (1) WO2019075720A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116305927A (zh) * 2022-11-28 2023-06-23 飞腾信息技术有限公司 一种芯片封装结构的设计方法和相关设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818546B1 (ko) * 2006-07-31 2008-04-01 하나 마이크론(주) 이미지 센서 패키지 및 이의 제조방법
CN103887251A (zh) 2014-04-02 2014-06-25 华进半导体封装先导技术研发中心有限公司 扇出型晶圆级封装结构及制造工艺
US9396999B2 (en) 2014-07-01 2016-07-19 Freescale Semiconductor, Inc. Wafer level packaging method
CN107123602A (zh) * 2017-06-12 2017-09-01 江阴长电先进封装有限公司 一种指纹识别芯片的封装结构及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808874A (en) * 1996-05-02 1998-09-15 Tessera, Inc. Microelectronic connections with liquid conductive elements
CN100411121C (zh) 2004-11-22 2008-08-13 矽品精密工业股份有限公司 散热型封装结构及其制法
JP4526983B2 (ja) * 2005-03-15 2010-08-18 新光電気工業株式会社 配線基板の製造方法
JP4904769B2 (ja) 2005-10-21 2012-03-28 富士通セミコンダクター株式会社 半導体装置
CN2935472Y (zh) 2006-08-02 2007-08-15 力成科技股份有限公司 球栅阵列封装结构
JP5005603B2 (ja) 2008-04-03 2012-08-22 新光電気工業株式会社 半導体装置及びその製造方法
JP2011108892A (ja) 2009-11-18 2011-06-02 Renesas Electronics Corp パッケージ構造
US9202769B2 (en) 2009-11-25 2015-12-01 Stats Chippac, Ltd. Semiconductor device and method of forming thermal lid for balancing warpage and thermal management
US9406580B2 (en) 2011-03-16 2016-08-02 Synaptics Incorporated Packaging for fingerprint sensors and methods of manufacture
TW201316462A (zh) 2011-10-13 2013-04-16 矽品精密工業股份有限公司 封裝件及其製法
JP5728423B2 (ja) 2012-03-08 2015-06-03 株式会社東芝 半導体装置の製造方法、半導体集積装置及びその製造方法
CN202633285U (zh) 2012-05-17 2012-12-26 日月光半导体股份有限公司 堆叠封装的下封装体构造
US9385102B2 (en) * 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
JP2015153853A (ja) 2014-02-13 2015-08-24 日立化成株式会社 半導体装置
CN103904044A (zh) 2014-04-02 2014-07-02 华进半导体封装先导技术研发中心有限公司 一种扇出型晶圆级封装结构及制造工艺
TWI591762B (zh) * 2014-06-30 2017-07-11 恆勁科技股份有限公司 封裝裝置及其製作方法
US10068936B2 (en) 2015-11-16 2018-09-04 Sunasic Technologies, Inc. Printed circuit board assembly forming enhanced biometric module and manufacturing method thereof
US10535611B2 (en) * 2015-11-20 2020-01-14 Apple Inc. Substrate-less integrated components
US9818518B2 (en) * 2016-03-31 2017-11-14 Tdk Corporation Composite magnetic sealing material
US9685413B1 (en) * 2016-04-01 2017-06-20 Intel Corporation Semiconductor package having an EMI shielding layer
CN106485236A (zh) 2016-10-31 2017-03-08 维沃移动通信有限公司 一种指纹模组的制作方法、指纹模组及终端

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818546B1 (ko) * 2006-07-31 2008-04-01 하나 마이크론(주) 이미지 센서 패키지 및 이의 제조방법
CN103887251A (zh) 2014-04-02 2014-06-25 华进半导体封装先导技术研发中心有限公司 扇出型晶圆级封装结构及制造工艺
US9396999B2 (en) 2014-07-01 2016-07-19 Freescale Semiconductor, Inc. Wafer level packaging method
CN107123602A (zh) * 2017-06-12 2017-09-01 江阴长电先进封装有限公司 一种指纹识别芯片的封装结构及其制造方法

Also Published As

Publication number Publication date
KR20200073261A (ko) 2020-06-23
JP6943358B2 (ja) 2021-09-29
JP2020537822A (ja) 2020-12-24
US20200273770A1 (en) 2020-08-27
WO2019075720A1 (zh) 2019-04-25
EP3686926A4 (en) 2020-08-05
CN110168717B (zh) 2021-08-20
EP3686926A1 (en) 2020-07-29
US11309227B2 (en) 2022-04-19
CN110168717A (zh) 2019-08-23

Similar Documents

Publication Publication Date Title
KR100946074B1 (ko) 지문 인식용 반도체 장치
CN104584209B (zh) 薄型衬底PoP结构
EP2617056B1 (en) Electronic packaging with a variable thickness mold cap
KR20090060309A (ko) 밀봉재 보유 구조물을 구비한 플립 칩 반도체 패키지와 스트립
KR101548051B1 (ko) 단차를 형성하는 몰딩재를 갖는 패키지
CN103165531B (zh) 管芯结构及其制造方法
KR101070814B1 (ko) 반도체패키지 및 그 제조방법
KR20160094548A (ko) 반도체 패키지 및 이의 제조 방법
KR102406916B1 (ko) 칩 패키지 구조 및 칩 패키지 방법
CN111344718B (zh) 具有期望的部件轮廓的指纹传感器封装以及用于制造该指纹传感器封装的方法
US10867158B2 (en) Process for making a fingerprint sensor package module and the fingerprint sensor package module made thereby
CN112331568B (zh) 芯片防溢胶封装方法
CN108780772B (zh) 硅通孔芯片的二次封装方法及其二次封装体
US20080122059A1 (en) Stacked chip package structure and fabricating method thereof
CN112289689B (zh) 半导体封装结构制作方法和半导体封装结构
WO2019033522A1 (zh) 一种指纹识别芯片的封装结构及其封装方法
KR101565016B1 (ko) 휨 개선을 위한 반도체 패키지 구조 및 방법
US20080303111A1 (en) Sensor package and method for fabricating the same
KR20120000805A (ko) 반도체 패키지의 몰딩 방법
US20190157176A1 (en) Semiconductor packages having dual encapsulation material
TWI728528B (zh) 記憶卡結構及其製造方法
CN109670378A (zh) 指纹模组及设有该指纹模组的电子设备
JP2001267474A (ja) 半導体装置
US20200051938A9 (en) Fingerprint chip packaging method and fingerprint chip package
WO2016141190A1 (en) Microelectronics device with exposed user interfaces

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant