JP7093859B2 - チップパッケージ及びその製造方法 - Google Patents

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Description

本発明は、チップパッケージ、及びチップパッケージの製造方法に関する。
無線通信装置において、アンテナは、無線電波で無線信号を送受信するための部材として、無線通信装置における重要な構成要素の１つである。無線通信技術の発展につれて、無線通信装置は、小型軽量化の傾向で設計されている。しかしながら、一般的に、アンテナは、回路基板上のチップに外付けで電気的に接続される必要があるため、電子装置（例えば、携帯電話）内の一定の設置スペースを占有する必要があり、微細化の設計に不利である。
本発明の一技術態様は、チップパッケージを提供することである。
本発明の一実施形態によれば、半導体基板と、半導体基板に位置し、且つ半導体基板と反対側にある頂面と頂面に隣接する傾斜側壁を有する第１の光透過性シートと、第１の光透過性シートに位置する第２の光透過性シートと、第１の光透過性シートと第２の光透過性シートとの間に位置する第１のアンテナ層と、第１の光透過性シートの傾斜側壁に位置し、第１のアンテナ層の一方の端に接触する再配線層と、を備える。
本発明の一実施形態において、チップパッケージは、半導体基板と第１の光透過性シートとの間に位置するシールド層を更に備える。
本発明の一実施形態において、第１の光透過性シートは、頂面に対向する底面を有し、シールド層は、底面に接触する。
本発明の一実施形態において、チップパッケージは、シールド層を被覆し、底面と底面に隣接する傾斜側壁を有し、且つその傾斜側壁の傾斜率が第１の光透過性シートの傾斜側壁の傾斜率とほぼ同じである第１の平坦層を更に備える。
本発明の一実施形態において、チップパッケージは、半導体基板と第１の平坦層の底面にある再配線層との間に位置する導電性ピラーを更に備える。
本発明の一実施形態において、チップパッケージは、半導体基板と第１の光透過性シートとの間に位置し、底面と底面に隣接する傾斜側壁を有し、且つ傾斜側壁の傾斜率が第１の光透過性シートの傾斜側壁の傾斜率とほぼ同じである支持部材を更に備える。
本発明の一実施形態において、再配線層は、支持部材の傾斜側壁に位置する。
本発明の一実施形態において、半導体基板の頂面に第１の導電性パッドを有し、且つ第１の導電性パッドの側壁が再配線層に接触する。
本発明の一実施形態において、第１のアンテナ層は、第１の光透過性シートの頂面に接触する。
本発明の一実施形態において、半導体基板は、第１の光透過性シートと反対側にある底面を有し、チップパッケージは、半導体基板の底面を被覆し、底面と底面に隣接する傾斜側壁を有し、且つその傾斜側壁の傾斜率が第１の光透過性シートの傾斜側壁の傾斜率とほぼ同じである第２の平坦層を更に備える。
本発明の一実施形態において、チップパッケージは、半導体基板を取り囲むように、第１の光透過性シートと半導体基板との間に位置し、底面と底面に隣接する傾斜側壁を有し、且つその傾斜側壁の傾斜率が第１の光透過性シートの傾斜側壁の傾斜率とほぼ同じである接合層を更に備える。
本発明の一実施形態において、チップパッケージは、半導体基板の頂面と反対側にある底面に第２の導電性パッドを有し、第２の導電性パッドは、接合層と第２の平坦層との間に位置し、且つその側壁が再配線層に接触する。
本発明の一実施形態において、チップパッケージは、半導体基板を取り囲み、底面と底面に隣接する傾斜側壁を有し、傾斜側壁の傾斜率が第１の光透過性シートの傾斜側壁の傾斜率とほぼ同じであるモールド封止材（ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）を更に備える。
本発明の一実施形態において、半導体基板の底面は、第３の導電性パッドを有し、モールド封止材は、開口を有し、第３の導電性パッドが開口内に位置し、且つ再配線層は、開口内の第３の導電性パッドまで伸びる。
本発明の一実施形態において、チップパッケージは、第２の光透過性シートの頂面に位置する第２のアンテナ層を更に備える。
本発明の一実施形態において、チップパッケージは、第２の光透過性シートと第２のアンテナ層を被覆する保護層を更に備える。
本発明の一技術態様は、チップパッケージの製造方法である。
本発明の一実施形態によれば、チップパッケージの製造方法は、第１のアンテナ層を第１の光透過性シートの頂面に形成する工程と、第２の光透過性シートを、第１のアンテナ層が第１の光透過性シートと第２の光透過性シートとの間に位置するように、第１の光透過性シートの頂面に接合する工程と、第１の光透過性シートを半導体基板の頂面に接合する工程と、第１の光透過性シートに傾斜側壁を持たせ、且つ第１のアンテナ層の一方の端を露出させるように、切断工程を実行する工程と、再配線層を、第１のアンテナ層の前記端に接触するように、第１の光透過性シートの傾斜側壁に形成する工程と、を含む。
本発明の一実施形態において、チップパッケージの製造方法は、シールド層を第１の光透過性シートの底面に形成する工程を更に含む。
本発明の一実施形態において、チップパッケージの製造方法は、半導体基板と第１の光透過性シートとの間に位置する支持部材を半導体基板の頂面に形成する工程を更に含む。
本発明の一実施形態において、チップパッケージの製造方法は、第２の平坦層を半導体基板に形成し、切断工程を実行し、それと同時に、傾斜率が第１の光透過性シートの傾斜側壁の傾斜率とほぼ同じである傾斜側壁を第２の平坦層に形成させる工程を更に含む。
本発明の一実施形態において、チップパッケージの製造方法は、接合層を、半導体基板を取り囲むように半導体基板に形成し、切断工程を実行し、それと同時に、傾斜率が第１の光透過性シートの傾斜側壁の傾斜率とほぼ同じである傾斜側壁を接合層に形成させる工程を更に含む。
本発明の一実施形態において、チップパッケージの製造方法は、モールド封止材を、半導体基板を取り囲むように第１の光透過性シートの底面に形成し、切断工程を実行し、それと同時に、傾斜率が第１の光透過性シートの傾斜側壁の傾斜率とほぼ同じである傾斜側壁をモールド封止材に形成させる工程と、開口をモールド封止材内に形成し、半導体基板の第３の導電性パッドを露出させ、再配線層が開口内の第３の導電性パッドまで伸びる工程と、を更に含む。
本発明の一実施形態において、チップパッケージの製造方法は、第２のアンテナ層を第２の光透過性シートの頂面に形成する工程を更に含む。
本発明の一実施形態において、チップパッケージの製造方法は、第２のアンテナ層を取り囲む保護層を、第２の光透過性シートに形成する工程を更に含む。
本発明の上記の実施形態において、チップパッケージが第１の光透過性シートと第２の光透過性シートとの間に位置する第１のアンテナ層を含み、且つ第１の光透過性シートが半導体基板と反対側にある頂面と頂面に隣接する傾斜側壁を有するため、再配線層は、第１の光透過性シートの傾斜側壁に形成され、更に第１のアンテナ層の一方の端に接触することができる。このため、アンテナの微細化及びアンテナを内蔵するチップパッケージを達成することができる。
本発明の一実施形態によるチップパッケージを示す断面図である。 図１のチップパッケージの製造方法の一段階での断面図を示す。 図１のチップパッケージの製造方法の一段階での断面図を示す。 図１のチップパッケージの製造方法の一段階での断面図を示す。 図１のチップパッケージの製造方法の一段階での断面図を示す。 図１のチップパッケージの製造方法の一段階での断面図を示す。 図１のチップパッケージの製造方法の一段階での断面図を示す。 図１のチップパッケージの製造方法の一段階での断面図を示す。 図１のチップパッケージの製造方法の一段階での断面図を示す。 図１のチップパッケージの製造方法の一段階での断面図を示す。 図１のチップパッケージの製造方法の一段階での断面図を示す。 本発明の別の実施形態によるチップパッケージを示す断面図である。 図１２のチップパッケージの製造方法の一段階での断面図を示す。 図１２のチップパッケージの製造方法の一段階での断面図を示す。 図１２のチップパッケージの製造方法の一段階での断面図を示す。 図１２のチップパッケージの製造方法の一段階での断面図を示す。 図１２のチップパッケージの製造方法の一段階での断面図を示す。 図１２のチップパッケージの製造方法の一段階での断面図を示す。 図１２のチップパッケージの製造方法の一段階での断面図を示す。 本発明の別の実施形態によるチップパッケージを示す断面図である。 図２０のチップパッケージの製造方法の一段階での断面図を示す。 図２０のチップパッケージの製造方法の一段階での断面図を示す。 図２０のチップパッケージの製造方法の一段階での断面図を示す。 図２０のチップパッケージの製造方法の一段階での断面図を示す。 図２０のチップパッケージの製造方法の一段階での断面図を示す。 図２０のチップパッケージの製造方法の一段階での断面図を示す。 図２０のチップパッケージの製造方法の一段階での断面図を示す。 図２０のチップパッケージの製造方法の一段階での断面図を示す。 図２０のチップパッケージの製造方法の一段階での断面図を示す。 本発明の別の実施形態によるチップパッケージを示す断面図である。 図３０のチップパッケージの製造方法の一段階での断面図を示す。 図３０のチップパッケージの製造方法の一段階での断面図を示す。 図３０のチップパッケージの製造方法の一段階での断面図を示す。 図３０のチップパッケージの製造方法の一段階での断面図を示す。 図３０のチップパッケージの製造方法の一段階での断面図を示す。 図３０のチップパッケージの製造方法の一段階での断面図を示す。 図３０のチップパッケージの製造方法の一段階での断面図を示す。 図３０のチップパッケージの製造方法の一段階での断面図を示す。 図３０のチップパッケージの製造方法の一段階での断面図を示す。 本発明の別の実施形態によるチップパッケージを示す断面図である。 本発明の別の実施形態によるチップパッケージを示す断面図である。 本発明の別の実施形態によるチップパッケージを示す断面図である。 本発明の別の実施形態によるチップパッケージを示す断面図である。
以下、図面で本発明の複数の実施形態を掲示し、明らかに説明するために、多くの実際の細部を下記の叙述で合わせて説明する。しかしながら、これらの実際の細部が本発明を制限するためのものではないことは理解すべきである。つまり、本発明の一部の実施形態においては、これらの実際の細部は、必要なものではない。また、図面を簡略化するために、ある従来慣用の構造及び素子は、図面において簡単で模式的に示されている。
図１は、本発明の一実施形態によるチップパッケージ１００を示す断面図である。チップパッケージ１００は、半導体基板１１０と、第１の光透過性シート１２０と、第２の光透過性シート１３０と、アンテナ層１４０と、再配線層１５０と、を備える。第１の光透過性シート１２０は、半導体基板１１０に位置し、且つ半導体基板１１０と反対側にある頂面１２２と頂面１２２に隣接する傾斜側壁１２１を有する。第２の光透過性シート１３０は、第１の光透過性シート１２０に位置する。アンテナ層１４０は、第１の光透過性シート１２０と第２の光透過性シート１３０との間に位置する。再配線層１５０は、第１の光透過性シート１２０の傾斜側壁１２１に位置し、且つアンテナ層１４０の一方の端１４２に接触する。
本実施形態において、チップパッケージ１００は、５Ｇ通信等の高周波信号の伝送に使用されることができる。アンテナ層１４０の送信周波数は、３０ＧＨｚから３００ＧＨｚの範囲にあってよく、且つ半導体基板１１０は無線周波数装置であってよい。なお、半導体基板１１０の材質としては、ケイ素を含んでよい。第１の光透過性シート１２０と第２の光透過性シート１３０とは、同じ材料で構成されてよい。第１の光透過性シート１２０と第２の光透過性シート１３０の材料は、ガラス、溶融シリカ（Ｆｕｓｅｄ ｓｉｌｉｃａ）、クォーツガラス、サファイア又はそれらの組合わせを含んでよい。再配線層１５０の材料としては、銅、銀又はアルミニウムを含んでよいが、アンテナ層１４０の材料としては、銅又は銀を含んでよく、何れも物理的気相成長法（例えば、スパッタリング法）によって形成されることができる。このため、アンテナ層１４０は、第１の光透過性シート１２０の頂面１２２に直接接触するように、第１の光透過性シート１２０の頂面１２２に直接形成されてよい。
本実施形態において、再配線層１５０は、第１の光透過性シート１２０の傾斜側壁１２１に形成されて、更にアンテナ層１４０の一方の端１４２に接触してよい。このため、アンテナの微細化及びアンテナを内蔵するチップパッケージ１００を達成することができる。
いくつかの実施形態において、チップパッケージ１００は、シールド層１６０を更に備える。シールド層１６０は、半導体基板１１０と第１の光透過性シート１２０との間に位置する。第１の光透過性シート１２０は、頂面１２２に対向する底面１２３を有する。シールド層１６０は、物理的気相成長法（例えば、スパッタリング法）によって第１の光透過性シート１２０の底面１２３に形成されてよい。このため、シールド層１６０は、第１の光透過性シート１２０の底面１２３に直接接触してよい。シールド層１６０は、無線周波数信号（ＲＦ）の半導体基板１１０への干渉を避けることができる。
いくつかの実施形態において、半導体基板１１０は、傾斜側壁１１１、頂面１１２及び底面１１３を有し、傾斜側壁１１１が頂面１１２に隣接し、且つ底面１１３が第１の光透過性シート１２０と反対側にある。半導体基板１１０の頂面１１２に第１の導電性パッド１１４を有する。第１の導電性パッド１１４が半導体基板１１０の傾斜側壁１１１から突出するため、再配線層１５０は、第１の導電性パッド１１４に接触することができる。半導体基板１１０の頂面１１２に絶縁層１１６が被覆される。半導体基板１１０は、絶縁層１１６の下方におけるインダクタンスを有してよい。
いくつかの実施形態において、チップパッケージ１００は、支持部材１７０を更に備える。支持部材１７０は、半導体基板１１０と第１の光透過性シート１２０との間に位置する。つまり、支持部材１７０は、半導体基板１１０とシールド層１６０との間に位置する。支持部材１７０は、シールド層１６０の絶縁層１１６の下方におけるインダクタンスに対する干渉やカップリングを避けることができる。支持部材１７０は、底面１７２と底面１７２に隣接する傾斜側壁１７１を有し、且つその傾斜側壁１７１の傾斜率が第１の光透過性シート１２０の傾斜側壁１２１の傾斜率とほぼ同じである。再配線層１５０は、支持部材１７０の傾斜側壁１７１に位置する。いくつかの実施形態において、シールド層１６０と半導体基板１１０との間にキャビティＣを有し、且つ支持部材１７０はこのキャビティＣを取り囲む。シールド層１６０は、一部がキャビティＣに向かい、他方の一部が支持部材１７０に向かう。
いくつかの実施形態において、チップパッケージ１００は、第２の平坦層１８０を更に備える。第２の平坦層１８０は、第１の導電性パッド１１４の底面を被覆する。詳しくは、第２の平坦層１８０は、半導体基板１１０の底面１１３を被覆する。第２の平坦層１８０は、底面１８２と底面１８２に隣接する傾斜側壁１８１を有し、且つその傾斜側壁１８１の傾斜率が第１の光透過性シート１２０の傾斜側壁１２１の傾斜率とほぼ同じである。再配線層１５０は、第２の平坦層１８０の傾斜側壁１８１と底面１８２に位置する。つまり、再配線層１５０は、支持部材１７０の傾斜側壁１７１から第２の平坦層１８０の傾斜側壁１８１を通って第２の平坦層１８０の底面１８２まで伸びることができるため、鈍角θを有する。
いくつかの実施形態において、チップパッケージ１００は、パッシベーション層１９０と導電性構造２００を更に備えてもよい。パッシベーション層１９０は、再配線層１５０と第２の平坦層１８０を被覆する。パッシベーション層１９０は、導電性構造２００を再配線層１５０の底面に設けるように、開口を有してよい。導電性構造２００は、はんだボール又は導電性ピラーであってよいが、本開示を制限するためのものではない。導電性構造２００は、他の電子装置（例えば、回路基板）に電気的に接続されることができる。
いくつかの実施形態において、チップパッケージ１００は、接合層１０２と接合層１０４を更に備える。接合層１０２は、支持部材１７０と第１の光透過性シート１２０とを貼り付けるように、支持部材１７０と第１の光透過性シート１２０との間に位置する。接合層１０４は、第１の光透過性シート１２０と第２の光透過性シート１３０とを貼り付けるように、第１の光透過性シート１２０と第２の光透過性シート１３０との間に位置する。
なお、チップパッケージ１００は、金属層１３２を選択的に備えてもよい。金属層１３２は、第２の光透過性シート１３０の頂面に形成され、アンテナ層１４０の帯域幅を増加することができる。金属層１３２は、設計者の要求に応じて、以下の各実施例の第２の光透過性シート１３０の頂面に選択的に設けられてもよい。
理解すべきなのは、述べられた素子の接続関係、材料及び効果については繰り返して説明しなく、先に説明する。以下の記述では、チップパッケージ１００の製造方法について説明する。
図２～図１１は、図１のチップパッケージ１００の製造方法の各段階での断面図を示す。図２を参照されたく、第１の光透過性シート１２０の頂面１２２にアンテナ層１４０を形成する。アンテナ層１４０を形成する工程は、第１の光透過性シート１２０の頂面１２２全体に最初に導電層を形成（例えば、スパッタリング法）し、次に、この導電層をパターニングし、アンテナ層１４０を形成することを含んでもよい。パターニングの工程は露光、現像及びエッチング等の工程を含んでもよい。
図３と図５を併せて参照されたい。第２の光透過性シート１３０を、アンテナ層１４０が第１の光透過性シート１２０と第２の光透過性シート１３０との間に位置するように、第１の光透過性シート１２０の頂面１２２に接合する。例えば、接合層１０４を使用して第２の光透過性シート１３０を第１の光透過性シート１２０の頂面１２２に接合することができる。次に、第１の光透過性シート１２０の底面１２３を研削する等して、第１の光透過性シート１２０を薄化することができる。第１の光透過性シート１２０の厚さは２００ミクロン（μｍ）未満であってよい。このように、図４の構造を取得することができる。図５に示すように、第１の光透過性シート１２０の底面１２３にシールド層１６０を形成できる。シールド層１６０を形成する工程は、第１の光透過性シート１２０の底面１２３全体に最初に導電層を形成（例えば、スパッタリング法）し、次に、この導電層をパターニングできることによって、シールド層１６０を形成することができる。上記の工程によって、図５の構造を形成することができる。
図６を参照されたく、なお、半導体基板１１０に支持部材１７０を形成できる。詳しくは、半導体基板１１０は、第１の導電性パッド１１４と絶縁層１１６を有してもよく、且つ、支持部材１７０が第１の導電性パッド１１４と絶縁層１１６を被覆する。半導体基板１１０に支持部材１７０を形成する前に、半導体基板１１０に洗浄処理を実行してもよい。図６～図１１の半導体基板１１０は切割されないウェーハレベルサイズ（Ｗａｆｅｒ ｌｅｖｅｌ）であり、図１の半導体基板１１０は図１１の切断工程を経たチップサイズ（Ｃｈｉｐ ｓｃａｌｅ）である。
図７を参照されたく、次に、図５の第１の光透過性シート１２０を半導体基板１１０の頂面１１２に接合する。例えば、接合層１０２を使用して第１の光透過性シート１２０を半導体基板１１０の頂面１１２に接合することができる。図７の構造が完成した後に、半導体基板１１０の底面１１３を研削する等して、半導体基板１１０を薄化することができる。
図８を参照されたく、半導体基板１１０の底面１１３をエッチングすることで、半導体基板１１０が傾斜側壁１１１を有し、且つ第１の導電性パッド１１４が傾斜側壁１１１から突出する。次に、第２の平坦層１８０を半導体基板１１０の傾斜側壁１１１と底面１１３に形成でき、第２の平坦層１８０も第１の導電性パッド１１４の底面に形成される。
図９を参照されたく、次に、切断工程を実行でき、その結果、第１の光透過性シート１２０は、傾斜側壁１２１を有し、且つアンテナ層１４０の一方の端１４２が露出する。この切断工程は刃物で切断できる。切断工程を実行すると同時に、傾斜側壁１８１を第２の平坦層１８０に形成させることができる。単一の刃物でこの切割工程を実行することができるため、第２の平坦層１８０の傾斜側壁１８１の傾斜率が第１の光透過性シート１２０の傾斜側壁１２１の傾斜率とほぼ同じできる。なお、支持部材１７０の傾斜側壁１７１と半導体基板１１０の第１の導電性パッド１１４の側壁も第１の光透過性シート１２０の傾斜側壁１２１の傾斜率とほぼ同じである。このような設計によって、後続の再配線層１５０（図１０参照）の安定性に役立つ。
図１０を参照されたく、図９の構造が形成した後、再配線層１５０を第１の光透過性シート１２０の傾斜側壁１２１、第１の導電性パッド１１４の側壁、第２の平坦層１８０の傾斜側壁１８１及び第２の平坦層１８０の底面１８２に形成でき、再配線層１５０を第１の導電性パッド１１４の側壁とアンテナ層１４０の一方の端１４２に接触させ、半導体基板１１０とアンテナ層１４０の電気接続を達成する。
図１１を参照されたく、後続の工程では、再配線層１５０と第２の平坦層１８０を被覆するパッシベーション層１９０を形成できる。次に、パッシベーション層１９０をパターニングでき、その結果、第２の平坦層１８０の底面１８２上のパッシベーション層１９０に再配線層１５０を露出する開口が形成される。次に、導電性構造２００を開口内の再配線層１５０に設置できる。導電性構造２００は、他の電子装置（例えば、回路基板）に電気的に接続されるために使用できる。その後、線Ｌに沿って切割工程を実行でき、それにより、図１のチップパッケージ１００を取得する。
図１２は、本発明の別の実施形態によるチップパッケージ１００ａを示す断面図である。チップパッケージ１００ａは半導体基板１１０、第１の光透過性シート１２０、第２の光透過性シート１３０、アンテナ層１４０、再配線層１５０、及び接合層１０２ａを備える。図１の実施形態との違いは、チップパッケージ１００ａの接合層１０２ａが半導体基板１１０を取り囲むように第１の光透過性シート１２０と半導体基板１１０との間に位置することにある。接合層１０２ａは底面１０５と底面１０５に隣接する傾斜側壁１０３を有し、且つ接合層１０２ａの傾斜側壁１０３と第１の光透過性シート１２０の傾斜側壁１２１は傾斜率がほぼ同じである。本実施形態において、チップパッケージ１００ａは、図１の支持部材１７０を必要せず、材料のコストを節約できる。接合層１０２ａは半導体基板１１０、第１の光透過性シート１２０及びシールド層１６０に接触することができる。接合層１０２ａは例えば、接着剤であってよい。
いくつかの実施形態において、半導体基板１１０の頂面１１２と反対側にある底面１１３は第２の導電性パッド１１４を有する。第２の導電性パッド１１４は接合層１０２ａと第２の平坦層１８０との間に位置し、且つ第２の導電性パッド１１４の側壁が再配線層１５０に接触する。
図１３～図１９は図１２のチップパッケージ１００ａの製造方法の各段階での断面図を示す。簡潔にするために、第１の光透過性シート１２０にアンテナ層１４０を形成し、第２の光透過性シート１３０を第１の光透過性シート１２０に接合し、第１の光透過性シート１２０を薄化し、シールド層１６０を第１の光透過性シート１２０の底面１２３に形成する等の工程は図２～図５の工程と類似するため、繰り返して説明せず、併せて説明する。図１３を参照されたく、半導体基板１１０の底面に第２の平坦層１８０を形成する。
図１４を参照されたく、第２の平坦層１８０の底面１８２には、仮接着層２１０によってキャリア２１２が接合される。次に、半導体基板１１０を薄化し、及び半導体基板１１０の両側をエッチングすることができ、それにより、絶縁層１１６が露出する。
図１５を参照されたく、図５の第１の光透過性シート１２０を半導体基板１１０の頂面１１２に接合する。例えば、接合層１０２ａによって第１の光透過性シート１２０を半導体基板１１０の頂面１１２に接合することができる。
図１６及び図１７を併せて参照されたい。第２の平坦層１８０の底面１８２から仮接着層２１０及びキャリア２１２を取り外す。次に、切断工程を実行でき、その結果、第１の光透過性シート１２０は、傾斜側壁１２１を有し、且つアンテナ層１４０の一方の端１４２が露出する。この切断工程は刃物で切割できる。切断工程を実行すると同時に、傾斜側壁１８１を第２の平坦層１８０に形成させることができる。単一の刃物でこの切割工程を実行できるため、第２の平坦層１８０の傾斜側壁１８１の傾斜率が第１の光透過性シート１２０の傾斜側壁１２１の傾斜率とほぼ同じできる。なお、切断工程によって、それと同時に、傾斜側壁１０３を接合層１０２ａに形成させ、且つ半導体基板１１０の第２の導電性パッド１１４も側壁を形成することができる。接合層１０２ａの傾斜側壁１０３及び第２の導電性パッド１１４の側壁と第１の光透過性シート１２０の傾斜側壁１２１は傾斜率がほぼ同じである。このような設計によって、後続の再配線層１５０（図１８参照）の安定性に役に立つ。
図１８を参照されたく、図１７の構造が形成された後、再配線層１５０を第１の光透過性シート１２０の傾斜側壁１２１、第２の導電性パッド１１４の側壁、第２の平坦層１８０の傾斜側壁１８１、及び第２の平坦層１８０の底面１８２に形成でき、その結果、再配線層１５０を第２の導電性パッド１１４の側壁とアンテナ層１４０の一方の端１４２に接触させ、半導体基板１１０とアンテナ層１４０の電気接続を達成する。
図１９を参照されたく、後続の工程では、再配線層１５０と第２の平坦層１８０を被覆するパッシベーション層１９０を形成できる。次に、パッシベーション層１９０をパターニングでき、その結果、第２の平坦層１８０の底面１８２上のパッシベーション層１９０に再配線層１５０を露出する開口を形成させる。次に、導電性構造２００を開口内の再配線層１５０に設置できる。導電性構造２００は、他の電子装置（例えば、回路基板）に電気的に接続されるために使用できる。その後、線Ｌに沿って切割工程を実行でき、それにより、図１２のチップパッケージ１００ａを取得する。
図２０は、本発明の別の実施形態によるチップパッケージ１００ｂを示す断面図である。チップパッケージ１００ｂは半導体基板１１０、第１の光透過性シート１２０、第２の光透過性シート１３０、アンテナ層１４０、再配線層１５０、第１の平坦層１８０ａ及び導電性ピラー２２０を備える。図１の実施形態との違いは、アンテナ層１４０が第１の部分１４１と第２の部分１４３を含むことである。つまり、本実施形態において、アンテナ層１４０はアンテナアレイ（ａｎｔｅｎｎａ ａｒｒａｙ）である。半導体基板１１０の数は、３つであるが、３つに制限されない。半導体基板１１０は、パッシベーション層１９０外に位置し、且つ第１の光透過性シート１２０、再配線層１５０及びパッシベーション層１９０の下方に位置する。更に、第１の平坦層１８０ａは、シールド層１６０を被覆する。第１の平坦層１８０ａは底面１８２ａと底面１８２ａに隣接する傾斜側壁１８１ａを有し、且つ第１の平坦層１８０ａの傾斜側壁１８１ａの傾斜率が第１の光透過性シート１２０の傾斜側壁１２１の傾斜率とほぼ同じである。なお、導電性ピラー２２０は、半導体基板１１０と第１の平坦層１８０ａの底面１８２ａにある再配線層１５０との間に位置する。本実施形態において、導電性ピラー２２０は、再配線層１５０及び半導体基板１１０の第１の導電性パッド１１４に接触する。つまり、再配線層１５０の一部分は第１の平坦層１８０ａの底面１８２ａに位置し、且つ導電性ピラー２２０を介して半導体基板１１０の第１の導電性パッド１１４に電気的に接続される。
図２１～図２９は図２０のチップパッケージ１００ｂの製造方法の各段階での断面図を示す。簡潔にするために、第１の光透過性シート１２０にアンテナ層１４０を形成し、第２の光透過性シート１３０を第１の光透過性シート１２０に接合し、第１の光透過性シート１２０を薄化し、及びシールド層１６０を第１の光透過性シート１２０の底面１２３に形成する等の工程は図２～図５の工程と類似し、繰り返して説明せず、併せて説明する。図２１を参照されたく、シールド層１６０と第１の光透過性シート１２０の底面に第１の平坦層１８０ａを形成する。つまり、第１の平坦層１８０ａはシールド層１６０と第１の光透過性シート１２０を被覆する。
図２２を参照されたく、切断工程を実行することで、第１の光透過性シート１２０は、傾斜側壁１２１を有し、且つアンテナ層１４０の一方の端１４２が露出する。詳しくは、アンテナ層１４０の第１の部分１４１の一方の端１４２と第２の部分１４３の一方の端１４４が露出する。この切断工程は刃物で切割できる。切断工程を実行すると同時に、傾斜側壁１８１ａを第１の平坦層１８０ａに形成させることができる。単一の刃物でこの切割工程を実行できるため、第１の平坦層１８０ａの傾斜側壁１８１ａの傾斜率が第１の光透過性シート１２０の傾斜側壁１２１の傾斜率とほぼ同じにできる。このような設計によって、後続の再配線層１５０（図２３参照）の安定性に役に立つ。
図２３を参照されたく、図２２の構造が形成された後、再配線層１５０を第１の光透過性シート１２０の傾斜側壁１２１、第１の平坦層１８０ａの傾斜側壁１８１ａ、及び第１の平坦層１８０ａの底面１８２ａに形成でき、その結果、再配線層１５０をアンテナ層１４０の第１の部分１４１の一方の端１４２及び第２の部分１４３の一方の端１４４に接触させる。
図２４を参照されたく、後続の工程では、再配線層１５０と第１の平坦層１８０ａを被覆するパッシベーション層１９０を形成できる。次に、パッシベーション層１９０をパターニングでき、その結果、第１の平坦層１８０ａの底面１８２ａ上のパッシベーション層１９０に再配線層１５０を露出する開口Ｏ１及び開口Ｏ２を形成させる。
図２５、図２６及び図２７を併せて参照されたい。半導体基板１１０の頂面１１２は、第１の導電性パッド１１４を有し、且つ半導体基板１１０の頂面１１２に絶縁層１１６が被覆される。次に、半導体基板１１０の底面１１３を研削する等して、半導体基板１１０を薄化することができる。その後、導電性ピラー２２０を半導体基板１１０の第１の導電性パッド１１４に形成する。本実施形態において、導電性ピラー２２０は、半導体基板１１０の第１の導電性パッド１１４に接触する。いくつかの実施形態において、導電性ピラー２２０は銅（Ｃｕ）からなり、且つその上方にスズ（Ｓｎ）又は銀（Ａｇ）が電気めっきされる。図２７に示すように、導電性ピラー２２０が形成された後、半導体基板１１０を図２０の半導体基板１１０として複数のサブ部分に切割できる。
図２８と図２９を併せて参照されたく、図２４の第１の光透過性シート１２０を図２７の半導体基板１１０に接合する。導電性ピラー２２０は、パッシベーション層１９０の開口Ｏ１（図２４参照）に揃える。このように、導電性ピラー２２０の両端は再配線層１５０と第１の導電性パッド１１４にそれぞれ電気的に接触でき、半導体基板１１０とアンテナ層１４０の電気接続を達成できる。次に、導電性構造２００をパッシベーション層１９０の開口Ｏ２（図２４参照）に設置でき、それにより、導電性構造２００を再配線層１５０に電気的に接触させる。詳しくは、導電性構造２００は、他の電子装置（例えば、回路基板）に電気的に接続されるために使用できる。その後、線Ｌに沿って切割工程を実行でき、それにより、図２０のチップパッケージ１００ｂを取得する。
図３０は、本発明の別の実施形態によるチップパッケージ１００ｃを示す断面図である。チップパッケージ１００ｃは半導体基板１１０、第１の光透過性シート１２０、第２の光透過性シート１３０、アンテナ層１４０、再配線層１５０及びモールド封止材（ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）２３０を備える。図２０の実施形態との違いは、チップパッケージ１００ｃが平坦層１８０ａ（図２０参照）を有さず、半導体基板１１０を取り囲むモールド封止材２３０を有し、且つ半導体基板１１０及びモールド封止材２３０がパッシベーション層１９０内に位置することにある。モールド封止材２３０は、底面２３２と底面２３２に隣接する傾斜側壁２３１を有し、且つモールド封止材２３０の傾斜側壁２３１の傾斜率が第１の光透過性シート１２０の傾斜側壁１２１の傾斜率とほぼ同じである。更に、半導体基板１１０の底面１１３は第３の導電性パッド１１４ａと絶縁層１１６ａを有する。モールド封止材２３０は開口２３４を有し、第３の導電性パッド１１４ａが開口２３４内に位置する。再配線層１５０は開口２３４内の第３の導電性パッド１１４ａまで伸びる。つまり、再配線層１５０は、第３の導電性パッド１１４ａに電気的に接触し、半導体基板１１０とアンテナ層１４０の電気接続を達成できる。
図３１～図３９は図３０のチップパッケージ１００ｃの製造方法の各段階での断面図を示す。簡潔にするために、第１の光透過性シート１２０にアンテナ層１４０を形成し、第２の光透過性シート１３０を第１の光透過性シート１２０に接合し、第１の光透過性シート１２０を薄化し、シールド層１６０を第１の光透過性シート１２０の底面１２３に形成する等の工程は図２～図５の工程と類似し、繰り返して説明せず、併せて説明する。
図３１と図３２を参照されたく、半導体基板１１０は、第３の導電性パッド１１４ａと絶縁層１１６を有する。半導体基板１１０の底面を研削する等して、半導体基板１１０を薄化することができる。次に、半導体基板１１０を切割し、後続の工程を行う。
図３３を参照されたく、図２１の第１の平坦層１８０ａを形成する前の第１の光透過性シート１２０を図３２の半導体基板１１０に接合する。詳しくは、半導体基板１１０を反転させ、且つ半導体基板１１０をシールド層１６０の底面１６２に設ける。つまり、第３の導電性パッド１１４ａと絶縁層１１６は半導体基板１１０の底面１１３に位置する。
図３４を参照されたく、モールド封止材２３０を第１の光透過性シート１２０の底面１２３とシールド層１６０の底面１６２に形成し、且つ半導体基板１１０を取り囲む。つまり、モールド封止材２３０は、半導体基板１１０、第１の光透過性シート１２０及びシールド層１６０を被覆する。
図３５を参照されたく、切断工程を実行することで、第１の光透過性シート１２０は、傾斜側壁１２１を有し、アンテナ層１４０の一方の端１４２が露出する。詳しくは、アンテナ層１４０の第１の部分１４１の一方の端１４２と第２の部分１４３の一方の端１４４が露出する。この切断工程は刃物で切割できる。切断工程を実行すると同時に、傾斜側壁２３１をモールド封止材２３０に形成させることができる。単一の刃物でこの切割工程を実行できるため、モールド封止材２３０の傾斜側壁２３１の傾斜率が第１の光透過性シート１２０の傾斜側壁１２１の傾斜率とほぼ同じにできる。このような設計によって、後続の再配線層１５０（図３７参照）の安定性に役に立つ。
図３６と図３７を併せて参照されたく、図３５の構造が形成された後、モールド封止材２３０内に開口２３４を形成でき、その結果、半導体基板１１０の第３の導電性パッド１１４ａが露出する。モールド封止材２３０に開口２３４を形成する方法はレーザー穴あけを含み得る。次に、再配線層１５０を第１の光透過性シート１２０の傾斜側壁１２１、モールド封止材２３０の傾斜側壁２３１、及びモールド封止材２３０の底面２３２に形成することで、再配線層１５０をアンテナ層１４０の第１の部分１４１の一方の端１４２及び第２の部分１４３の一方の端１４４に接触させる。なお、再配線層１５０は開口２３４内の第３の導電性パッド１１４ａまで伸びる。
図３８を参照されたく、後続の工程では、再配線層１５０とモールド封止材２３０を被覆するパッシベーション層１９０を形成できる。次に、パッシベーション層１９０をパターニングでき、その結果、モールド封止材２３０の底面２３２上のパッシベーション層１９０に再配線層１５０を露出する開口を形成させる。
図３９を参照されたく、導電性構造２００をパッシベーション層１９０の開口内に設置でき、その結果、導電性構造２００を再配線層１５０に電気的に接触させる。詳しくは、導電性構造２００は、他の電子装置（例えば、回路基板）に電気的に接続されるために使用できる。その後、線Ｌに沿って切割工程を実行でき、図３０のチップパッケージ１００ｃを取得する。
図４０は、本発明の別の実施形態によるチップパッケージ１００ｄを示す断面図である。チップパッケージ１００ｄは半導体基板１１０、第１の光透過性シート１２０、第２の光透過性シート１３０、アンテナ層１４０、再配線層１５０、アンテナ層２４０及び保護層１０６を備える。図１の実施形態との違いは、チップパッケージ１００ｄがアンテナ層２４０と保護層１０６を更に備えることにある。アンテナ層２４０は、第２の光透過性シート１３０の頂面１３１に位置できる。いくつかの実施形態において、アンテナ層２４０の長さはアンテナ層１４０の長さより小さい。アンテナ層２４０はアンテナ層１４０を部分的に被覆できる。更に、第１の光透過性シート１２０上のアンテナ層２４０の垂直投影は第１の光透過性シート１２０上のアンテナ層１４０の垂直投影と重なっている。いくつかの実施形態において、アンテナ層２４０とアンテナ層１４０は材料と形成方法が同様である。例えば、アンテナ層２４０は銅又は銀を含んでもよく、且つ物理的気相成長法（例えば、スパッタリング法）によって形成されることができる。
いくつかの実施形態において、保護層１０６は第２の光透過性シート１３０とアンテナ層２４０を被覆する。更に、保護層１０６は第２の光透過性シート１３０の頂面１３１に接触し、且つアンテナ層２４０を取り囲む。保護層１０６は例えば、接着剤であってよい。
いくつかの実施形態において、チップパッケージ１００ｄの製造方法は、第２の光透過性シート１３０を第１の光透過性シート１２０に接合する前に、第２の光透過性シート１３０の頂面１３１にアンテナ層２４０を形成する工程を含んでもよい。アンテナ層２４０を形成する工程は、第２の光透過性シート１３０の頂面１３１全体に最初に導電層を形成（例えば、スパッタリング法）し、次にこの導電層をパターニングし、アンテナ層２４０を形成することを含んでもよい。パターニングの工程は露光、現像及びエッチング等の工程を含んでもよい。第２の光透過性シート１３０にアンテナ層２４０を形成した後に、次にアンテナ層２４０と第２の光透過性シート１３０に保護層１０６を形成することができ、アンテナ層２４０と第２の光透過性シート１３０を被覆するようにする。
図４１は、本発明の別の実施形態によるチップパッケージ１００ｅを示す断面図である。チップパッケージ１００ｅは半導体基板１１０、第１の光透過性シート１２０、第２の光透過性シート１３０、アンテナ層１４０、再配線層１５０、接合層１０２ａ、アンテナ層２４０及び保護層１０６を備える。図１２の実施形態との違いは、チップパッケージ１００ｅはアンテナ層２４０と保護層１０６を更に備えることにある。アンテナ層２４０は、第２の光透過性シート１３０の頂面１３１に位置できる。いくつかの実施形態において、アンテナ層２４０の長さはアンテナ層１４０の長さより小さい。アンテナ層２４０はアンテナ層１４０を部分的に被覆できる。更に、第１の光透過性シート１２０上のアンテナ層２４０の垂直投影と第１の光透過性シート１２０上のアンテナ層１４０の垂直投影は重なっている。いくつかの実施形態において、アンテナ層２４０とアンテナ層１４０は材料と形成方法が同様である。例えば、アンテナ層２４０は銅又は銀を含んでもよく、且つ物理的気相成長法（例えば、スパッタリング法）によって形成されることができる。
いくつかの実施形態において、保護層１０６は第２の光透過性シート１３０とアンテナ層２４０を被覆する。更に、保護層１０６は第２の光透過性シート１３０の頂面１３１に接触し、且つアンテナ層２４０を取り囲む。保護層１０６は例えば、接着剤であってよい。
図４２は、本発明の別の実施形態によるチップパッケージ１００ｆを示す断面図である。チップパッケージ１００ｆは半導体基板１１０、第１の光透過性シート１２０、第２の光透過性シート１３０、アンテナ層１４０、再配線層１５０、第１の平坦層１８０ａ、導電性ピラー２２０、アンテナ層２４０及び保護層１０６を備える。図２０の実施形態との違いは、チップパッケージ１００ｆはアンテナ層２４０と保護層１０６を更に備え、且つアンテナ層２４０が第１の部分２４１と第２の部分２４３を含むことにある。アンテナ層２４０は、第２の光透過性シート１３０の頂面１３１に位置できる。本実施形態において、アンテナ層２４０はアンテナアレイである。いくつかの実施形態において、アンテナ層１４０の長さはアンテナ層２４０の長さより大きい。更に、アンテナ層１４０の第１の部分１４１の長さはアンテナ層２４０の第１の部分２４１の長さより大きく、且つアンテナ層１４０の第２の部分１４３の長さがアンテナ層２４０の第２の部分２４３の長さより大きい。いくつかの実施形態において、アンテナ層２４０はアンテナ層１４０を部分的に被覆する。更に、第１の光透過性シート１２０上のアンテナ層２４０の垂直投影と第１の光透過性シート１２０上のアンテナ層１４０の垂直投影は重なっている。即ち、第１の光透過性シート１２０上のアンテナ層２４０の第１の部分２４１の垂直投影と第１の光透過性シート１２０上のアンテナ層１４０の第１の部分１４１の垂直投影は重なっていて、且つ第１の光透過性シート１２０上のアンテナ層２４０の第２の部分２４３の垂直投影と第１の光透過性シート１２０上のアンテナ層１４０の第２の部分１４３の垂直投影が重なっている。いくつかの実施形態において、アンテナ層２４０とアンテナ層１４０は材料と形成方法が同様である。例えば、アンテナ層２４０は銅又は銀を含んでもよく、且つ物理的気相成長法（例えば、スパッタリング法）によって形成されることができる。
いくつかの実施形態において、保護層１０６は第２の光透過性シート１３０とアンテナ層２４０を被覆する。更に、保護層１０６は第２の光透過性シート１３０の頂面１３１に接触し、且つアンテナ層２４０の第１の部分２４１とアンテナ層２４０の第２の部分２４３を取り囲む。保護層１０６は例えば、接着剤であってよい。
図４３は、本発明の別の実施形態によるチップパッケージ１００ｇを示す断面図である。チップパッケージ１００ｇは半導体基板１１０、第１の光透過性シート１２０、第２の光透過性シート１３０、アンテナ層１４０、再配線層１５０、モールド封止材２３０、アンテナ層２４０及び保護層１０６を備える。図３０の実施形態との違いは、チップパッケージ１００ｇがアンテナ層２４０と保護層１０６を更に含み、且つアンテナ層２４０が第１の部分２４１と第２の部分２４３を更に含むことにある。アンテナ層２４０は、第２の光透過性シート１３０の頂面１３１に位置できる。本実施形態において、アンテナ層２４０はアンテナアレイである。いくつかの実施形態において、アンテナ層１４０の長さはアンテナ層２４０の長さより大きい。更に、アンテナ層１４０の第１の部分１４１の長さはアンテナ層２４０の第１の部分２４１の長さより大きく、且つアンテナ層１４０の第２の部分１４３の長さがアンテナ層２４０第２の部分２４３の長さより大きい。いくつかの実施形態において、アンテナ層２４０はアンテナ層１４０を部分的に被覆する。更に、第１の光透過性シート１２０上のアンテナ層２４０の垂直投影と第１の光透過性シート１２０上のアンテナ層１４０の垂直投影は重なっている。即ち、第１の光透過性シート１２０上のアンテナ層２４０の第１の部分２４１の垂直投影と第１の光透過性シート１２０上のアンテナ層１４０の第１の部分１４１の垂直投影は重なっていて、且つ第１の光透過性シート１２０上のアンテナ層２４０の第２の部分２４３の垂直投影と第１の光透過性シート１２０上のアンテナ層１４０の第２の部分１４３の垂直投影が重なっている。いくつかの実施形態において、アンテナ層２４０とアンテナ層１４０は材料と形成方法が同様である。例えば、アンテナ層２４０は銅又は銀を含んでもよく、且つ物理的気相成長法（例えば、スパッタリング法）によって形成されることができる。
いくつかの実施形態において、保護層１０６は第２の光透過性シート１３０とアンテナ層２４０を被覆する。更に、保護層１０６は第２の光透過性シート１３０の頂面１３１に接触し、且つアンテナ層２４０の第１の部分２４１とアンテナ層２４０の第２の部分２４３を取り囲む。保護層１０６は例えば、接着剤であってよい。
本発明では、実施形態を前述の通りに開示したが、これは、本発明を限定するものではなく、当業者なら誰でも、本発明の精神と領域から逸脱しない限り、多様の変更や修正を加えることができ、従って、本発明の保護範囲は、後の特許請求の範囲で指定した内容を基準とする。
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ：チップパッケージ
１０２、１０２ａ、１０４：接合層
１０３、１１１、１２１、１７１、１８１、１８１ａ、２３１：傾斜側壁
１０５、１１３、１２３、１６２、１７２、１８２、１８２ａ、２３２：底面
１０６：保護層
１１０：半導体基板
１１２、１２２：頂面
１１４：第１の導電性パッド（第２の導電性パッド）
１１４ａ：第３の導電性パッド
１１６、１１６ａ：絶縁層
１２０：第１の光透過性シート
１３０：第２の光透過性シート
１３２：金属層
１４０、２４０：アンテナ層
１４１、２４１：第１の部分
１４２、１４４：端
１４３、２４３：第２の部分
１５０：再配線層
１６０：シールド層
１７０：支持部材
１８０：第２の平坦層
１８０ａ：第１の平坦層
１９０：パッシベーション層
２００：導電性構造
２１０：仮接着層
２１２：キャリア
２２０：導電性ピラー
２３０：モールド封止材
２３４、Ｏ１、Ｏ２：開口
Ｃ：キャビティ
θ：鈍角

Claims (21)

  1. 半導体基板と、
    前記半導体基板に位置し、且つ前記半導体基板と反対側にある頂面と前記頂面に隣接する傾斜側壁を有する第１の光透過性シートと、
    前記第１の光透過性シートに位置する第２の光透過性シートと、
    前記半導体基板と前記第１の光透過性シートとの間に位置するシールド層と、
    前記シールド層を被覆し、底面と前記底面に隣接する傾斜側壁を有し、且つその前記傾斜側壁の傾斜率が前記第１の光透過性シートの前記傾斜側壁の傾斜率と同じである第１の平坦層と、
    前記第１の光透過性シートと前記第２の光透過性シートとの間に位置する第１のアンテナ層と、
    前記第１の光透過性シートの前記傾斜側壁に位置し、前記第１のアンテナ層の一方の端に接触する再配線層と、
    を備えるチップパッケージ。
  2. 前記第１の光透過性シートは前記頂面に対向する底面を有し、前記シールド層は、前記第１の光透過性シートの前記底面に接触する請求項１に記載のチップパッケージ。
  3. 前記半導体基板と前記第１の平坦層の前記底面にある前記再配線層との間に位置する導電性ピラーを更に備える請求項１又は２に記載のチップパッケージ。
  4. 前記半導体基板と前記第１の光透過性シートとの間に位置し、支持部材の底面と前記底面に隣接する傾斜側壁を有し、且つその前記傾斜側壁の傾斜率が前記第１の光透過性シートの前記傾斜側壁の傾斜率と同じである支持部材を更に備える請求項１～３の何れか１項に記載のチップパッケージ。
  5. 前記再配線層は、前記支持部材の前記傾斜側壁に位置する請求項４に記載のチップパッケージ。
  6. 前記半導体基板の頂面に第１の導電性パッドを有し、且つ前記第１の導電性パッドの側壁が前記再配線層に接触する請求項４に記載のチップパッケージ。
  7. 前記第１のアンテナ層は、前記第１の光透過性シートの前記頂面に接触する請求項１～６の何れか１項に記載のチップパッケージ。
  8. 前記半導体基板は、前記第１の光透過性シートと反対側にある底面を有し、前記半導体基板の前記底面を被覆する第２の平坦層を更に備える請求項１～７の何れか１項に記載のチップパッケージ。
  9. 前記半導体基板を取り囲むように、前記第１の光透過性シートと前記半導体基板との間に位置し、接合層の底面と前記底面に隣接する傾斜側壁を有し、且つその前記傾斜側壁の傾斜率が前記第１の光透過性シートの前記傾斜側壁の傾斜率と同じである接合層を更に備える請求項８に記載のチップパッケージ。
  10. 前記半導体基板の前記頂面と反対側にある底面に第２の導電性パッドを有し、前記第２の導電性パッドは前記接合層と前記第２の平坦層との間に位置し、且つ前記第２の導電性パッドの側壁が前記再配線層に接触する請求項９に記載のチップパッケージ。
  11. 前記半導体基板を取り囲み、モールド封止材（ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）の底面と前記底面に隣接する傾斜側壁を有し、前記傾斜側壁の傾斜率が前記第１の光透過性シートの前記傾斜側壁の傾斜率と同じであるモールド封止材（ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）を更に備える請求項１～１０の何れか１項に記載のチップパッケージ。
  12. 前記半導体基板は、第３の導電性パッドを有し、前記モールド封止材は、開口を有し、前記第３の導電性パッドが前記開口内に位置し、且つ前記再配線層は、前記開口内の前記第３の導電性パッドまで伸びる請求項１１に記載のチップパッケージ。
  13. 前記第２の光透過性シートの頂面に位置する第２のアンテナ層を更に備える請求項１～１２の何れか１項に記載のチップパッケージ。
  14. 前記第２の光透過性シートと前記第２のアンテナ層を被覆する保護層を更に備える請求項１３に記載のチップパッケージ。
  15. 第１のアンテナ層を第１の光透過性シートの頂面に形成する工程と、
    第２の光透過性シートを、前記第１のアンテナ層が前記第１の光透過性シートと前記第２の光透過性シートとの間に位置するように、前記第１の光透過性シートの前記頂面に接合する工程と、
    支持部材を半導体基板の頂面に形成する工程と、
    前記支持部材を前記半導体基板と前記第１の光透過性シートとの間に位置するように、前記第１の光透過性シートを前記半導体基板の前記頂面に接合する工程と、
    前記第１の光透過性シートに傾斜側壁を持たせ、且つ前記第１のアンテナ層の一方の端を露出させるように、切断工程を実行する工程と、
    再配線層を、前記第１のアンテナ層の前記端に接触するように、前記第１の光透過性シートの前記傾斜側壁に形成する工程と、
    を含むチップパッケージの製造方法。
  16. シールド層を前記第１の光透過性シートの底面に形成する工程を更に含む請求項１５に記載のチップパッケージの製造方法。
  17. 第２の平坦層を前記半導体基板に形成し、前記切断工程を実行し、それと同時に、傾斜率が前記第１の光透過性シートの前記傾斜側壁の傾斜率と同じである傾斜側壁を前記第２の平坦層に形成させる工程を更に含む請求項１５又は１６に記載のチップパッケージの製造方法。
  18. 接合層を、前記半導体基板を取り囲むように前記半導体基板に形成し、前記切断工程を実行し、それと同時に、傾斜率が前記第１の光透過性シートの前記傾斜側壁の傾斜率と同じである傾斜側壁を前記接合層に形成させる工程を更に含む請求項１５～１７の何れか１項に記載のチップパッケージの製造方法。
  19. モールド封止材を、前記半導体基板を取り囲むように前記第１の光透過性シートの底面に形成し、前記切断工程を実行し、それと同時に、傾斜率が前記第１の光透過性シートの前記傾斜側壁の傾斜率と同じである傾斜側壁を前記モールド封止材に形成させる工程と、
    開口を前記モールド封止材内に形成し、前記半導体基板の第３の導電性パッドを露出させ、前記再配線層が前記開口内の前記第３の導電性パッドまで伸びる工程と、
    を更に含む請求項１５～１８の何れか１項に記載のチップパッケージの製造方法。
  20. 第２のアンテナ層を前記第２の光透過性シートの頂面に形成する工程を更に含む請求項１５～１９の何れか１項に記載のチップパッケージの製造方法。
  21. 前記第２のアンテナ層を取り囲む保護層を、前記第２の光透過性シートに形成する工程を更に含む請求項２０に記載のチップパッケージの製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148743A (ko) * 2020-06-01 2021-12-08 삼성전자주식회사 반도체 패키지
US11978722B2 (en) * 2021-08-27 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of package containing chip structure with inclined sidewalls

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001527700A (ja) 1998-03-16 2001-12-25 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 「チップサイズパッケージ」を有する半導体装置の製造方法
JP2009500821A (ja) 2005-07-01 2009-01-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子素子
JP2009283944A (ja) 2008-05-23 2009-12-03 Xitec Inc 電子デバイスパッケージ及びその製造方法
JP2010098274A (ja) 2008-10-20 2010-04-30 Sibeam Inc 表面実装可能な集積回路のパッケージ化機構
JP2012222366A (ja) 2011-04-13 2012-11-12 Xitec Inc チップパッケージとその製造方法
WO2019026913A1 (ja) 2017-08-01 2019-02-07 日立金属株式会社 多軸アンテナ、無線通信モジュールおよび無線通信装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI497658B (zh) * 2009-10-07 2015-08-21 Xintec Inc 晶片封裝體及其製造方法
US9704772B2 (en) 2014-04-02 2017-07-11 Xintec Inc. Chip package and method for forming the same
TW201607014A (zh) 2014-08-08 2016-02-16 精材科技股份有限公司 半導體結構及其製造方法
US9711425B2 (en) 2015-08-20 2017-07-18 Xintec Inc. Sensing module and method for forming the same
CN107039286A (zh) 2015-10-21 2017-08-11 精材科技股份有限公司 感测装置及其制造方法
US10541262B2 (en) 2015-10-28 2020-01-21 China Wafer Level Csp Co., Ltd. Image sensing chip packaging structure and packaging method
CN106935558A (zh) * 2015-12-29 2017-07-07 精材科技股份有限公司 晶片封装体及其制造方法
KR102629723B1 (ko) 2016-04-19 2024-01-30 스카이워크스 솔루션즈, 인코포레이티드 무선 주파수 모듈의 선택적 차폐
TWI640046B (zh) 2016-07-08 2018-11-01 精材科技股份有限公司 晶片封裝體及其製作方法
US10424540B2 (en) 2016-10-06 2019-09-24 Xintec Inc. Chip package and method for forming the same
CN109087897A (zh) 2017-06-13 2018-12-25 精材科技股份有限公司 晶片封装体及其制作方法
US20190043794A1 (en) * 2017-08-03 2019-02-07 General Electric Company Electronics package including integrated structure with backside functionality and method of manufacturing thereof
US11169250B2 (en) 2017-10-27 2021-11-09 Mediatek Inc. Radar module incorporated with a pattern-shaping device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001527700A (ja) 1998-03-16 2001-12-25 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 「チップサイズパッケージ」を有する半導体装置の製造方法
JP2009500821A (ja) 2005-07-01 2009-01-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子素子
JP2009283944A (ja) 2008-05-23 2009-12-03 Xitec Inc 電子デバイスパッケージ及びその製造方法
JP2010098274A (ja) 2008-10-20 2010-04-30 Sibeam Inc 表面実装可能な集積回路のパッケージ化機構
JP2012222366A (ja) 2011-04-13 2012-11-12 Xitec Inc チップパッケージとその製造方法
WO2019026913A1 (ja) 2017-08-01 2019-02-07 日立金属株式会社 多軸アンテナ、無線通信モジュールおよび無線通信装置

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