KR20000059861A - 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법 - Google Patents

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KR20000059861A
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Abstract

본 발명은 반도체 소자의 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법에 관한 것으로, 그 제조방법은 상면에 구리막이 도포되어 있는 절연막테이프(108)에서, 상기 구리막의 길이방향 가장자리와, 반도체칩(102)의 칩패드(104) 부위에 해당하는 영역 주변의 구리막의 금속패턴부(110)와, 그 둘 즉, 상기 구리막의 길이방향 가장자리와 상기 금속패턴부(110)를 연결하는 선을 제외하고 그 이외의 구리막을 식각하는 제 1 공정과; 상기 금속패턴부(110)의 내부홀을 제외한 절연막테이프의 상면과, 상기 구리막의 길이방향 가장자리에서 네 군데의 에지부를 제외한 구리막의 상면과, 상기 금속패턴부(110)의 가장자리에 솔더마스크(112)를 형성하는 제 2 공정과; 상기 솔더마스크(112)가 형성되지 않은 금속패턴부의 표면에 금속패턴부-전해도금(111)을 실시하는 제 3 공정과; 상기 절연막테이프(108)의 저면에 반도체칩(102)을 부착하는 제 4 공정과; 상기 반도체칩(102)의 외부 즉, 상면을 제외한 측면과 하면을 에폭시 몰드 컴파운드 (epoxy mold compound)로 몰딩하는 제 5 공정과; 상기 칩패드(114)가 노출되도록 그 상부에 있는 절연막테이프를 식각하는 제 6 공정과; 상기 칩패드(104)와 상기 금속패턴부-전해도금(111)을 와이어(118, 120)로써 전기적으로 연결하는 제 7 공정과; 상기 구리막의 길이방향 가장자리의 에지부에 남아있는 구리막을 제거하고 하나의 반도체칩(102)으로 분리하기 위하여 절단하는 제 8 공정을 순차적으로 실시하는 것을 포함하여 이루어지며, 이로 인해, 반도체칩의 크기와 거의 차이가 없고 다핀화가 용이한 와이어 어래이드 칩 사이즈 패키지를 제공한다.

Description

와이어 어래이드 칩 사이즈 패키지 및 그 제조방법{A WIRE ARRAYED CHIP SIZE PACKAGE AND THE FABRICATION METHOD THEREOF}
본 발명은 반도체 소자의 패키지에 관한 것으로, 특히 패키지의 크기가 반도체칩의 크기와 거의 차이가 없을 정도로 얇고 작게 패키징하는 칩 사이즈 패키지 및 그 제조방법에 관한 것이다.
종래 칩 사이즈 패키지의 일반적인 구조는 반도체칩의 칩패드에 리본본딩된 금속패턴부과, 상기 금속패턴부 상에 장착된 솔더볼과, 상기 칩패드의 주변을 밀봉한 몰딩수지로 이루어짐으로써, 상기 솔더볼을 통하여 상기 칩패드의 전기적 신호가 외부로 전달된다.
도 1은 상기한 바와 같은 종래 칩 사이즈 패키지의 일반적인 구조를 나타내는 단면도로서, 이에 도시된 바와 같은 종래 칩 사이즈 패키지의 제조공정은 다음과 같다.
먼저, 상면에 구리막이 도포된 절연막테이프(12)에 리본본딩(19)을 위한 홀(13)을 형성하고, 상기 구리막을 식각하여 금속패턴부(14)로 형성한 후, 솔더볼(22)을 장착할 부분을 제외한 상기 금속패턴부(14)의 상면 및 노출된 절연막테이프(12)의 상면에 솔더마스크(16)를 형성한다.
다음, 상기 홀(13) 영역에 노출되어 있는 금속패턴부(14)의 표면에 칩패드(18)와의 리본본딩(19)을 위하여 니켈, 골드 도금을 순차적으로 실시하고, 상기 절연막테이프(12)의 저면에 반도체칩(10)을 부착하고, 상기 홀(13)을 통하여 상기 칩패드(18)와 상기 금속패턴부(14) 간에 리본본딩(19)을 실시한 후, 상기 홀(13) 내부에 에폭시 몰드 컴파운드 (epoxy mold compound : 이하 EMC라 칭한다)(20)를 주입하여 몰딩한다.
다음, 상기 솔더마스크(16)를 형성하지 않은 금속패턴부(14) 상에 플럭스(flux)를 도포하고 상기 플럭스 상에 솔더볼(22)을 탑재한 후 리플로우(reflow)하여 상기 솔더볼(22)을 고정시킨 다음, 각각의 단품 패키지로 분리(singulation)하여 종래의 칩 사이즈 패키지를 완성한다.
그러나, 상기한 바와 같은 방법으로 제조된 종래의 칩 사이즈 패키지에서는 전기적인 신호를 외부로 전달하는 외부단자로써 솔더볼을 이용하므로, 칩패드로부터 솔더볼까지 전기적인 신호를 전달해주는 금속패턴부가 필요하며, 이러한 금속패턴부를 칩패드와 리본본딩하기 위한 별도의 영역이 필요하다. 또한 솔더볼 자체의 크기와 솔더볼 사이에 필요한 소정거리를 고려하면 패키지의 다핀화가 제한되는 문제점이 있었다.
또한, 전기적 신호의 전달은 칩패드로부터 리본본딩, 금속패턴부, 솔더볼까지의 여러 매개체를 통하여 이루어지므로 전기적 특성이 개선되기 어려운 문제점이 있었다.
또한, 칩의 뒷면이 외부로 노출되어 외부환경으로부터 칩을 보호하기 어려운 문제점이 있었다.
본 발명은 상기와 같은 문제점들을 해결하기 위하여, 외부단자로서 종래의 솔더볼보다 훨씬 미세한 와이어를 사용하고, 칩패드와 금속패턴부 사이의 직접적인 와이어 본딩으로 인해 반도체칩의 크기와 거의 차이가 나지 않고 다핀화가 훨씬 용이한 와이어 어래이드 칩 사이즈 패키지를 제공하는 데에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 와이어 어래이드 칩 사이즈 패키지는 다수의 칩패드가 형성되는 반도체칩과; 저면에 상기 반도체칩이 부착되고, 다수의 홀을 구비한 절연막테이프와; 상기 절연막테이프 상에 형성되는 금속패턴부와; 상기 절연막테이프와 상기 금속패턴부의 일부를 덮도록 형성되는 솔더마스크와; 상기 솔더마스크로 덮이지 않은 부분의 금속패턴부의 표면에 형성되는 금속패턴부-전해도금과; 상기 칩패드와 상기 금속패턴부-전해도금을 전기적으로 연결하는 와이어와; 상기 반도체칩의 상면을 제외한 측면과 하면을 둘러싸고 있는 몰딩수지를 포함한 구성이다.
또한, 상기와 같은 목적을 달성하기 위하여 본 발명에 따른 와이어 어래이드 칩 사이즈 패키지의 제조방법은, 상면에 구리막이 도포되어 있는 절연막테이프에서, 상기 구리막의 길이방향 가장자리와, 반도체칩의 칩패드 부위에 해당하는 영역 주변의 구리막의 금속패턴부와, 그 둘 즉, 상기 구리막의 길이방향 가장자리와 상기 금속패턴부를 연결하는 선을 제외하고 그 이외의 구리막을 식각하는 제 1 공정과; 상기 금속패턴부의 내부홀을 제외한 절연막테이프의 상면과, 상기 구리막의 길이방향 가장자리에서 네 군데의 에지부를 제외한 구리막의 상면과, 상기 금속패턴부의 가장자리에 솔더마스크를 형성하는 제 2 공정과; 상기 솔더마스크가 형성되지 않은 금속패턴부의 표면에 금속패턴부-전해도금을 실시하는 제 3 공정과; 상기 절연막테이프의 저면에 반도체칩을 부착하는 제 4 공정과; 상기 반도체칩의 외부 즉, 상면을 제외한 측면과 하면을 EMC로 몰딩하는 제 5 공정과; 상기 칩패드가 노출되도록 그 상부에 있는 절연막테이프를 식각하는 제 6 공정과; 상기 칩패드와 상기 금속패턴부-전해도금을 와이어로써 전기적으로 연결하는 제 7 공정과; 상기 구리막의 길이방향 가장자리의 에지부에 남아있는 구리막을 제거하고 하나의 반도체칩으로 분리하기 위하여 절단하는 제 8 공정을 순차적으로 실시하는 것을 포함하여 이루어진다.
도 1은 종래 칩 사이즈 패키지의 일반적인 구조를 나타내는 단면도이다.
도 2a∼도 14b는 본 발명의 일실시예에 따른 와이어 어래이드 칩 사이즈 패키지를 제조하는 방법을 도시한 순차적인 공정도로서,
도 2a는 다수의 반도체칩이 제조된 한 장의 웨이퍼를 나타내는 평면도이고,
도 2b는 상기 도 2a에서 하나의 반도체칩을 확대한 평면도이고,
도 3a는 상면에 구리막이 도포된 절연막테이프의 평면도이고,
도 3b는 상기 도 3a의 단면도이고,
도 4a는 상면의 구리막 중 일부를 식각한 절연막테이프의 평면도이고,
도 4b는 상기 도 4a에서 하나의 금속패턴부를 중심으로 확대한 평면도이고,
도 4c는 상기 도 4b에서의 Ⅳc-Ⅳc선 단면도이고,
도 5a는 상면에 부분적으로 솔더마스크를 형성한 절연막테이프의 평면도이고,
도 5b는 상기 도 5a에서 하나의 금속패턴부를 중심으로 확대한 평면도이고,
도 5c는 상기 도 5b에서의 Ⅴc-Ⅴc선 단면도이고,
도 6a는 금속패턴부-전해도금을 나타내는 절연막테이프의 평면도이고,
도 6b는 상기 도 6a에서 하나의 금속패턴부를 중심으로 확대한 평면도이고,
도 6c는 상기 도 6b에서의 Ⅵc-Ⅵc선 단면도이고,
도 7a는 절연막테이프 저면에 반도체칩을 부착하는 공정을 나타내는 상기 도 6a에서의 Ⅶa-Ⅶa선 단면도이고,
도 7b는 상기 도 7a에서 하나의 칩패드를 중심으로 확대한 단면도이고,
도 8은 EMC로 몰딩하는 공정을 나타내는 절연막테이프의 단면도이고,
도 9는 노출된 하나의 칩패드를 중심으로 확대한 단면도이고,
도 10a는 1차 와이어를 본딩한 하나의 칩패드를 중심으로 확대한 평면도이고,
도 10b는 상기 도 10a에서의 Xb-Xb선 단면도이고,
도 11a는 2차 와이어를 본딩한 하나의 칩패드를 중심으로 확대한 평면도이고,
도 11b는 상기 도 11a에서의 XIb-XIb선 단면도이고,
도 12는 와이어-전해도금을 나타내기 위하여, 하나의 칩패드를 중심으로 확대한 단면도이고,
도 13은 절단선을 나타내는 절연막테이프의 평면도이고,
도 14a는 완성된 칩 사이즈 패키지의 외형도이고,
도 14b는 완성된 칩 사이즈 패키지의 단면도이다.
도 15a∼도 15b는 본 발명의 다른 실시예에 따른 와이어 어래이드 칩 사이즈 패키지의 제조공정 중의 일부분을 나타내는 평면도와 단면도로서
도 15a는 일실시예와 다른 구조의 와이어 본딩을 나타내기 위하여 하나의 칩패드를 중심으로 확대한 평면도이고,
도 15b는 상기 도 15a에서의 XVb-XVb선 단면도이다.
도 16은 본 발명의 다른 실시예에 따라 완성된 와이어 어래이드 칩 사이즈 패키지의 단면도이다.
**도면의주요부분에대한부호설명**
100 : 웨이퍼 102 : 반도체칩 104 : 칩패드
106 : 구리막 108 : 절연막테이프 110 : 금속패턴부
112 : 솔더마스크 114 : 도금전극 116 : 에폭시 몰드 컴파운드
118 : 1차 와이어 120 : 2차 와이어 122 : 절단선
111 : 금속패턴부-전해도금 119 : 와이어-전해도금
이하, 본 발명의 일실시예에 따른 칩 사이즈 패키지의 제조공정을 도 2a∼도 14b를 참조하여 상세히 설명하면 다음과 같다.
도 2a는 다수의 반도체칩(102)이 제조된 한 장의 웨이퍼(100)를 나타내는 평면도이고, 도 2b는 그 중 하나의 반도체칩(102)을 확대하여 나타낸 평면도이다.
먼저, 상기 도 2a에 도시된 웨이퍼(100)를 절단하여, 도 2b에 나타난 바와 같이 칩패드(104)가 매트릭스(matrix) 구조로 배열되어 있는 반도체칩(102)을 각각의 단품 칩으로 분리하여 준비해 둔다.
다음, 도 3a와 도 3b는 각각 상면에 구리막(106)이 도포되어 있는 절연막테이프(108)의 평면도와 단면도이며, 본 발명에 따른 와이어 어래이드 칩 사이즈 패키지의 제조공정에서는 종래 칩 사이즈 패키지의 제조공정에서와는 달리, 후속공정에서 절연막테이프를 사진식각하는 공정을 포함하므로, 상기 절연막테이프(108)는 사진식각이 가능한 물질로 형성되는 것이 특징이다.
다음, 상면의 구리막 중 일부를 식각한 절연막테이프의 평면도인 도 4a와 같이, 상기 구리막(106)의 길이방향 가장자리와, 반도체칩의 칩패드 부위에 해당하는 영역 주변의 구리막 및 그 둘을 연결하는 선을 제외하고, 그 이외의 구리막은 식각하여 절연막테이프(108)를 노출시킨다. 결과적으로, 남아있는 구리막은 길이방향 가장자리에 남아있는 구리막(106a), 칩패드 부위에 해당하는 영역 주변에 남아있는 구리막(106b) 및 그 둘을 연결하는 선에 남아있는 구리막(106c)이다.
상기 도 4a에서는 상기 절연막테이프의 길이를 세 개의 반도체칩이 부착될 수 있는 길이로 나타내었으나, 이것은 도시의 편의상 정한 길이이며, 실제 공정에서 절연막테이프의 길이는 보통 8개나 16개, 또는 32개의 반도체칩이 부착될 수 있는 길이로 하기도 하고, 이들을 포함하여 임의의 길이로도 정할 수 있다.
상기 도 4a에서, 칩패드 부위에 해당하는 영역 주변에 남아있는 구리막(106b)들 중 하나를 중심으로 확대한 평면도가 도 4b이고, 이러한 칩패드 부위에 해당하는 영역 주변에 남아있는 구리막(106b)은 칩패드로부터 전기적 신호를 전달받는 금속의 역할을 하므로, 이하 편의상 금속패턴부(110)라 칭한다.
도 4c는 상기 도 4b에서의 Ⅳc-Ⅳc선 단면도로서, 절연막테이프(108) 상면에 금속패턴부(110)가 남아있다.
다음, 도 5a는 상면에 부분적으로 솔더마스크를 형성한 절연막테이프의 평면도이고, 도 5b는 상기 도 5a에서 하나의 금속패턴부를 중심으로 확대한 평면도이고, 도 5c는 상기 도 5b에서의 Ⅴc-Ⅴc선 단면도이다.
상기 도 5a∼도 5c와 같이, 상기 금속패턴부(110)의 내부홀을 제외한 절연막테이프(108)의 상면과, 상기 길이방향 가장자리에 남아있는 구리막(106a)에서 네 군데의 에지부를 제외한 구리막의 상면에 솔더마스크(112)를 형성하며, 이 때 상기 솔더마스크(112)는, 도 5c에 나타난 바와 같이, 상기 금속패턴부(110)에 걸치도록 즉, 상기 금속패턴부(110)의 가장자리까지 형성한다. 상기 도 5b에서 설명하지 않은 점선(----)은 이해를 돕기 위하여 상기 솔더마스크(112) 하부에 있는 상기 금속패턴부(110)의 경계를 표시한 것이다.
그리고, 상기 길이방향 가장자리에 남아있는 구리막(106a) 중에서 네 군데의 에지부에 남겨둔 구리막은 후속공정인 전해도금시 도금전극의 역할을 하게 되므로, 이하 편의상 도금전극(114)이라 칭한다. 이 도금전극(114)은 상기 솔더마스크(112)의 하부에 있는 구리막 중의 일부분으로서, 도 4a에서 언급한 바와 같이, 상기 도금전극이 속한 길이방향 가장자리의 구리막(106a)은 금속패턴부의 구리막(106b)과 그 사이에 있는 구리막(106b)에 의하여 연결되어 있으므로 절연막테이프의 길이에 무관하게 즉, 임의의 길이를 가진 절연막테이프에서도 에지부인 네 군데에만 형성되면 족하다.
다음, 도 6a는 금속패턴부에 전해도금을 실시하는 공정을 나타내는 절연막테이프의 평면도이고, 도 6b는 상기 도 6a에서 하나의 금속패턴부를 중심으로 확대한 평면도이고, 도 6c는 상기 도 6b에서의 Ⅵc-Ⅵc선 단면도이다.
상기 도 6a∼도 6c와 같이, 상기 솔더마스크(112)가 형성되지 않은 금속패턴부의 표면에 니켈, 골드의 순차적인 도금을 실시하거나 또는 은도금을 실시하며, 이것은 상기 도금전극(114)을 이용하여 전해도금한 것이다.
상기 전해도금은 후속공정에서 와이어 표면에도 실시하므로 이와 구별하기 위하여 편의상 각각 금속패턴부-전해도금(111), 와이어-전해도금이라 칭하고, 이 때, 상기 금속패턴부-전해도금(111)은 후속공정인 와이어 본딩을 용이하게 하는 역할을 한다.
다음, 도 7a는 상기 도 6a에서의 Ⅶa-Ⅶa선 부분에 해당하는 절연막테이프에서 그 저면에 반도체칩을 부착하는 공정을 나타내는 단면도이고, 도 7b는 상기 도 7a에서 하나의 칩패드를 중심으로 확대한 단면도이다.
상기 도 7a∼도 7b와 같이, 상기 절연막테이프(108)의 저면에 처음에 준비해 둔 상기 반도체칩(102)을 부착한다. 이 때, 매트릭스 형태로 배열되어 있는 칩패드(104)의 위치에 부합하도록 부착한다.
다음, 도 8과 같이, 상기 반도체칩(102)의 외부 즉, 상면을 제외한 측면과 하면을 EMC(116)로 몰딩한다.
다음, 하나의 칩패드(104)를 중심으로 확대한 단면도인 도 9와 같이, 상기 금속패턴부-전해도금(111)과 상기 솔더마스크(112)를 마스크로 하여 상기 칩패드(104) 상부의 절연막테이프를 사진식각하여 홀을 형성하고 상기 홀을 통하여 상기 칩패드(104)를 노출시킨다. 이 때의 사진식각을 위하여, 앞에서 언급한 바와 같이, 상기 절연막테이프(108)는 사진식각이 가능한 물질로 형성되는 것을 특징으로 한다.
다음, 도 10a는 하나의 칩패드(104)를 중심으로 확대한 평면도이고, 도 10b는 상기 도 10a에서의 Xb-Xb선 단면도이다. 상기 도 10a∼도 10b에 도시된 바와 같이, 상기 칩패드(104)와 상기 금속패턴부-전해도금(111) 간에 1차 와이어(118)를 본딩한다.
다음, 도 11a는 하나의 칩패드(104)를 중심으로 확대한 평면도이고, 도 11b는 상기 도 11a에서의 XIb-XIb선 단면도이며, 상기 도 11a∼도 11b에 도시된 바와 같이, 상기 1차 와이어(118)가 본딩된 금속패턴부-전해도금(111) 상의 지점(P)으로부터 90°각을 이루는 두 지점(Q1, Q2)의 금속패턴부-전해도금(111) 간에 2차 와이어(120)를 본딩한다.
이 때, 상기 2차 와이어(120)는 상기 1차 와이어(118)와 교차하며, 상기 두 와이어는 이미 원형의 금속패턴부(110)를 통해 전기적으로 연결된 상태이므로 각각의 와이어가 서로 닿거나 그렇지 않거나에 구애받을 필요는 없다.
다음, 도 12와 같이, 상기 1차 와이어(118)와 2차 와이어(120)의 표면에 니켈, 골드의 순차적인 도금을 실시하거나 또는 은도금을 실시하며, 이것은 상기 도금전극(114)을 이용하여 전해도금한 것이다. 상기 전해도금은 앞에서 언급한 바와 같이, 금속패턴부-전해도금과 구별하기 위하여 편의상 와이어-전해도금(119)이라 칭한다.
이 때, 상기 와이어-전해도금(119)은, 후속공정인 마더보드에 실장할 때 와이어가 휘어지지 않도록 강도를 부여하고, 또한, 마더보드에 실장할 때의 솔더에 의한 결합 효율을 향상시키는 역할을 한다.
다음, 절연막테이프의 평면도인 도 13과 같이, 상기 도금전극(114)을 제거하고 각각의 단품으로 분리하기 위하여 절단선(122)을 따라서 절단하여 하나의 패키지를 완성하며, 완성된 패키지의 외형도와 단면도는 각각 도 14a와 도 14b에 나타나있다.
상기한 본 발명의 일실시예에서 1, 2차 와이어 본딩을 다른 구조로 실시한 것이 본 발명의 다른 실시예로서, 이것은 일실시예의 도 2a∼도 9까지의 공정을 실시한 후, 상기 칩패드(104)와 상기 금속패턴부-전해도금(111) 사이에 2개 이상의 와이어 본딩을 실시하는 것이며, 도 15a에는 4개의 와이어(123)가 서로 90°의 각도를 가지고 본딩된 실시예의 평면도가 나타나 있으며 상기 도 15a에서 XVb-XVb선 단면도가 도 15b이다. 이 때, 상기 도 15a∼도 15b와 같은 4개의 와이어 구조는 본 발명의 다른 실시예이며, 본 발명을 한정하지는 않는다.
그 이후의 공정은 본 발명의 일실시예와 마찬가지로 와이어에 전해도금을 실시한 후, 단품으로 분리하여 하나의 패키지를 완성하며, 그 완성된 패키지의 단면이 도 16에 나타나 있다.
상기한 바와 같이 본 발명에 따른 와이어 어래이드 칩 사이즈 패키지는, 외부단자로서 종래의 솔더볼보다 훨씬 미세한 와이어를 사용하므로, 종래 솔더볼의 크기와 솔더볼 사이에 필요한 소정거리를 고려하여 핀의 개수가 제한되었던 것에 비해, 동일한 칩 사이즈에서 다핀화가 훨씬 유리한 효과가 있다.
또한, 칩패드와 금속패턴부 사이의 직접적인 와이어 본딩으로 인해, 종래 리본본딩을 위한 별도의 영역이 필요했던 것에 비해, 동일한 칩 사이즈에서 다핀화가 유리함과 동시에 더욱 반도체칩의 크기에 가까운 패키지를 제조하는 효과가 있다.
또한, 마더보드에 솔더링으로 실장한 후 소자 작동 시 발생하는 열로 인하여 종래 솔더볼을 이용한 패키지의 경우에는 마더보드와 솔더볼의 경계면에 크랙(crack)을 유발시켰던 것에 비해, 본 발명에 따른 와이어 어래이드 칩 사이즈 패키지에서는 와이어의 유연성으로 그 스트레스를 흡수함으로써 크랙을 방지하는 효과가 있다.
또한, 마더보드에 실장시 와이어가 솔더 내부에 고리형태로 묻혀 있으므로, 솔더에 의한 결합의 신뢰성이 향상되는 효과가 있다.
또한, 반도체칩과 패키지 사이의 전기적 신호 전달 매체로 본딩 와이어만을 이용하므로 종래 리본본딩, 금속패턴부, 솔더볼의 여러 매체를 거쳐야했던 것에 비해 전기적 특성이 향상되는 효과가 있다.
또한, 구리막의 길이방향 가장자리에서 에지부에 남아있는 도금전극을 이용하여 패키지의 전기적 테스트를 실시할 수 있으므로 종래 테스트용 소켓을 별도로 제작했던 것에 비해 전기적 테스트가 훨씬 용이한 효과가 있다.
또한, 종래 칩의 뒷면을 외부로 노출시킨 것과는 달리, 칩의 뒷면까지 EMC로 몰딩하므로 외부환경으로부터 칩을 보호하는 효과가 있다.

Claims (8)

  1. 다수의 칩패드가 형성되는 반도체칩과;
    저면에 상기 반도체칩이 부착되고, 다수의 홀을 구비한 절연막테이프와;
    상기 절연막테이프 상에 형성되는 금속패턴부와;
    상기 절연막테이프와 상기 금속패턴부의 일부를 덮도록 형성되는 솔더마스크와;
    상기 솔더마스크로 덮이지 않은 부분의 금속패턴부의 표면에 형성되는 금속패턴부-전해도금과;
    상기 칩패드와 상기 금속패턴부-전해도금을 전기적으로 연결하는 와이어와;
    상기 와이어의 표면에 형성되는 와이어-전해도금과;
    상기 반도체칩의 상면을 제외한 측면과 하면을 둘러싸고 있는 몰딩수지를 포함하여 구성된 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지.
  2. 제 1 항에 있어서, 상기 칩 패드는 매트릭스(matrix)구조로 배열되고, 상기 칩패드의 위치에 부합되도록 상기 반도체칩이 상기 절연막테이프의 저면에 부착되고, 상기 절연막테이프는 사진식각이 가능한 물질로 형성되며, 상기 금속패턴부는 구리막인 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지.
  3. 제 1 항에 있어서, 상기 금속패턴부-전해도금과 상기 와이어-전해도금은 상기 구리막의 길이방향 가장자리에서 에지부에 남아있는 구리막을 도금전극으로 이용하여 형성되는 니켈, 골드의 순차적인 도금과 은도금 중의 하나인 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지.
  4. 제 1 항에 있어서, 상기 와이어는, 상기 칩패드와 상기 금속패턴부-전해도금 간에 본딩한 1차 와이어와 상기 1차 와이어 본딩이 실시된 금속패턴부-전해도금상의 지점으로부터 90°각을 이루는 두 지점의 금속패턴부-전해도금간에 본딩한 2차 와이어의 구조로 이루어진 2개의 와이어와, 상기 칩 패드와 상기 금속패턴부-전해도금 간에 서로 90°의 각도를 가지도록 본딩한 4개의 와이어를 포함하여, 2개 이상인 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지.
  5. 상면에 구리막이 도포되어 있는 절연막테이프에서, 상기 구리막의 길이방향 가장자리와, 반도체칩의 칩패드 부위에 해당하는 영역 주변의 구리막의 금속패턴부와, 그 둘 즉, 상기 구리막의 길이방향 가장자리와 상기 금속패턴부를 연결하는 선을 제외하고 그 이외의 구리막을 식각하는 제 1 공정과;
    상기 금속패턴부의 내부홀을 제외한 절연막테이프의 상면과, 상기 구리막의 길이방향 가장자리에서 네 군데의 에지부를 제외한 구리막의 상면과, 상기 금속패턴부의 가장자리에 솔더마스크를 형성하는 제 2 공정과;
    상기 솔더마스크가 형성되지 않은 금속패턴부의 표면에 금속패턴부-전해도금을 실시하는 제 3 공정과;
    상기 절연막테이프의 저면에 반도체칩을 부착하는 제 4 공정과;
    상기 반도체칩의 외부 즉, 상면을 제외한 측면과 하면을 EMC로 몰딩하는 제 5 공정과;
    상기 칩패드가 노출되도록 그 상부에 있는 절연막테이프를 식각하는 제 6 공정과;
    상기 칩패드와 상기 금속패턴부-전해도금을 와이어로써 전기적으로 연결하는 제 7 공정과;
    상기 와이어의 표면에 와이어-전해도금을 실시하는 제 8 공정과;
    상기 구리막의 길이방향 가장자리의 에지부에 남아있는 구리막을 제거하고 하나의 반도체칩으로 분리하기 위하여 절단하는 제 9 공정을 순차적으로 실시하는 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지의 제조방법
  6. 제 5 항에 있어서, 상기 칩 패드는 매트릭스(matrix)구조로 배열하고, 상기 칩패드의 위치에 부합되도록 상기 금속패턴부를 상기 절연막테이프의 저면에 부착하며, 상기 칩패드는 상기 금속패턴부-전해도금과 상기 솔더마스크를 마스크로 하여 그 상부에 있는 절연막테이프를 식각함으로써 노출되도록 하는 것는 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지의 제조방법.
  7. 제 5 항에 있어서, 상기 금속패턴부-전해도금과 상기 와이어-전해도금은 상기 구리막의 길이방향 가장자리에서 에지부에 남아있는 구리막을 도금전극으로 이용하여 니켈, 골드의 순차적인 도금과 은도금 중의 하나로 하는 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지의 제조방법.
  8. 제 5 항에 있어서, 상기 와이어는, 상기 칩패드와 상기 금속패턴부-전해도금 간에 본딩한 1차 와이어와 상기 1차 와이어 본딩이 실시된 금속패턴부-전해도금상의 지점으로부터 90°각을 이루는 두 지점의 금속패턴부-전해도금간에 본딩한 2차 와이어의 구조로 이루어진 2개의 와이어와, 상기 칩 패드와 상기 금속패턴부-전해도금 간에 서로 90°의 각도를 가지도록 본딩한 4개의 와이어를 포함하여 2개 이상인 것을 특징으로 하는 와이어 어래이드 칩 사이즈 패키지의 제조방법.
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