KR100327760B1 - 반도체패키지용 회로기판시트의 제조 방법 - Google Patents
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Abstract
이 발명은 반도체패키지용 회로기판시트의 제조 방법에 관한 것으로, 내주연에는 회로패턴이 형성되어 있고, 외주연에는 도전성 보강제 패턴이 형성되어 있는 회로기판시트에서 내주연의 회로패턴에 소정의 도금을 실시하고, 외주연의 보강제 패턴으로부터 전기적으로 용이하게 아이솔레이션시키기 위해, 판상의 폴리이미드층상에 구리박막을 입히는 원시 회로기판시트 제조 단계; 상기 원시 회로기판시트상에 통상의 포토마스킹 및 에칭 기술을 이용하여 최외곽 둘레에는 제1버스라인을 형성하고, 상기 제1버스 라인과 연결되어 그 내주연에는 대략 사각링 형태의 보강제 패턴을 형성하며, 상기 보강제 패턴에 연결되어서는 제2버스라인 및 이와 연결된 다수의 본드핑거, 연결부, 솔더볼랜드 등의 회로패턴을 형성하는 단계; 상기 본드핑거 및 솔더볼랜드를 제외한 폴리이미드층 상면 전체를 절연성의 커버코오트로 코팅하는 단계; 상기 회로패턴중 본드핑거 및 솔더볼랜드에 은(Ag), 금(Au) 및 니켈(Ni) 등을 전해 도금하는 단계; 상기 보강제 패턴과 본드핑거가 연결된 제2버스라인을 컷팅하되, 하부의 폴리이미드층까지 동시에 커팅하여 관통부를 형성함으로써 이 관통부 하부에 차후 반도체칩의 입출력패드가 위치하도록 함과 동시에 회로패턴인 본드핑거, 연결부 및 솔더볼랜드가 상기 보강제 패턴으로부터 각각 아이솔레이션 되도록 하는 단계로 이루어진 반도체패키지용 회로기판시트의 제조 방법.
Description
본 발명은 반도체패키지용 회로기판시트의 제조 방법에 관한 것으로, 보다 상세하게 설명하면 내주연에는 회로패턴이 형성되어 있고, 외주연에는 링형태의 도전성 보강제 패턴이 형성되어 있는 회로기판시트에서 내주연의 회로패턴에 소정의 도금을 실시하고, 외주연의 보강제 패턴으로부터 전기적으로 용이하게 아이솔레이션(Isolation)시킬 수 있는 반도체패키지용 회로기판시트의 제조 방법에 관한 것이다.
일반적으로 반도체패키지의 한 구성요소로 사용되는 회로기판시트는 판상의 절연성 필름, 폴리이미드 및 수지 등의 표면에 소정의 복잡한 도전성 회로패턴이 형성되어 있고, 그 회로패턴의 일정부분을 제외한 상부표면 전체는 절연성 수지로 코팅되어 있는 것을 말한다. 물론 상기 회로패턴에는 반도체칩과 연결되는 영역(예를 들면, 본드핑거) 및 차후 마더보드와 연결되도록 솔더볼 등이 융착되는 영역(예를 들면, 솔더볼 랜드)이 형성되어 있으며, 이 영역에는 절연성 수지가 코팅되어 있지 않고 외부로 노출된 형태를 한다.
상기와 같은 회로기판시트는 반도체칩이 접착되거나 안착된 후 반도체칩의 입출력패드와 회로기판시트의 소정영역(예를 들면, 본드핑거)이 와이어본딩(Wire bonding), 리드본딩(Lead bonding), 탭(Tape Automated Bonding)본딩 등의 방법에 의해 전기적으로 연결된후, 봉지재로 몰딩되며, 소정영역(예를 들면, 솔더볼랜드)에 솔더볼 등이 융착됨으로써 차후에 마더보드로 일정한 전기적 신호를 주고받을 수 있도록 매개함과 동시에 반도체칩을 지지하고 외부 환경으로부터 보호하는 역할을 한다.
이러한 회로기판시트는 최근 반도체칩이 경박단소화 추세에 따라 역시 경박단소화되고 있으며, 최근에는 반도체칩의 크기와 비슷한 크기의 회로기판시트가 사용되기도 한다.
한편, 최근에는 팬아웃형(Fan out type) 반도체패키지라 하여 최종 입출력단자가 반도체칩의 외주연 즉, 반도체칩의 외주연에 위치하는 회로기판시트상의 둘레에 형성되는 회로기판시트가 제작되고 있다. 이때 상기 회로기판시트의 둘레는 반도체칩의 외주연상에 위치됨으로써 어떠한 지지 수단도 없기 때문에 쉽게 휘는 성질이 있다. 따라서, 그 회로기판시트의 둘레에 소정의 도전성 보강제 패턴을 비교적 두껍게 형성함으로써 그 휨 현상을 방지함과 동시에 그 둘레에 위치하는 최종입출력단자를 확고히 지지할 수 있도록 하고 있다. 상기와 같은 보강제 패턴은 통상 회로패턴 형성 공정과 같은 단계에서 형성한다.
그러나 상기와 같이 회로기판시트의 둘레에 도전성 보강제 패턴이 형성됨으로써 몇가지 문제가 발생한다. 즉, 회로기판시트의 회로패턴중에서 소정 부분(예를 들면, 본드핑거 및 솔더볼랜드)에 금(Au), 은(Ag) 및 주석(Sn) 등을 도금시, 각 회로패턴이 모두 연결되어 있어야 동시 도금이 가능하므로, 상기 회로패턴은 그 둘레의 도전성 보강제 패턴에 모두 연결되고, 또한 상기 보강제 패턴은 외부의 공통 버스라인에 연결되어 있어야 한다. 또한, 상기 도금 작업이 완료된 후 각 회로패턴은 전기적으로 독립되어야만 반도체칩의 개별 신호를 각각 마더보드쪽으로 전달할 수 있기 때문에, 각각의 회로패턴은 결국 아이솔레이션되어야 한다. 그러나 상기와 같이 회로기판시트의 둘레에 도전성의 보강제 패턴이 링 형태로 형성된다면 각각의 회로패턴이 그 도전성 보강제 패턴에 연결되어 있음으로써 적절하게 아이솔레이션되지 못하는 문제가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 내주연에는 회로패턴이 형성되어 있고, 외주연에는 링형태의 도전성 보강제 패턴이 형성되어 있는 회로기판시트에서 내주연의 회로패턴에 소정의 도금을 실시하고, 외주연의 보강제 패턴으로부터 전기적으로 용이하게 아이솔레이션시킬 수 있는 반도체패키지용 회로기판시트의 제조 방법을 제공하는데 있다.
도1a 및 도1b는 원시 회로기판시트의 상태를 도시한 평면도 및 단면도이다.
도2a 및 도2b는 본 발명에 의한 회로기판시트에서 회로패턴이 형성된 상태를 도시한 평면도 및 단면도이다.
도3a 및 도3b는 본 발명에 의한 회로기판시트에서 커버코오트를 코팅한 평면도 및 단면도이다.
도4a 및 도4b는 본 발명에 의한 회로기판시트에서 소정 부분을 도금한 상태를 도시한 평면도 및 단면도이다.
도5a 및 도5b는 본 발명에 의한 회로기판시트에서 소정부분을 컷팅한 상태를 도시한 평면도 및 단면도이다.
도6은 본 발명에 의한 회로기판시트에서 필요없는 부분이 컷팅된 상태에서 저면에 반도체칩이 접착된 상태를 도시한 평면도이다.
- 도면중 주요부호에 대한 설명 -
10' ; 원시회로기판시트 10 ; 회로기판시트
11 ; 구리박막
12 ; 폴리이미드층(Polyimid layer)
13 ; 제1버스라인(The first bus line) 14,18 ; 연결부
15 ; 보강제 패턴(Stiffener pattern) 16 ; 제2버스라인
17 ; 본드핑거(Bond finger)
19 ; 솔더볼랜드(Solder ball land) 20 ; 커버코오트(Cover coat)
21 ; 관통부 30 ; 반도체칩
31 ; 입출력패드(I/O pad) 41 ; 은(Ag)
42 ; 금 및 니켈(Au,Ni)
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 회로기판시트의 제조 방법은 판상의 폴리이미드층상에 구리박막을 입히는 원시 회로기판시트 제조 단계와; 상기 원시 회로기판시트상에 통상의 포토마스킹 및 에칭 기술을 이용하여 최외곽 둘레에는 제1버스라인을 형성하고, 상기 제1버스 라인과 연결되어 그 내주연에는 대략 사각링 형태의 보강제 패턴을 형성하며, 상기 보강제 패턴에 연결되어서는 제2버스라인 및 이와 연결된 다수의 본드핑거, 연결부, 솔더볼랜드 등의 회로패턴을 형성하는 단계와; 상기 본드핑거 및 솔더볼랜드를 제외한 폴리이미드층 상면 전체를 절연성의 커버코오트로 코팅하는 단계와; 상기 회로패턴중 본드핑거 및 솔더볼랜드에 은(Ag), 금(Au) 및 니켈(Ni) 등을 전해 도금하는 단계와; 상기 보강제 패턴과 본드핑거가 연결된 제2버스라인을 컷팅하되, 하부의 폴리이미드층까지 동시에 커팅하여 관통부를 형성함으로써 이 관통부 하부에 차후 반도체칩의 입출력패드가 위치하도록 함과 동시에 회로패턴인 본드핑거, 연결부 및 솔더볼랜드가 상기 보강제 패턴으로부터 각각 아이솔레이션 되도록 하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이와 같이하여, 본 발명에 의한 회로기판시트 제조 방법에 의하면, 소정의 도금 작업을 완료한후 본드핑거, 연결부 및 솔더볼랜드로 이루어진 회로패턴 및 보강제 패턴에 동시 연결된 제2버스라인을 차후에 컷팅하여 소정의 관통부를 형성함으로서 자연스럽게 회로패턴들을 보강제 패턴으로부터 전기적으로 아이솔레이션시키는 것이 가능하고, 또한 상기 관통부 저면으로는 반도체칩의 입출력패드가 위치하도록 함으로써 관통부 외주연에 위치된 본드핑거와의 전기적 연결을 용이하게 할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
먼저 도1a 및 도1b는 원시 회로기판시트(10')의 상태를 도시한 평면도 및 단면도이다. 도시된 바와 같이 절연성의 폴리이미드층(12)상에 스퍼터링(Sputtering, 가스화한 도전성 물질을 폴리이미드층(12)상에 피복하는 방법)이나 접착층을 개재하여 소정의 도전성 박막 바람직하기로는 구리박막(11)을 입힘으로써 판상의 원시 회로기판시트(10')를 제조한다.
다음으로 도2a 및 도2b는 회로기판시트(10)에서 회로패턴이 형성된 상태를 도시한 평면도 및 단면도이다. 상기 원시 회로기판시트(10') 상에 통상의 포토마스킹(Photo masking) 및 에칭(Etching) 기술을 이용하여 선택적으로 구리박막(11)을 제거함으로서 최외곽에는 제1버스라인(13)을 형성하고, 그 내주연쪽으로는 연결부(14)를 연장 형성하고, 상기 연결부(14)에 연결된 대략 사각링형태의 보강제 패턴(15)을 형성한다. 이때 상기 보강제는 차후 회로기판시트(10)의 휨 현상을 방지하기 위해 형성하는 것임으로 그 폭이 다른 패턴에 비해 넓도록 형성한다. 또한 상기 보강제 패턴(15)의 각 모서리에는 내측으로 연장되어 서로 연결되도록 제2버스라인(16)을 형성한다. 그리고, 상기 제2버스라인(16)에는 본드핑거(17), 연결부(18) 및 솔더볼랜드(19)로 이루어진 다수의 회로패턴을 형성한다.
도3a 및 도3b는 회로기판시트(10)에서 커버코오트(20)를 코팅한 평면도 및 단면도이다. 도시된 바와 같이 제1버스라인(13), 보강제 패턴(15), 제2버스라인(16) 및 회로패턴 등이 형성된 폴리이미드층(12)상에 그 패턴들을 보호하기 위해 절연성의 커버코오트(20)를 코팅하되, 회로패턴중 본드핑거(17) 및 솔더볼랜드(19)는 외부로 노출되도록 코팅한다. 이와 같이 함으로써 차후 반도체칩(30)의 입출력패드(31)가 상기 본드핑거(17)에 전도성 와이어 등으로 확고히 연결되고, 또한 솔더볼랜드(19)에는 솔더볼이 확고히 융착되도록 한다.
도4a 및 도4b는 회로기판시트(10)에서 소정 부분을 도금한 상태를 도시한 평면도 및 단면도이다. 도시된 바와 같이 상기 회로패턴중 본드핑거(17) 표면에는 은(41)을 도금하여 차후 전도성 와이어 등이 확고하게 본딩될 수 있도록 하고, 솔더볼랜드(19)에는 금 및 니켈(42) 등을 도금함으로서 차후 솔더볼이 확고하게 융착될 수 있도록 한다. 상기와 같은 도금은 통상 전해 도금(Electrolytic plating) 방법으로 형성하는 것이 바람직하며, 이때 전류는 제1버스라인(13), 연결부(14), 보강제 패턴(15), 제2버스라인(16), 본드핑거(17), 연결부(18), 솔더볼랜드(19) 및 접지 영역(도시되지 않음)으로 흐름으로써 회로패턴 중 외부로 노출된 다수의 본드핑거(17) 및 솔더볼랜드(19)에 은(41)이나 금 및 니켈(42) 도금이 실시된다. 또한 무전해 도금(Electroless plating) 방법을 사용할 수도 있으며, 이때에는 상기 제2버스라인(16)의 형성이 무의미하므로, 그 제2버스라인(16)을 형성하지 않은 채 회로기판시트(10)를 제조할 수 있다.
도5a 및 도5b는 회로기판시트(10)에서 소정부분을 컷팅한 상태를 도시한 평면도 및 단면도이다. 도시된 바와 같이 상기 제2버스라인(16) 및 그 저면의 폴리이미드층(12)을 관통시켜 대략 직사각형 모양의 관통부(21)를 형성함으로서 본드핑거(17), 연결부(18) 및 솔더볼랜드(19)로 이루어진 각각의 회로패턴들을 보강제 패턴(15)으로부터 아이솔레이션시킨다. 이와 같이 함으로써 차후 상기 회로기판시트(10) 저면에 접착된 반도체칩(30)의 개별 신호들이 각각의 회로패턴을 따라서 외부로 입출력하게 된다.
이때 상기 관통부(21)를 형성하는 방법은 통상의 펀칭(Punching), 드릴링(Drilling), 레이저(Laser) 및 에칭(Etching) 방법 등을 사용할 수 있다.
도6은 본 발명에 의한 회로기판시트(10)에서 필요없는 부분이 컷팅된 상태에서 저면에 반도체칩(30)이 접착된 상태를 도시한 평면도로서, 도시된 바와 같이 회로기판시트(10) 최외곽의 제1버스라인(13)은 반도체패키지 구성 요소로서 불필요하기 때문에 커팅되어 있다. 또한 상기 회로기판시트(10)의 저면에 반도체칩(30)을 접착하되, 그 입출력패드(31)가 관통부(21) 내측에 위치하도록 함으로서 반도체칩(30)의 입출력패드(31)와 회로패턴의 본드핑거(17)가 전도성 와이어등에 의해 용이하게 본딩되도록 되어 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지용 회로기판시트의 제조 방법에 의하면, 회로패턴중 본드핑거 및 솔더볼랜드에의 도금 작업을 완료한후 회로패턴 및 보강제 패턴에 동시 연결된 제2버스라인을 컷팅하여 소정의 관통부를 형성함으로서 자연스럽게 다수의 회로패턴들을 보강제 패턴으로부터 전기적으로 아이솔레이션시키는 것이 가능하고, 또한 상기 관통부 저면으로는 반도체칩의 입출력패드가 위치하도록 함으로써 관통부 외주연에 위치된 본드핑거와의 전기적 연결을 용이하게 할 수 있는 효과가 있다.
Claims (1)
- 판상의 폴리이미드층상에 구리박막을 입히는 원시 회로기판시트 제조 단계와;상기 원시 회로기판시트상에 통상의 포토마스킹 및 에칭 기술을 이용하여 최외곽 둘레에는 제1버스라인을 형성하고, 상기 제1버스 라인과 연결되어 그 내주연에는 대략 사각링 형태의 보강제 패턴을 형성하며, 상기 보강제 패턴에 연결되어서는 제2버스라인 및 이와 연결된 다수의 본드핑거, 연결부, 솔더볼랜드 등의 회로패턴을 형성하는 단계와;상기 본드핑거 및 솔더볼랜드를 제외한 폴리이미드층 상면 전체를 절연성의 커버코오트로 코팅하는 단계와;상기 회로패턴중 본드핑거 및 솔더볼랜드에 은(Ag), 금(Au) 및 니켈(Ni) 등을 전해 도금하는 단계와;상기 보강제 패턴과 본드핑거가 연결된 제2버스라인을 컷팅하되, 하부의 폴리이미드층까지 동시에 커팅하여 관통부를 형성함으로써 이 관통부 하부에 차후 반도체칩의 입출력패드가 위치하도록 함과 동시에 회로패턴인 본드핑거, 연결부 및 솔더볼랜드가 상기 보강제 패턴으로부터 각각 아이솔레이션 되도록 하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체패키지용 회로기판시트의 제조 방법.
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