KR100337452B1 - 반도체패키지의 제조에 적용되는 써킷테이프 - Google Patents

Abstract

이 발명은 반도체패키지의 제조에 적용되는 써킷테이프에 관한 것으로, 웨이퍼상에 써킷테이프가 접착된 상태에서도 웨이퍼의 절단라인을 용이하게 확인할 수 있는 반도체패키지의 제조에 적용되는 써킷테이프를 제공하기 위해, 절연체로서 대략 평판형의 폴리이미드층과; 상기 폴리이미드층의 상면에 형성되어 차후에 웨이퍼의 반도체칩의 입출력패드와 와이어본딩되는 본드핑거 및 이에 연결되어 연장된 회로패턴이 형성되어 있고, 상기 회로패턴에는 차후에 솔더볼이 융착될 수 있도록 솔더볼랜드가 형성되어 있으며, 상기 회로패턴의 외주연으로서 상기 웨이퍼에 형성된 절단라인의 바로 상부에 위치되는 부분에는 절단라인확인홈이 형성된 회로패턴영역과; 상기 절단라인확인홈, 솔더볼랜드 및 본드핑거가 위치되는 본등핑거영역을 제외한 회로패턴영역을 외부의 환경으로부터 보호하기 위해 회로패턴영역의 상면에 코팅되어 있는 커버코오트를 포함하여 이루어짐으로써, 웨이퍼의 절단시 상기 절단라인확인홈을 통하여 웨이퍼의 절단라인을 용이하게 확인할 수 있도록 한 것을 특징으로 하는 반도체패키지용 써킷테이프.

Description

반도체패키지의 제조에 적용되는 써킷테이프

본 발명은 반도체패키지의 제조에 적용되는 써킷테이프에 관한 것으로, 보다 상세하게 설명하면 웨이퍼상에 써킷테이프가 접착된 상태에서도 웨이퍼의 절단라인을 용이하게 확인할 수 있는 반도체패키지의 제조에 적용되는 써킷테이프에 관한 것이다.

일반적으로 최근의 반도체패키지는 전자 제품, 통신 기기, 컴퓨터등 반도체패키지가 실장되는 전자 제품들이 소형화되어 가고 있는 추세에 따라 반도체패키지의 크기를 기능의 저하없이 소형화시키고, 고다핀을 구현하면서 경박단소화하고자 하는 새로운 형태로 발전하고 있다.

이러한 반도체패키지는 그 크기를 반도체칩의 크기와 비슷한 크기로 형성함은 물론, 그 제조 방법에 있어서도 다수의 반도체칩이 형성되어 있는 웨이퍼상에 다수의 회로패턴영역이 형성되어 있는 써킷테이프를 접착테이프를 개재하여 직접 접착시킨 채, 웨이퍼상에서 와이어본딩, 인캡슐레이션 및 솔더볼 융착을 마친 후, 마지막 단계에서 상기 웨이퍼를 각각의 반도체칩으로 절단하여 독립된 반도체패키지로 제조하기에 이르고 있다.

상기한 반도체패키지에 이용되는 종래의 써킷테이프를 도1a내지 도1c에 도시하였다.

도1a는 써킷테이프(CT)의 전체적인 양태를 도시한 평면도이고, 도1b는 도1a의 A부분을 확대한 것으로 써킷테이프(CT)의 한 회로패턴영역(5)을 도시한 평면도이며, 도1c는 도1b의 B-B'선을 도시한 단면도이다.

먼저 상기 써킷테이프(CT)의 한 회로패턴영역(4)을 기준으로 그 층구조 및 평면적인 양태를 설명하면, 도1b 및 도1c에 도시된 바와 같이 써킷테이프(CT)는 통상 다층으로 형성되어 있는데, 제일 하부에 절연체로서 폴리이미드층(2)이 형성되어 있고, 상기 폴리이미드층(2) 상부에는 차후에 반도체칩(18)과 연결되는 본드핑거(5a) 및 이에 연장되는 회로패턴(5)이 미세하고 복잡하게 구리(Cu)로 형성되어 있으며, 상기 회로패턴(4)에 연결되어서는 차후에 솔더볼이 융착될 수 있도록 금(Au) 및 니켈(Ni) 등이 도금되어 솔더볼랜드(6)가 형성되어 있고, 상기 솔더볼랜드(6) 및 본드핑거(5a)가 위치되는 본드핑거영역(5b)을 제외한 회로패턴(5)의 상부에는 그 회로패턴(5)을 외부의 환경으로부터 보호하기 위해 절연체인 커버코오트(12)가 형성되어 있다.

도면중 미설명 부호 3은 다수의 회로패턴(5)들을 동시에 전해도금하기 위한 버스라인이고, 10은 반도체패키지의 제조공정중 상기 버스라인(3)을 포함하여 절단되는 영역으로써 반도체칩의 입출력패드와 본드핑거(5a)를 전기적으로 연결시킬 수 있도록 하는 관통부이다.

이러한 다수의 회로패턴영역(4)이 집합되어 도1a에 도시된 바와 같이 대략 웨이퍼(16) 형태와 비슷한 써킷테이프(CT)를 형성하게 되며, 상기 회로패턴영역(4)의 외주연에는 도전체박막(도시되지 않음) 및 커버코오트가 형성되어 있다. 상기 각각의 회로패턴영역(4)들은 차후에 웨이퍼(16)에 형성된 각각의 반도체칩(18)과 함께 한 유닛으로 절단되며, 회로패턴영역(4) 외주연의 도전체박막을 포함하는 커버코오트는 제거된다.

한편, 도2a는 다수의 반도체칩(18)이 형성되어 있는 통상적인 웨이퍼를 도시한 평면도이고, 도2b는 도2a의 C부분을 확대도시한 반도체칩 유닛이다.

도시된 바와 같이 통상적인 웨이퍼(16)는 다수의 반도체칩(18)이 형성되어 있으며, 각각의 반도체칩(18)에는 다수의 입출력패드(20)들이 형성되어 써킷테이프(CT)의 회로패턴영역(4)의 본드핑거(5a)와 와이어본딩될 수 있도록 되어 있다. 또한 각각의 반도체칩(18)들은 절단라인(22)에 의해 구분되어 있으며, 상기 절단라인(22)들을 따라서 차후에 써킷테이프(CT)의 한 회로패턴영역(4)과 함께 독립된 반도체칩(18)들로 절단되는 것이다.

그러나, 상기한 바와 같은 웨이퍼(16)에 접착테이프로 접착되는 써킷테이프(CT)는 전체가 커버코오트(12), 회로패턴(5) 및 폴리이미드층(2)의 다층으로 형성되어 있음으로써, 상기 써킷테이프(CT)를 웨이퍼(16)에 접착시켰을 경우 웨이퍼(16)의 절단라인(22)을 전혀 확인할 수 없게 되는 문제가 있다.

즉, 상기 폴리이미드층(2) 및 접착테이프는 반투명체이지만, 커버코오트(12) 및 회로패턴(5) 등은 불투명체로써 웨이퍼(16)상의 절단라인(22)을 가리게 된다.

이와 같이 되면, 결국 써킷테이프(CT)가 접착된 웨이퍼(16)를 각각의 반도체칩(18)으로 절단시 절단라인(22)의 정확한 위치를 확인할 수 없게 됨으로써, 써킷테이프 및 웨이퍼를 미리 정해진 규격으로 정확히 절단할 수 없게 되며, 전체적인 반도체패키지의 생산수율을 저하시키게 문제점이 있다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 웨이퍼상에 써킷테이프가 접착된 상태에서도 웨이퍼의 절단라인을 용이하게 확인할 수 있는 반도체패키지의 제조에 적용되는 써킷테이프를 제공하는데 있다.

도1a는 반도체패키지용 써킷테이프를 도시한 평면도이고, 도1b는 써킷테이프에서 한 회로패턴영역을 확대한 평면도이며, 도1c는 그 단면도이다.

도2a는 다수의 반도체칩이 형성되어 있는 웨이퍼를 도시한 평면도이고, 도2b는 웨이퍼에서 한 반도체칩을 확대한 평면도이다.

도3은 본 발명에 의한 반도체패키지용 써킷테이프를 도시한 평면도이다.

도4a는 본 발명에 의한 반도체패키지용 써킷테이프가 웨이퍼에 접착테이프로 접착된 상태를 도시한 평면도이고, 도4b는 그 단면도이다.

- 도면중 주요 부호에 대한 설명 -

CT ; 써킷테이프 2 ; 폴리이미드층

3 ; 버스라인 4 ; 회로패턴영역

5 ; 회로패턴 5a ; 본드핑거

5b ; 본드핑거영역 6 ; 솔더볼랜드

8 ; 절단라인확인홈 10 ; 관통부

12 ; 커버코오트 14 ; 접착테이프

16 ; 웨이퍼 18 ; 반도체칩

20 ; 입출력패드 22 ; 절단라인

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지용 써킷테이프에 의하면, 절연체로서 대략 평판형의 폴리이미드층과; 상기 폴리이미드층의 상면에 형성되어 차후에 웨이퍼의 반도체칩의 입출력패드와 와이어본딩되는 본드핑거 및 이에 연결되어 연장된 회로패턴이 형성되어 있고, 상기 회로패턴에는 차후에 솔더볼이 융착될 수 있도록 솔더볼랜드가 형성되어 있으며, 상기 회로패턴의 외주연으로서 상기 웨이퍼에 형성된 절단라인의 바로 상부에 위치되는 부분에는 절단라인확인홈이 형성된 회로패턴영역과; 상기 절단라인확인홈, 솔더볼랜드 및 본드핑거가 위치되는 본등핑거영역을 제외한 회로패턴영역을 외부의 환경으로부터 보호하기 위해 회로패턴영역의 상면에 코팅되어 있는 커버코오트를 포함하여 이루어짐으로써, 웨이퍼의 절단시 상기 절단라인확인홈을 통하여 웨이퍼의 절단라인을 용이하게 확인할 수 있도록 한 것을 특징으로 한다.

여기서, 상기 절단라인확인홈은 웨이퍼에 형성된 절단라인의 각 교차점 상부에 위치하는 회로패턴영역에 형성함으로써 본 발명의 목적을 달성할 수도 있다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

도3은 본 발명에 의한 반도체패키지용 써킷테이프(CT)를 도시한 평면도이고, 도4a는 본 발명에 의한 써킷테이프(CT)가 웨이퍼(16)에 접착된 상태를 도시한 평면도이며, 도4b는 그 단면도이다.

도시된 바와 같이 본 발명에 의한 써킷테이프(CT)는 최저면에 대략 사각판상의 절연체로서 폴리이미드층(2)이 형성되어 있고, 상기 폴리이미드층(2) 상부에는 차후에 반도체칩(18)의 입출력패드(20) 연결되는 본드핑거(5a) 및 이에 연장되는 회로패턴(5)이 미세하고 복잡하게 구리(Cu)로 형성되어 있으며, 상기 회로패턴(4)에 연결되어서는 차후에 솔더볼이 융착될 수 있도록 금(Au) 및 니켈(Ni) 등이 도금되어 솔더볼랜드(6)가 형성된 다수의 회로패턴영역(4)을 이루고 있다.

여기서, 상기 써킷테이프(CT)에는 웨이퍼(16)에 형성된 절단라인(22)의 바로 상부에 위치하는 폴리이미드층(2)에 대략 십자형의 절단라인확인홈(8)이 형성되어, 써킷테이프(CT)의 상부에서 웨이퍼(16)의 절단라인(22)을 용이하게 확인 및 감지할 수 있도록 되어 있다.

이러한 상기 절단라인확인홈(8)은 회로패턴영역(4) 즉, 본드핑거(5a), 회로패턴(5)등의 형성을 위한 하학적기상증착, 스퍼터링등을 실시하지 않거나 또는 접착층으로 본드핑거 및 회로패턴을 접착시키지 않음으로써 형성된다.

또한 상기 절단라인확인홈(8), 상기 솔더볼랜드(6) 및 본드핑거(5a)가 위치되는 본드핑거영역(5b)을 제외한 회로패턴영역(4)의 전체에는 그 회로패턴영역(4)을 외부의 환경으로부터 보호하기 위해 절연체인 커버코오트(12)가 형성되어 있다.

또한, 상기 절단라인확인홈(8)의 위치는 웨이퍼(16)에 형성된 임의의 절단라인(22)에 대응하는 위치에 다수 형성하여도 되지만, 더욱 바람직하기로는 웨이퍼(16)에 형성된 절단라인(22)의 각 교차점과 대응되는 부분에 대략 십자형으로 형성함으로써, 써킷테이프(CT)의 상면에서 웨이퍼(16)의 절단라인(22)을 더욱 용이하게 확인할 수 있도록 한다.

한편, 도4a 및 도4b에 도시된 바와 같이 상기 써킷테이프(CT)는 접착테이프(14)가 개재된 채 웨이퍼(16)에 접착되며, 상기 써킷테이프(CT)에 형성된 절단라인확인홈(8)이 웨이퍼(16)에 형성된 각각의 절단라인(22)의 교차점과 대응된채 접착되어 있다.

여기서 상기 써킷테이프(CT)는 회로패턴영역(4)의 외주연이 제거된 상태이며, 또한 각각의 회로패턴영역(4)의 소정 부분에는 대략 직사각형 모양의 관통부(10)가 형성되어 있음으로써 웨이퍼(16)의 반도체칩(18)의 입출력패드(20)와 회로패턴영역(4)의 본드핑거(5a)를 용이하게 와이어로 본딩할 수 있도록 되어 있다.

상기와 같은 관통부(10)는 접착테이프(14)에까지 관통되어 실시되며, 상기 써킷테이프(CT)를 웨이퍼(16)에 접착하기 전에 실시한다. 또한 상기 회로패턴영역(4)의 외주연은 상기 써킷테이프(CT)가 웨이퍼(16)에 접착된후 웨이퍼(16)의 가장자리를 따라서 제거된다.

이와 같이 하여 본 발명에 의한 써킷테이프(CT)에는 최저면의 반투명체인 폴리이미드층(2)만을 제외한 웨이퍼(16)의 절단라인(22)에 대응하는 회로패턴영역(4) 및 커버코오트(12)에 절단라인확인홈(8)을 형성함으로써, 사용자 또는 장비가 상기 웨이퍼(16)의 절단라인(22)을 용이하게 확인할 수 있음으로써 정확한 절단작업을 실시할 수 있게 된다.

한편, 필요하다면 상기 써킷테이프(CT)의 절단라인확인홈(8) 저면의 폴리이미드층(2) 또는 폴리이미드층(2)과 접착테이프(14)를 모두 관통시킴으로써 상기 웨이퍼(16)상의 절단라인(22)이 써킷테이프(CT)의 상부에서 직접 확인 가능하게 할 수도 있다.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.

따라서 본 발명에 의한 반도체패키지용 써킷테이프에 의하면, 웨이퍼에 형성된 절단라인의 교차점 상부에 대응하는 써킷테이프의 소정 부분에 절단라인확인홈을 형성함으로써, 써킷테이프가 접착된 웨이퍼를 절단시에 상기 절단라인을 따라서 정확하게 작업할 수 있는 효과가 있다.

Claims (2)

1. 절연체로서 대략 평판형의 폴리이미드층과;

   상기 폴리이미드층의 상면에 형성되어 차후에 웨이퍼의 반도체칩의 입출력패드와 와이어본딩되는 본드핑거 및 이에 연결되어 연장된 회로패턴이 형성되어 있고, 상기 회로패턴에는 차후에 솔더볼이 융착될 수 있도록 솔더볼랜드가 형성되어 있으며, 상기 회로패턴의 외주연으로서 상기 웨이퍼에 형성된 절단라인의 바로 상부에 위치되는 부분에는 그 웨이퍼의 절단라인을 용이하게 확인할 수 있도록 절단라인확인홈이 형성된 회로패턴영역과;

   상기 절단라인확인홈, 솔더볼랜드 및 본드핑거가 위치되는 본등핑거영역을 제외한 회로패턴영역을 외부의 환경으로부터 보호하기 위해 회로패턴영역의 상면에 코팅되어 있는 커버코오트를 포함하여 이루어진 것을 특징으로 하는 반도체패키지용 써킷테이프.
2. 제1항에 있어서, 상기 절단라인확인홈은 웨이퍼에 형성된 절단라인의 각 교차점 상부에 위치하는 회로패턴영역에 형성된 것을 특징으로 하는 반도체패키지용 써킷테이프.