KR19980019655A - 칩 스케일 패키지 - Google Patents

Abstract

본 발명은 칩 스케일 패키지에 관한 것으로, 상부 면에 복수 개의 본딩 패드들을 갖는 칩; 그 칩을 내재/봉지하고 있으며, 그 칩의 본딩 패드들의 상부 면에 각기 대응된 부분에 요홈들이 형성된 성형 수지; 그 요홈의 내부 표면에 형성된 솔더 패이스트; 및 상기 솔더 패이스트가 형성된 요홈들에 각기 삽입/안착되어 상기 대응된 본딩 패드들과 직접 전기적 연결된 솔더 볼들;을 갖는 것을 특징으로 하는 칩 스케일 패키지를 제공함으로써, 전기적 연결 길이가 매우 짧아 전기적 특성이 개선되는 한편, 패키지의 제조에 있어서 성형 공정과 전기적 연결 공정만으로 진행되기 때문에 제조 단가를 절감할 수 있는 것을 특징으로 한다.

Description

칩 스케일 패키지

본 발명은 칩 스케일 패키지에 관한 것으로, 더욱 상세하게는 칩의 본딩 패드들이 각기 패키지 몸체에 대하여 노출되어 각기 대응된 솔더 볼들과 직접 전기적 연결된 칩 스케일 패키지에 관한 것이다.

시스템의 경박 단소의 추세에 맞추어 그에 실장되는 패키지의 크기도 경박 단소가 추구되고 있다. 그러나, 통상적인 패키지에 있어서, 칩의 크기에 비해서 패키지 몸체의 크기가 상대적으로 더 크고, 더 두껍기 때문에 상기의 목적을 달성하기에는 곤란하다.

따라서, 상기의 목적을 달성하기 위한 한 방편으로 제안된 방법이 칩만을 실장하는 방법으로 COB(chip on board)나 플립 칩이 있으나, 이 방법들은 그 실장되는 칩이 번인 검사(burn-in test)와 같은 신뢰성 검사가 완전히 진행되지 않은 상태에서 실장되기 때문에 실장 완료 후에 발견되는 칩 불량의 경우에 재작업이나 복구가 곤란한 단점을 내포하고 있다. 결국, 신뢰성을 보장할 수 있는 동시에 칩 크기에 대응되는 패키지의 개발이 요구되고 있다.

최근 몇몇 제조 회사에서 추진되고 있는 소위, 칩 스케일 패키지(chip scale package)는 베어 칩(bare chip)과 거의 같은 크기임에도 불구하고, 최종 사용자(end user)에게는 노운 굿 다이(known good die)로 공급되는 동시에 종래의 표면 실장 기술(surface mount technology)을 이용할 수 있기 때문에 전자 기기의 소형·박형화, 다기능화를 도모할 수 있는 장점을 갖는다. 그러나, 통상적인 CSP를 구현하기 위해서 막대한 신규 장비의 구입 및 그 패키지의 제조에 있어서 제조 단가가 높은 단점을 내포하고 있다.

도 1은 종래 기술의 일 실시 예에 의한 테세라(Tessera) 사(社)의 CSP를 나타내는 단면도이다.

도 1을 참조하면, 종래 기술의 패키지(100)는 칩(10)의 하부 면 상에 형성된 본딩 패드들(12)이 그들(12)에 각기 대응되는 플렉시블(flexible) 패턴(20)과 전기적 연결되어 있다. 그리고, 상기 플렉시블 패턴(20)의 하부 상에 관통 구멍들을 갖는 폴리이미드 재질의 절연 필름(40)이 부착되어 있으며, 상기 플렉시블 패턴(20)과 그 각기 솔더 범프들(60)은 표면에 전도성 물질이 코팅된 관통 구멍들에 의해 각기 전기적 연결되는 구조를 갖는다.

여기서, 상기 칩(10)의 하부 면상의 본딩 패드들(12)이 형성되지 않는 부분과 상기 플렉시블 패턴(20)의 사이에 엘라스토머(elastomer)(30)가 개재되어 있다. 그리고, 상기 칩(10)은 핸들링 링(50)에 의해 고정되어 있으며, 칩(10)의 하부 면은 상기 핸들링 링(50)에 대하여 노출되어 있는 구조를 갖는다.

이와 같은 구조를 갖는 패키지는, 일종의 μBGA 패키지로써 번인 검사가 가능하며 고밀도 실장이 가능한 플립 칩의 상호 접속 기술이다. 또한, 고 열 방출성과 다양한 검사에 대응되기 용이한 장점을 가지나 단위 공정별로 제조 단가가 높으며 표준화가 어려운 단점을 가지고 있다.

도 2는 종래 기술의 다른 실시 예에 의한 미찌비시(Mitsubishi) 사의 CSP의 일 부분을 절개하여 내부를 나타내는 사시도이다.

도 2를 참조하면, 종래 기술의 패키지(200)는 칩(110)의 상부면 상의 중심 부분에 형성된 본딩 패드들(112)이 그들(112)에 각기 대응되는 솔더 범프들(160)과 칩 상면에 형성되어 있는 회로 패턴들(120)에 의해 각기 전기적 연결되어 있으며, 상기 전기적 연결 부분을 외부의 환경으로부터 보호하기 위해서 성형 수지(150)에 의해 봉지되어 있다. 여기서, 상기 솔더 범프들(160)은 상기 성형 수지(150)의 대하여 노출되게 형성된 구조를 갖는다.

이와 같은 구조를 갖는 패키지는, 제 1도에서 언급된 장점 이외에 회로 패턴이 형성되어 있기 때문에 본딩 패드의 위치에 제한을 받지 않는 동시에 TSOP (thin small outline package)와 같은 신뢰성이 보장되는 장점을 갖으나, 상기 솔더 범프의 크기가 크기 때문에 초 다핀 대응이 곤란하며 웨이퍼 제조 공정에서 회로 패턴들을 제조하기 때문에 조립 공정이 복잡하며 공정별 제조 단가가 높은 단점이 있다.

따라서, 본 발명의 목적은 칩 스케일 패키지의 구조가 간단하며 신뢰성이 보장된 칩 스케일 패키지를 제공하는데 있다.

도 1은 종래 기술의 일 실시 예에 의한 테세라(Tessera) 사(社)의 칩 스케일 패키지를 나타내는 단면도.

도 2는 종래 기술의 다른 실시 예에 의한 미찌비시(Mitsubishi) 사의 칩 스케일 패키지의 일 부분을 절개하여 내부를 나타내는 사시도.

도 3은 본 발명의 칩 스케일 패키지를 나타내는 단면도.

도 4 내지 도 7은 본 발명에 의한 칩 스케일 패키지가 제조되는 단계를 나타내는 단면도.

*도면의 주요 부분에 대한 설명*

210 : 칩212 : 본딩 패드

230 : 솔더 패이스트240 : 성형 수지

242 : 요홈250 : 솔더 볼

300 : 칩 스케일 패키지400 : 마스크

410 : 관통 구멍

상기 목적은 달성하기 위하여, 본 발명은 상부 면에 복수 개의 본딩 패드들을 갖는 칩; 그 칩을 내재/봉지하고 있으며, 그 칩의 본딩 패드들의 상부 면에 각기 대응된 부분에 요홈들이 형성된 성형 수지; 그 요홈의 내부 표면에 형성된 솔더 패이스트; 및 상기 솔더 패이스트가 형성된 요홈들에 각기 삽입/안착되어 상기 대응된 본딩 패드들과 직접 전기적 연결된 솔더 볼들;을 갖는 것을 특징으로 하는 칩 스케일 패키지를 제공한다.

이하 참조 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.

도 3은 본 발명의 칩 스케일 패키지를 나타내는 단면도이다.

도 3을 참조하면, 칩 스케일 패키지(300)는 성형 수지(240)의 상부 면에 형성된 요홈들(242)에 의해 칩(210)의 본딩 패드들(212)의 상부 면이 노출되어 있다. 그리고, 그 패키지(300)는 그 요홈들(242)의 바닥 면 및 좌우 면의 표면에 솔더 패이스트(230)가 도포되어 있으며, 그 요홈들(242)에 각기 대응되어 솔더 볼들(250)이 각기 하나 씩 삽입/안착되어 있다. 여기서, 상기 요홈(242)은 솔더 볼(250)보다 크며, 각형으로 형성되어 있다. 또한, 상기 솔더 볼(250)은 상기 요홈(242)에 ½정도 삽입되어 있다.

결과적으로, 상기 패키지(300)는 칩(210)의 본딩 패드들(212)은 각기 대응된 솔더 볼들(250)과 직접 전기적 연결된 구조를 갖는다.

도 4 내지 도 7은 본 발명에 의한 칩 스케일 패키지가 제조되는 단계를 나타내는 단면도.

도 4 내지 도 7을 참조하면, 우선, 칩(210)이 준비된다. 상기 칩(212)은 상부 면의 가장자리 부분에 복수 개의 본딩 패드들(212)이 각기 정렬되어 있다.

그런 다음, 그 칩(212)은 에폭시 계열의 성형 수지(240)에 의해 봉지된다. 이 때, 상기 칩(210)은 본딩 패드들(212)의 상부 면이 상기 성형 수지(240)에 대하여 노출되어 있다. 즉, 상기 성형 수지(240)는 상기 본딩 패드들(212)의 상부 면들에 각기 대응되는 부분에 요홈들(242)이 형성되어 있는 것이다.

그리고, 상기 성형 수지(240)의 요홈들(242)은 바닥 면 및 좌우 면들의 표면에 솔더 패이스트(solder paste;230)가 도포된다. 이 후, 상기 요홈들(242)이 형성된 부분과 동일한 부분에 관통 구멍들(310)이 형성된 마스크(400)가 상기 성형 수지(240)의 상부 면에 정렬 준비된다.

최종적으로, 복수 개의 솔더 볼들(250)이 상기 마스크(400)의 상부 면에 공급되고, 상기 마스크(400)가 진동함으로써, 공급된 솔더 볼들(250)이 그 마스크(400)의 관통 구멍들(310)을 통해서 상기 성형 수지(240)의 요홈들(242)에 각기 삽입/안착된다.

본 발명은 가장자리 부분에 본딩 패드들이 형성된 칩에 한정(限定)하여 설명되었지만, 이에 한정되지 않고 중앙 부분에 본딩 패드들이 형성된 칩을 적용하여 실시될 수 있다.

본 발명에 의한 구조는 칩의 본딩 패드들의 상부 면이 성형 수지에 대하여 노출되어 각기 대응된 솔더 볼들과 직접 전기적 연결됨으로써, 전기적 연결 길이가 매우 짧아 전기적 특성이 개선되는 한편, 패키지의 제조에 있어서 성형 공정과 전기적 연결 공정만으로 진행되기 때문에 제조 단가를 절감할 수 있는 효과가 있다.

Claims (3)

1. 상부 면에 복수 개의 본딩 패드들을 갖는 칩;

   그 칩을 내재/봉지하고 있으며, 그 칩의 본딩 패드들의 상부 면에 각기 대응된 부분에 요홈들이 형성된 성형 수지;

   그 요홈의 내부 표면에 형성된 솔더 패이스트; 및

   상기 솔더 패이스트가 형성된 요홈들에 각기 삽입/안착되어 상기 대응된 본딩 패드들과 직접 전기적 연결된 솔더 볼들;을 갖는 것을 특징으로 하는 칩 스케일 패키지.
2. 제 1항에 있어서, 상기 요홈이 각형으로 형성된 것을 특징으로 하는 칩 스케일 패키지.
3. 제 1항에 있어서, 상기 솔더 볼이 상기 요홈의 ½정도 삽입된 것을 특징으로 하는 칩 스케일 패키지.