CN106935558A - 晶片封装体及其制造方法 - Google Patents

晶片封装体及其制造方法 Download PDF

Info

Publication number
CN106935558A
CN106935558A CN201611234243.7A CN201611234243A CN106935558A CN 106935558 A CN106935558 A CN 106935558A CN 201611234243 A CN201611234243 A CN 201611234243A CN 106935558 A CN106935558 A CN 106935558A
Authority
CN
China
Prior art keywords
layer
epitaxial layer
wafer encapsulation
conductive
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201611234243.7A
Other languages
English (en)
Inventor
龙顺文
邱国峻
郭孟翰
黄铭杰
林锡坚
陈智纲
陈义彬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN106935558A publication Critical patent/CN106935558A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14629—Reflectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14698—Post-treatment for the devices, e.g. annealing, impurity-gettering, shor-circuit elimination, recrystallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种晶片封装体及其制造方法，该晶片封装体包含一晶片、一绝缘层以及一导电层。晶片具有一基底、一磊晶层、一元件区与一导电垫，其中磊晶层位于基底上，元件区位于磊晶层上，而导电垫位于元件区的一侧并连接至元件区，且导电垫凸出于磊晶层的一侧面。绝缘层位于基底下并延伸覆盖磊晶层的侧面，而导电层，位于绝缘层下并延伸接触导电垫，且导电层与磊晶层的侧面相隔一第一距离。本发明不仅使得电流无法自磊晶层进入/导出导电层而造成短路，还简化了制程步骤与成本，且对于微小化设计有所助益。

Description

晶片封装体及其制造方法
技术领域
本发明有关一种晶片封装体及一种晶片封装体的制造方法。
背景技术
在各项电子产品要求多功能且外型尚须轻薄短小的需求之下，各项电子产品所对应的半导体晶片，不仅其尺寸微缩化，当中的布线密度亦随之提升，因此后续在制造半导体晶片封装体的挑战亦渐趋严峻。其中，晶圆级晶片封装是半导体晶片封装方式的一种，是指晶圆上所有晶片生产完成后，直接对整片晶圆上所有晶片进行封装制程及测试，完成之后才切割制成单颗晶片封装体的晶片封装方式。
在半导体晶片尺寸微缩化、布线密度提高的情形之下，晶片中磊晶层的使用降低了电荷收集(charge collection)时间而进一步提升晶片封装体的效率。然而，具有导电性的磊晶层易与后续打线形成的导电层间产生错误的电性连接关系，而使晶片封装体产生短路并大幅降低其良率。据此，业界亟须改良晶片封装体的结构与其制造方法以防止上述的问题产生。
发明内容
因此，本发明提供一种晶片封装体与其制备方法，以提升磊晶层与导电层之间的绝缘性质。
本发明的一态样提供一种晶片封装体，包含一晶片、一绝缘层以及一导电层。晶片具有一基底、一磊晶层、一元件区与一导电垫，其中磊晶层位于基底上，元件区位于磊晶层上，而导电垫位于元件区的一侧并连接至元件区，且导电垫凸出于磊晶层的一侧面。绝缘层位于基底下并延伸覆盖磊晶层的侧面，而导电层，位于绝缘层下并延伸接触导电垫，且导电层与磊晶层的侧面相隔一第一距离。
根据本发明一或多个实施方式，第一距离大于6微米。
根据本发明一或多个实施方式，第一距离介于6至10微米之间。
根据本发明一或多个实施方式，磊晶层的厚度介于4至8微米之间。
根据本发明一或多个实施方式，晶片还包含位于基底与磊晶层之间的一反射层。
根据本发明一或多个实施方式，导电层与反射层的一侧面相隔一第二距离，且第一距离等于或大于第二距离。
根据本发明一或多个实施方式，反射层的厚度介于1至2微米之间。
根据本发明一或多个实施方式，晶片封装体还包含：一保护层，覆盖导电层，且具有一开口暴露导电层；以及一外部导电结构，位于开口中，并接触导电层。
根据本发明一或多个实施方式，其中晶片还包含：一感测元件，位于元件区上。
根据本发明一或多个实施方式，晶片封装体还包含：一间隔层，环绕感测元件；以及一透明基板，位于间隔层上，且覆盖感测元件。
本发明的另一态样提供一种晶片封装体的制造方法，包含下列步骤。先提供一晶圆，晶圆具有一基底、一磊晶层、一元件区与一导电垫，其中磊晶层位于基底上，元件区位于磊晶层上，而导电垫位于元件区的一侧并连接至元件区。接着图案化基底，并以此图案化基底作为遮罩，移除部分的磊晶层以使导电垫凸出于磊晶层的一侧面。形成一绝缘层至基底下，绝缘层延伸覆盖磊晶层的侧面与导电垫，并形成一缺口于绝缘层中，以暴露导电垫。再形成一导电层于绝缘层下，且导电层延伸至缺口中接触导电垫。
根据本发明一或多个实施方式，晶片还包含：一反射层，位于基底与磊晶层之间。
根据本发明一或多个实施方式，移除部分的磊晶层的步骤还包含移除部分的反射层以暴露反射层的一侧面。
根据本发明一或多个实施方式，绝缘层还延伸覆盖反射层的侧面。
根据本发明一或多个实施方式，在形成该绝缘层至该基底下且该绝缘层延伸覆盖至该磊晶层的该侧面前，还包含侧向蚀刻磊晶层的侧面。
根据本发明一或多个实施方式，晶圆还包含：一感测元件，位于元件区上。
根据本发明一或多个实施方式，晶片封装体的制造方法还包含形成环绕感测元件的一间隔层，接着形成一透明基板于间隔层上，以覆盖感测元件。
根据本发明一或多个实施方式，晶片封装体的制造方法还包含：形成一保护层于导电层下；以及形成一开口于保护层中，以暴露导电层。
根据本发明一或多个实施方式，晶片封装体的制造方法还包含形成一外部导电结构于开口中，以接触导电层。
根据本发明一或多个实施方式，晶片封装体的制造方法还包含下列步骤。沿缺口切割保护层、导电层、间隔层与透明基板，以形成一晶片封装体。
本发明不仅使得电流无法自磊晶层进入/导出导电层而造成短路，还简化了制程步骤与成本，且对于微小化设计有所助益。
附图说明
图1A绘示根据本发明部分实施方式的一种晶片封装体的剖面图；
图1B绘示本发明部分实施方式中，图1A的区域S的局部放大图；
图1C绘示本发明其他部分实施方式中，图1A的区域S的局部放大图；
图2绘示根据本发明部分实施方式的晶片封装体的制造方法流程图；
图3A至图3H绘示图1A的晶片封装体在制程各个阶段的剖面图；以及
图4A至图4B绘示本发明部分实施方式的晶片封装体在制程各个阶段的剖面图。
其中，附图中符号的简单说明如下：
100：晶片封装体；110：晶片；112：基底；113：反射层；113a：侧面；114：磊晶层；114a：侧面；115：内金属介电层；116：元件区；118：导电垫；118a：侧面；120：绝缘层；130：导电层；140：间隔层；145：感测元件；150：透明基板；160：保护层；162：开口；170：外部导电结构；210～280：步骤；300：晶圆；310：凹陷；320：缺口；330：切割道；410：凹陷；D1：第一距离；D2：第二距离；T1：厚度。
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些已知惯用的结构与元件在图式中将以简单示意的方式绘示。
此外，相对词汇，如“下”或“底部”与“上”或“顶部”，用来描述文中在附图中所示的一元件与另一元件的关系。相对词汇用来描述装置在附图中所描述之外的不同方位是可以被理解的。例如，如果一附图中的装置被翻转，元件将会被描述原为位于其它元件的“下”侧将被定向为位于其他元件的“上”侧。例示性的词汇“下”，根据附图的特定方位可以包含“下”和“上”两种方位。同样地，如果一附图中的装置被翻转，元件将会被描述原为位于其它元件的“下方”或“之下”将被定向为位于其他元件上的“上方”。例示性的词汇“下方”或“之下”，可以包含“下方”和“上方”两种方位。
图1A绘示根据本发明部分实施方式的一种晶片封装体100的剖面图。如图1A所示，一晶片封装体100包含一晶片110、一绝缘层120与一导电层130，且晶片110包含一基底112、一磊晶层114、一元件区116与一导电垫118。其中，磊晶层114位于基底112上，而元件区116与导电垫118均位于磊晶层114上，且导电垫118位于元件区116的一侧并连接至此元件区116。具体而言，元件区116中具有半导体元件。晶片110可选择性地还包含内层介电层(ILD)、内金属介电层(IMD)115、钝化层(passivation layer)与内连金属结构，其中内连金属结构中的一或多层金属层从元件区116内往外延伸以作为晶片封装体100的导电垫118，并电性连接至元件区116的半导体元件。另外，内金属介电层115从元件区116内部横向延伸至元件区116外面，使得至少一部分的内金属介电层115位于磊晶层114与导电垫118之间。
在本发明的部分实施方式中，基底112为不具有任何元件的空白基板，其材质包含硅或其他半导体元素，如锗或III-V族元素，但不以此为限。在本发明的部分实施方式中，磊晶层114的的厚度介于4至8微米之间，且其结晶度大于基底112，而材质包含硅磊晶、锗磊晶或其他III-V族元素的磊晶，但不以此为限。在本发明的其他部分实施方式中，磊晶层114中还可掺杂杂质以形成N型磊晶层，电荷在N型磊晶层中是以电子形态传递，其相对于电洞具有更快的传递速度，而能降低电荷收集(charge collection)时间以让晶片封装体100具有更快的响应速度。
晶片封装体100还包含一间隔层140、一感测元件145与一透明基板150。感测元件145位于元件区116上并大致对应元件区116设置，其能侦测入射光线以产生数字信号，而晶片中的元件区116对这些信号进行运算处理，并通过导电垫112即将运算结果传输至外部装置中。间隔层140同样位于元件区116上，并且环绕感测元件145，而透明基板150位于间隔层140上，并覆盖感测元件145。透明基板150可使光线通过，而间隔层140使透明基板150与感测元件145间维持一间距，并与透明基板150共同构成一凹穴，以保护感测元件145。在本发明的部分实施例中，感测元件145包含多个微透镜(micro lens)，间隔层140的材质包含合适的绝缘材料，例如为环氧树酯，而透明基板150的材质包含玻璃或其他合适的透明材料。
在本发明的其他部分实施方式中，晶片110还包含一反射层113夹设于基底112与磊晶层114之间，反射层113使通过透明基板150但未进入感测元件145的光线能再度反射抵达感测元件145，因此可更有效率地将入射的光信号转换为数字信号。在本发明的其他部分实施方式中，反射层113的厚度介于1至2微米之间，且其材质包含二氧化硅。
如图1A所示，导电垫118凸出于磊晶层114的一侧面114a，绝缘层120则位于基底112下并延伸覆盖磊晶层114的此侧面114a，而导电层130位于绝缘层120下并延伸接触导电垫118，且导电层130并未接触磊晶层114的侧面114a。请同时参阅图1B，图1B绘示本发明部分实施方式中，图1A的区域S的局部放大图。在图1B中，导电层130与磊晶层114的侧面相隔一第一距离D1。虽然磊晶层114能提升晶片封装体100的运作效率，但外部的电流信号经由导电层130进入磊晶层114时，会导致错误的电性连接关系，并连带使得晶片封装体100产生短路。为避免上述的情况发生，本发明的导电层130与磊晶层114相隔第一距离D1，且其间还具有绝缘层120以确保导电层130与磊晶层114之间为电性绝缘。据此，电流信号只能自导电垫118处进入/导出导电层130，而大幅提升了晶片封装体100的良率。需注意的是，导电层130与磊晶层114之间需具有合适的第一距离D1，过小会使得两者间的绝缘效果不佳，而过大又会使得磊晶层114降低电荷收集时间的功效降低。在本发明的部分实施方式中，此第一距离D1大于6微米，较佳为介于6至10微米之间。
在本发明的部分实施方式中，绝缘层120的材质包含一高分子材料，且其在未固化前具有流动性。在本发明的部分实施方式中，绝缘层120的高分子材料为环氧树酯，较佳为感光性环氧树酯。在本发明的部分实施方式中，导电层160的材质包含铝、铜、镍、或任何合适的导电材料。
继续参阅图1A与图1B，晶片110中的反射层113也具有些微的导电性，同样为了避免错误的电性连接，反射层113的一侧面113a需与导电层130相隔一第二距离D2，而绝缘层120位于导电层130与反射层113之间电性绝缘此两者。在图1B绘示的实施方式中，磊晶层114的侧面114a与反射层113的侧面113a大致为共平面，此使得第一距离D1等于第二距离D2，但不以此为限。图1C绘示本发明另一实施方式中，图1A的区域S的局部放大图。在图1C的实施方式中，磊晶层114的侧面114a还相对于反射层113的侧面113a凹陷。在凹陷磊晶层114的侧面114a的情况下，能进一步增加导电层130与侧面114a之间的第一距离D1，而此时的第一距离D1会大于第二距离D2。且如前所述，绝缘层120的高分子材料在未固化前具有流动性，其会流入并填满磊晶层114的凹陷处。
晶片封装体中还具有保护层160与外部导电连结170。保护层160位于导电层130下以阻隔外部的水气侵蚀导电层130，且保护层160具有一开口162暴露导电层130。外部导电结构170则位于此开口162中，并接触导电层130。借此，外部导电连结170通过导电层130与导电垫118电性连接至元件区116，以将产生的运算信号传送至外部装置，例如：印刷电路板，或将外部装置提供的电流信号传送至元件区116。在本发明的部分实施例中，保护层160的材质包含环氧树脂，例如：感光性环氧树脂，而外部导电连结170为焊球、凸块等业界熟知的结构，且形状可以为圆形、椭圆形、方形、长方形，并不用以限制本发明。
请接着参阅图2，图2绘示根据本发明部分实施方式的晶片封装体的制造方法流程图。同时参阅图3A至图3H以进一步理解晶片封装体的制造方法，图3A至图3H绘示图2的晶片封装体在制程各个阶段的剖面图。
请先参阅步骤210与图3A，提供一晶圆300，晶圆300包含一基底112、一磊晶层114、一元件区116与一导电垫118。其中，磊晶层114位于基底112上，而元件区116与导电垫118均位于磊晶层114上，且导电垫118位于元件区116的一侧并连接至此元件区116。此外，晶圆300还包含一反射层113夹设于基底112与磊晶层114之间。具体而言，晶圆300上具有多个晶片区，在后续制程中会切割此些晶片区以形成多个如图1A所示的晶片110。且如先前于图1A中所述，晶圆300中元件区116的内连金属结构，其中的一或多层金属层还往外延伸以作为导电垫118，并电性连接至元件区116的半导体元件，且内金属介电层115位于磊晶层114与导电垫118之间。在本发明的其他部分实施例中，晶圆300还包含感测元件145位于元件区116上并大致对应元件区116设置，并形成一间隔层140以环绕感测元件145，接着形成一透明基板150于间隔层140上，以覆盖感测元件145。
请继续参阅步骤220与图3B，图案化基底112。在此步骤中，可利用微影蚀刻的方式移除部分的基底112，以形成一凹陷310暴露其下的反射层113。微影蚀刻的具体步骤包含形成光阻层覆盖基底112，并使用预定图案的光罩曝光光阻层，以将此预定图案转移至光阻层上。在移除光罩后，以合适的溶剂或等离子气体蚀刻未被光阻层保护的基底112，直到暴露出反射层113为止。
接着参阅步骤230与图3C，以图案化基底112作为遮罩，移除部分的磊晶层114以使内金属介电层115及导电垫118凸出于磊晶层114的一侧面114a。在此步骤中不需额外使用光阻层，直接以图案化后的基底112作为遮罩蚀刻反射层113的暴露部分，以暴露反射层113下的磊晶层114。之后还继续蚀刻磊晶层114的暴露部分，并调控制程条件使蚀刻制程停止于内金属介电层115。更清楚的说，此蚀刻制程先移除部分的反射层113以暴露其侧面113a于凹陷310中，还接着移除部分的磊晶层114以暴露其侧面114a于凹陷310中，并停止于内金属介电层115的表面。据此，导电垫118并未被蚀刻而能凸出于磊晶层114的侧面114a。需注意的是，在此步骤中使用的溶剂或电浆气体需对反射层113与磊晶层114具有较高的蚀刻选择性，以避免基底112在此蚀刻制程中也被移除，而影响了其完整性。
接着请参阅步骤240与图3D，形成一绝缘层120至基底112下，且绝缘层120延伸覆盖磊晶层114的侧面114a与内金属介电层115。在此步骤中，以高分子材料覆盖基底112，且此高分子材料具有流动性而会顺应覆盖基底112、反射层113的侧面113a、磊晶层114的侧面114a与内金属介电层115的表面。在本发明的部分实施例中，高分子材料例如为感光性环氧树脂，因此还曝光高分子材料以交联固化而形成绝缘层120。在本发明的部分实施方式中，形成绝缘层120的方式例如为旋转涂布、印刷或其他合适的沉积方式。
需注意的是，绝缘层120在磊晶层114的侧面114a处的厚度T1将决定后续形成的导电层130与磊晶层114之间的距离，因此还需调控绝缘层120在侧面处的厚度T1，以确保磊晶层114与导电层130间为电性绝缘。在本发明的部分实施方式中，绝缘层120在侧面处的厚度T1大于6微米，较佳为介于6至10微米之间。
之后请参阅步骤250与图3E，形成一缺口320于绝缘层120中，以暴露导电垫118。在此步骤中，使用刀具切除部分的绝缘层120、部分的导电垫118与部分的间隔层140，而形成的缺口320会暴露导电垫118的一侧面118a。
请接着参阅步骤260与图3F，形成一导电层130于绝缘层120下，且导电层130延伸至缺口320中接触导电垫118的侧面118a。可利用例如是溅镀、蒸镀、电镀或无电镀的方式来沉积导电材料，之后再以微影蚀刻方式图案化导电材料以形成导电层130。如前所述，绝缘层120在磊晶层114的侧面114a处的厚度T1使此侧面114a与导电层130之间维持第一距离D1以避免导电层130与磊晶层114之间产生错误的电性连接而造成短路，其中厚度T1大致同于第一距离D1。在本发明的部分实施方式中，反射层113的侧面113a与导电层130之间维持第二距离D2，其大致同于第一距离D1。此外，因直接使用刀具切割形成暴露导电垫118的缺口320，还节省了使用繁复的曝光显影移除绝缘层120的所需成本。在本发明的部分实施例中，导电层130的材质例如可以采用铝(aluminum)、铜(copper)、镍(nickel)或其他合适的导电材料。
请接着参阅步骤270与图3G，形成一保护层160于导电层130下，并形成开口162于保护层160中以暴露导电层130。可通过刷涂环氧树脂系的材料于导电层130下，以形成覆盖导电层130的保护层160。接着，再图案化保护层160以形成开口162，使部分的导电层130于保护层160的开口162中暴露出来。在本实施例中，此保护层160的材质为感光性环氧树脂，因此可直接以曝光显影方式来图案化保护层160以形成开口162，而不需使用光阻层即可定义保护层160的图案。在本发明的部分实施例中，保护层160的材质同于绝缘层120的材质，但并不以此为限。
最后请参阅步骤290，并请参阅图3H，形成一外部导电结构170于开口162中，并沿缺口320切割晶圆300，以形成图1A所示的晶片封装体100。外部导电结构170为焊球、凸块等业界熟知的结构，且形状可以为圆形、椭圆形、方形、长方形，并不用以限制本发明。在形成外部导电结构170后，沿着缺口320中的切割道330切割保护层160、导电层130、间隔层140与透明基板150，以分离晶圆300上个多个晶片区，形成独立的晶片封装体。在本实施例中，切割道330位于缺口320中。
接着请参阅图4A与图4B。图4A与图4B绘示本发明其他部分实施方式中的晶片封装体在制程各个阶段的剖面图，其中图4A的制程步骤是接续前述的图3C。如图4A所示，在移除部分的磊晶层114与反射层113后，还侧向蚀刻磊晶层114的侧面114a。原本磊晶层114的侧面114a与反射层113的侧面113a大致为共平面而使与导电层130间的第一距离D1与第二距离D2大致相同。为了进一步增加第一距离D1而提升磊晶层114与导电层130的绝缘性，在图4A中还相对于反射层113的侧面113a凹陷磊晶层114的侧面114a，而形成凹陷410。借此，可提升磊晶层114的侧面114a与后续形成的导电层130间的第一距离D1，并且能余留足够的反射层113于晶片封装体中，而使晶片封装体维持良好的光转换效率。
在本发明的部分实施方式中，侧向蚀刻需对磊晶层114具有较大的蚀刻选择性，也就是说选用的溶剂或电浆气体对磊晶层114的蚀刻速度大于对反射层113与内金属介电层115的蚀刻速度。
接着请参阅图4B，形成绝缘层120至基底112下，且绝缘层120延伸覆盖磊晶层114的侧面114a与内金属介电层115的表面。如先前于图3D中所述，绝缘层120的高分子材料具有流动性，因此其除了顺应覆盖基底112、反射层113的侧面113a、磊晶层114的侧面114a与内金属介电层115的表面外，还会流入凹陷410中以将其填满。形成绝缘层120的方式可参阅图3D，在此不再详述。在完成图4B的步骤后，可接续图3E、图3F、图3G与图3H的制程步骤，而形成独立的晶片封装体。在图4A与图4B的实施方式中进一步增加了磊晶层114的侧面114a与导电层130间第一距离D1，使其大于反射层113的侧面113a与导电层130间第二距离D2。
与已知技术相较，本发明的晶片封装体中的磊晶层与导电层无接触且相隔一距离，其间还设置绝缘层以使磊晶层与导电层间为电性绝缘，借此确保电流无法自磊晶层进入/导出导电层而造成短路。此外，本发明不需使用额外的光阻层即能使导电垫凸出于磊晶层的侧面，而简化了制程步骤与成本。另一方面，晶片封装体在切割制程前，以晶圆尺寸(wafer level)的制程制作，因此制作的成本较已知打线制程低。另一方面，在切割制程后的晶片封装体为晶片尺寸封装(CSP)，对于微小化设计有所助益。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (20)

1.一种晶片封装体，其特征在于，包含：
晶片，包含：
基底；
磊晶层，位于该基底上；
元件区，位于该磊晶层上；以及
导电垫，位于该元件区的一侧并连接至该元件区，且该导电垫凸出于该磊晶层的侧面；
绝缘层，位于该基底下并延伸覆盖该磊晶层的该侧面；以及
导电层，位于该绝缘层下并延伸接触该导电垫，且该导电层与该磊晶层的该侧面相隔第一距离。
2.根据权利要求1所述的晶片封装体，其特征在于，该第一距离大于6微米。
3.根据权利要求2所述的晶片封装体，其特征在于，该第一距离介于6至10微米之间。
4.根据权利要求1所述的晶片封装体，其特征在于，该磊晶层的厚度介于4至8微米之间。
5.根据权利要求1所述的晶片封装体，其特征在于，该晶片还包含位于该基底与该磊晶层之间的反射层。
6.根据权利要求5所述的晶片封装体，其特征在于，该导电层与该反射层的侧面相隔第二距离，且该第一距离等于或大于该第二距离。
7.根据权利要求5所述的晶片封装体，其特征在于，该反射层的厚度介于1至2微米之间。
8.根据权利要求1所述的晶片封装体，其特征在于，还包含：
保护层，覆盖该导电层，并具有开口暴露该导电层；以及
外部导电结构，位于该开口中，并接触该导电层。
9.根据权利要求8所述的晶片封装体，其特征在于，该晶片还包含：
感测元件，位于该元件区上。
10.根据权利要求9所述的晶片封装体，其特征在于，还包含：
间隔层，环绕该感测元件；以及
透明基板，位于该间隔层上，且覆盖该感测元件。
11.一种晶片封装体的制造方法，其特征在于，包含：
提供晶圆，该晶圆包含：
基底；
磊晶层，位于该基底上；
元件区，位于该磊晶层上；以及
导电垫，位于该元件区的一侧并连接至该元件区；
图案化该基底；
以图案化的该基底作为遮罩，移除部分的该磊晶层以使该导电垫凸出于该磊晶层的侧面；
形成绝缘层至该基底下，且该绝缘层延伸覆盖至该磊晶层的该侧面与该导电垫；
形成缺口于该绝缘层中，以暴露该导电垫；以及
形成导电层于该绝缘层下，且该导电层延伸至该缺口中接触该导电垫。
12.根据权利要求11所述的晶片封装体的制造方法，其特征在于，该晶片还包含：
感测元件，位于该元件区上；以及
反射层，位于该基底与该磊晶层之间。
13.根据权利要求12所述的晶片封装体的制造方法，其特征在于，移除部分的该磊晶层的步骤还包含移除部分的该反射层以暴露该反射层的侧面。
14.根据权利要求13所述的晶片封装体的制造方法，其特征在于，该绝缘层还延伸覆盖该反射层的该侧面。
15.根据权利要求11所述的晶片封装体的制造方法，其特征在于，在形成该绝缘层至该基底下且该绝缘层延伸覆盖至该磊晶层的该侧面前，还包含侧向蚀刻该磊晶层的该侧面。
16.根据权利要求11所述的晶片封装体的制造方法，其特征在于，该晶圆还包含：
感测元件，位于该元件区上。
17.根据权利要求16所述的晶片封装体的制造方法，其特征在于，还包含：
形成环绕该感测元件的间隔层；以及
形成透明基板于该间隔层上，以覆盖该感测元件。
18.根据权利要求17所述的晶片封装体的制造方法，其特征在于，还包含：
形成保护层于该导电层下；以及
形成开口于该保护层中，以暴露该导电层。
19.根据权利要求18所述的晶片封装体的制造方法，其特征在于，还包含：
形成外部导电结构于该开口中，以接触该导电层。
20.根据权利要求19所述的晶片封装体的制造方法，其特征在于，还包含：
沿该缺口切割该保护层、该导电层、该间隔层与该透明基板，以形成晶片封装体。
CN201611234243.7A 2015-12-29 2016-12-28 晶片封装体及其制造方法 Withdrawn CN106935558A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562272603P 2015-12-29 2015-12-29
US62/272,603 2015-12-29

Publications (1)

Publication Number Publication Date
CN106935558A true CN106935558A (zh) 2017-07-07

Family

ID=59087417

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611234243.7A Withdrawn CN106935558A (zh) 2015-12-29 2016-12-28 晶片封装体及其制造方法

Country Status (3)

Country Link
US (1) US9859320B2 (zh)
CN (1) CN106935558A (zh)
TW (1) TWI630712B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11521938B2 (en) * 2020-01-06 2022-12-06 Xintec Inc. Chip package including substrate inclined sidewall and redistribution line
US11695199B2 (en) * 2020-08-25 2023-07-04 Xintec Inc. Antenna device and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200950132A (en) * 2008-05-23 2009-12-01 Xintec Inc Light emitting device package structure and fabricating method thereof
CN102130090A (zh) * 2009-12-31 2011-07-20 精材科技股份有限公司 芯片封装体及其制造方法
US20110175221A1 (en) * 2010-01-21 2011-07-21 Ching-Yu Ni Chip package and fabrication method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7528420B2 (en) * 2007-05-23 2009-05-05 Visera Technologies Company Limited Image sensing devices and methods for fabricating the same
JP5356742B2 (ja) * 2008-07-10 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置、半導体装置の製造方法および半導体パッケージの製造方法
US8432032B2 (en) * 2010-01-13 2013-04-30 Chia-Sheng Lin Chip package and fabrication method thereof
US9768223B2 (en) * 2011-12-21 2017-09-19 Xintec Inc. Electronics device package and fabrication method thereof
US8916980B2 (en) * 2012-02-16 2014-12-23 Omnivision Technologies, Inc. Pad and circuit layout for semiconductor devices
KR102171024B1 (ko) * 2014-06-16 2020-10-29 삼성전자주식회사 반도체 발광소자 패키지의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200950132A (en) * 2008-05-23 2009-12-01 Xintec Inc Light emitting device package structure and fabricating method thereof
CN102130090A (zh) * 2009-12-31 2011-07-20 精材科技股份有限公司 芯片封装体及其制造方法
US20110175221A1 (en) * 2010-01-21 2011-07-21 Ching-Yu Ni Chip package and fabrication method thereof

Also Published As

Publication number Publication date
US20170186797A1 (en) 2017-06-29
TWI630712B (zh) 2018-07-21
TW201740548A (zh) 2017-11-16
US9859320B2 (en) 2018-01-02

Similar Documents

Publication Publication Date Title
TWI622759B (zh) MEMS pressure sensor and method of forming same
CN102856336B (zh) 晶片封装体及其形成方法
CN104617043B (zh) 元件的制造方法
US9337097B2 (en) Chip package and method for forming the same
US11837595B2 (en) Semiconductor device structure and method for manufacturing the same
US20100133640A1 (en) Packaging method and packaging structure
TW201119005A (en) Chip package and fabrication method thereof
US20150054109A1 (en) Wafer level packaging structure for image sensors and wafer level packaging method for image sensors
US9640580B2 (en) Image sensor packages and methods of fabricating the same
US8786093B2 (en) Chip package and method for forming the same
CN106098639A (zh) 晶片封装体及其制造方法
CN108155155B (zh) 半导体结构及其形成方法
US8513109B2 (en) Method of manufacturing an interconnect structure for a semiconductor device
US9318461B2 (en) Wafer level array of chips and method thereof
CN106935558A (zh) 晶片封装体及其制造方法
CN103928410A (zh) 封装结构及其制作方法
US10910286B2 (en) Wafer-level system-in-package packaging method and package structure thereof
KR101059625B1 (ko) 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법
CN111627857A (zh) 封装方法及封装结构
US20190181108A1 (en) Semiconductor Package Structure and Semiconductor Package Structure Fabricating Method
KR20210038956A (ko) 웨이퍼 레벨 시스템 패키지 방법 및 패키지 구조
CN111048470B (zh) 半导体芯片的制造方法
US20210233822A1 (en) Semiconductor device, pad structure and fabrication method thereof
US11676983B2 (en) Sensor with dam structure and method for manufacturing the same
US20240194652A1 (en) Light emitting device and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication
WW01 Invention patent application withdrawn after publication

Application publication date: 20170707