TW201336039A - 製造半導體裝置之方法 - Google Patents

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Youkou Ito
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Abstract

本文公開一種製造半導體裝置的方法，包括：堆疊複數個半導體晶片以形成第一晶片層疊體，提供底部填料以填充在該等半導體晶片之間的間隙，俾使在第一晶片層疊體周圍形成填角部分，及修整填角部分以形成第二晶片層疊體。

Description

製造半導體裝置之方法
本發明關於一種製造半導體裝置的方法，具體而言，本發明關於一種製造具有複數個彼此堆疊的半導體晶片的半導體裝置的方法。
近年來，半導體晶片的積體密度逐年提高，導致晶片尺寸的增大及促進佈線的小型化和多層結構。同時，為了實現高密度安裝，需要將半導體裝置製造成具有更小尺寸及更薄。
為了符合上述需求，已經研發出一種被稱為MCP(多晶片封裝)的技術，以高密度方式將複數個半導體晶片安裝在一封裝基板上。
特別地，被稱為CoC(Chip on Chip，層疊晶片)型的半導體裝置已經得到關注。CoC型半導體裝置包括由複數個彼此堆疊的半導體晶片所構成的堆疊體。在CoC型半導體裝置中，各個半導體晶片都具有，例如，50 μm或更小的厚度及具有被稱為TSV(Through Silicon Via，矽通孔)的貫穿電極。
日本公開專利公報第2010-251347號揭示一種製造CoC型半導體裝置的方法，該方法藉由堆疊複數個半導體晶片，同時連接該等半導體晶片的貫穿電極，形成第一密封樹脂層(底部填料)，以覆蓋複數個堆疊的半導體晶片(以下稱為“晶片層疊體”)的周邊及填充該等半導體晶片之間的間隙，以及在其上形成有預定佈線的封裝基板上連接及固定其上形成有第一密封樹脂層之該晶片層疊體。
但是，根據日本公開專利公報第2010-251347號所揭示的製造半導體裝置的方法，在填充了底部填料(第一密封樹脂層)的晶片堆疊體周圍，會由於底部填料而導致填角(fillet)的形成。取決於填角的擴展程度， 其上已經形成有底部填料的晶片層疊體(即，換言之，由底部填料和晶片層疊體構成的結構)的外部尺寸變得不規則，此導致無法控制外部尺寸。
如果上述填角較大，則擔心每次在將其上形成有底部填料的晶片層疊體安裝到封裝基板的處理以及後續處理中加熱晶片層疊體時，由於填角部分膨脹和收縮，會將應力施加至構成晶片層疊體的薄半導體晶片。
如果應力被施加至晶片層疊體，則擔心會在晶片中出現裂痕，或者在半導體晶片被連接在一起的凸塊接合區域可能破裂。
在本發明的一個態樣中，提出一種製造半導體裝置的方法，該方法包括：堆疊複數個半導體晶片以形成第一晶片層疊體；提供底部填料以填充半導體晶片之間的間隙，以在第一晶片層疊體周圍形成填角部分；以及修整填角部分以形成第二晶片層疊體。
在本發明的另一態樣中，提出一種製造半導體裝置的方法，該方法包括：堆疊複數個半導體晶片以在相鄰的半導體晶片之間形成間隙；提供密封樹脂至相鄰的半導體晶片之間的間隙，俾使一部分密封樹脂從該等半導體晶片其中至少一者的一側表面突出；以及修整密封樹脂的突出部分以形成平坦表面。
根據本發明的上述態樣，因為對填角部分進行修整，所以能避免第二晶片層疊體的外形的差異。因此能夠控制第二晶片層疊體的外部尺寸。
因為第二晶片層疊體的外部尺寸變得穩定，因此能改善第二晶片層疊體由處理時的外力所造成的應力。
此外，因為修整了填角部分，因此能在加熱具有底部填料的第二晶片層疊體時降低底部填料的應力。
因此能避免製造成較薄的半導體晶片(例如具有50μm或更小厚度的半導體晶片)之破裂或晶片裂痕、以及半導體晶片之間的連接部(接合區域)的破裂。
此外，因為修整了填角部分，第二晶片層疊體之尺寸可以更小。因此，採用第二晶片層疊體的半導體裝置之尺寸可以更小。
10‧‧‧半導體裝置
11‧‧‧佈線基板
12‧‧‧佈線凸塊
13‧‧‧具有底部填料的晶片層疊體
14‧‧‧第一密封樹脂
15‧‧‧第二密封樹脂
15a‧‧‧表面
16‧‧‧第三密封樹脂
17‧‧‧外部連接端子
21‧‧‧佈線基板本體
21a,21b‧‧‧表面
22‧‧‧連接墊
22a‧‧‧凸塊安裝表面
24‧‧‧佈線
25‧‧‧第一阻焊劑
25a‧‧‧表面
26‧‧‧外部連接墊
26a‧‧‧端子安裝表面
28‧‧‧貫穿電極
29‧‧‧第二阻焊劑
33‧‧‧晶片層疊體
34‧‧‧底部填料
34-1‧‧‧填角部分
34a‧‧‧平面
35‧‧‧第一半導體晶片
35a,36a,37a,38a,39a‧‧‧側表面
36,37,38,39‧‧‧第二半導體晶片
43‧‧‧第一晶片本體
43a,43b‧‧‧表面
45‧‧‧表面凸塊電極
47‧‧‧半導體基板
47a,47b‧‧‧表面
48‧‧‧電路元件層
48a‧‧‧表面
52‧‧‧第二晶片本體
54‧‧‧貫穿電極
55‧‧‧背表面凸塊電極
56‧‧‧表面凸塊電極
58‧‧‧第二晶片本體
61‧‧‧半導體基板
61a,61b‧‧‧表面
62‧‧‧電路元件層
62a‧‧‧表面
66‧‧‧接合裝置
67‧‧‧工作台
67a‧‧‧基板安裝表面
68‧‧‧接合工具
68a‧‧‧吸附表面
71‧‧‧第一吸附孔
73‧‧‧第二吸附孔
74‧‧‧加熱器
77‧‧‧工作台
77a‧‧‧表面
78‧‧‧片材
79‧‧‧分配器
82‧‧‧結構
85‧‧‧環形夾具
86‧‧‧切割帶
86a‧‧‧表面
89‧‧‧切割刀片
92‧‧‧絕緣基板
92b‧‧‧表面
93‧‧‧佈線母板
95‧‧‧分配器
98‧‧‧安裝工具
99‧‧‧切割帶
110‧‧‧半導體裝置
111‧‧‧佈線基板
113‧‧‧邏輯半導體晶片
114‧‧‧金屬線
115‧‧‧黏著劑
117‧‧‧第三晶片本體
117a,117b‧‧‧表面
118‧‧‧表面凸塊電極
119‧‧‧表面凸塊電極
122‧‧‧半導體基板
122a,122b‧‧‧表面
123‧‧‧電路元件層
123a‧‧‧表面
200‧‧‧半導體裝置
210‧‧‧晶片層疊體
220‧‧‧具有底部填料的晶片層疊體
230‧‧‧第三半導體晶片
231‧‧‧表面凸塊電極
232‧‧‧背表面凸塊電極
233‧‧‧貫穿電極
240‧‧‧矽插入物
241‧‧‧表面凸塊電極
242‧‧‧背表面凸塊電極
243‧‧‧貫穿電極
300‧‧‧半導體裝置
A‧‧‧表面
B‧‧‧距離
C‧‧‧線
D‧‧‧方向
E‧‧‧線
F‧‧‧佈線基板形成區域
G‧‧‧切割線
圖1是根據本發明第一實施例的半導體裝置之橫剖面圖；圖2至5、6A、6B、7A、7B、8、9、10A、10B以及11至16係示意圖，說明根據本發明第一實施例的半導體裝置之製造處理；圖17是根據本發明第二實施例的半導體裝置之橫剖面圖；圖18是根據本發明第三實施例的半導體裝置之橫剖面圖；圖19是根據本發明第四實施例的半導體裝置之橫剖面圖；及圖20至24係示意圖，說明根據本發明第四實施例的半導體裝置之製造處理。
以下，將參考附圖詳細說明本發明的實施例。附帶一提，以下說明中採用的附圖係用於說明本發明實施例的形態。圖式中所示的各個部分的尺寸、厚度、尺寸以及其他因素可能與實際半導體裝置的尺寸關係有所不同。
(第一實施例)
現在參考圖1，第一實施例的半導體裝置10是CoC(層疊晶片)型半導體裝置。半導體裝置10包括佈線基板11、佈線凸塊12、具有底部填料的晶片層疊體13、第一密封樹脂14、第二密封樹脂15以及外部連接端子17。
佈線基板11包括佈線基板本體21、連接墊22、佈線24、第一阻焊劑25、外部連接墊26、貫穿電極28以及第二阻焊劑29。
佈線基板本體21是矩形的絕緣基板，並且具有平坦表面21a(佈線基板11的主表面)以及背表面21b。佈線基板本體21可採用，例如，玻璃環氧樹脂板。
連接墊22係設置在佈線基板本體21的表面21a的中央部分。連接墊22係設置為面對第二半導體晶片39的表面凸塊電極56，第二半導體晶片39構成具有底部填料的晶片層疊體13。
各個連接墊22都包括凸塊安裝表面22a，其面對第二半導體晶片39的一個相伴的表面凸塊電極56。
佈線24是重佈線導線(rewired line)，並且連接至連接墊22。第一阻焊劑25係設置在佈線基板本體21的表面21a上以覆蓋佈線24。第一阻焊劑25使連接墊22的凸塊安裝表面22a能夠外露。
外部連接墊26係設置在佈線基板本體21的背表面21b上。各個外部連接墊26都包括端子安裝表面26a。
貫穿電極28貫穿佈線基板本體21，各個貫穿電極28都位於一個相伴的佈線24與一個相伴的外部連接墊26之間。各個貫穿電極28的一端連接至一個相伴的佈線24，且另一端連接至一個相伴的外部連接墊26。
第二阻焊劑29係設置在佈線基板本體21的背表面21b上，俾使外部連接墊26的端子安裝表面26a外露。
佈線凸塊12係設置在連接墊22的凸塊安裝表面22a上。佈線凸塊12可採用，例如，Au凸塊。
具有底部填料的晶片層疊體13包括晶片層疊體33和底部填料34。
晶片層疊體33係形成為具有第一半導體晶片35和第二半導體晶片36至39，其為複數個半導體晶片。
在將具有底部填料的晶片層疊體13安裝在佈線基板11上的情況(即如圖1中所示的情況)下，第一半導體晶片35為佈置在頂層的半導體晶片。
例如，第一半導體晶片35可採用半導體記憶體晶片。在這種情況下，可採用，例如，DRAM(動態隨機存取記憶體)做為第一半導體晶片35。
以下說明採用DRAM做為第一半導體晶片35的範例。
第一半導體晶片35包括：第一晶片本體43，其具有一個平坦表面43a以及另一表面43b；及複數個表面凸塊電極45(第一凸塊電極)。第一晶片本體43為矩形，並且包括半導體基板47和電路元件層48。
半導體基板47是製造成較薄(例如50μm或更小的厚度)的基板。半導體基板47可採用，例如，單晶矽基板。半導體基板47具有為平面的表面47a以及背表面47b。
電路元件層48係形成在半導體基板47的表面47a上。電路元 件層48包括電晶體(未顯示於圖中)、堆疊的複數個層間絕緣膜、及形成在複數個層間絕緣膜上的佈線圖案(通孔和佈線)。在電路元件層48上，形成DRAM元件(未顯示)。
表面凸塊電極45係設置在電路元件層48的表面48a上(或在第一晶片本體43的另一表面43b上)。表面凸塊電極45係電連接至形成在電路元件層48上的DRAM元件。
在將具有底部填料的晶片層疊體13安裝到佈線基板11上之後，表面凸塊電極45係面對佈線基板本體21的表面21a。
表面凸塊電極45可採用，例如，Cu/Ni/Au層疊膜：Cu/Ni/Au層疊膜是藉由在電路元件層48的表面48a上依序堆疊Cu膜、Ni膜以及Au膜而製成的。Cu/Ni/Au層疊膜可藉由電鍍製成。
在參考著圖4而說明於後的處理(或形成晶片層疊體33的處理)中，第一半導體晶片35是配置在底層上的半導體晶片。
第二半導體晶片36係配置為直接在第一半導體晶片35之下。第二半導體晶片36可採用，例如，半導體記憶體晶片。在這種情況下，也可採用，例如，DRAM(動態隨機存取記憶體)做為第二半導體晶片36。
以下說明採用DRAM做為第二半導體晶片36的範例。
第二半導體晶片36包括第二晶片本體52、複數個貫穿電極54、複數個背表面凸塊電極55(一第二凸塊電極)、及複數個表面凸塊電極56(由底部填料34外露的另一第二凸塊電極)。
第二晶片本體52具有與設置在第一半導體晶片35上的第一晶片本體43相同的構造。亦即，第二晶片本體52包括半導體基板47及電路元件層48。此外，第二晶片本體52的外形在尺寸上與矩形的第一晶片本體43相同。
貫穿電極54係設置為穿過位於表面凸塊電極45下的第二晶片本體52的一部分。貫穿電極54係電連接至設置在第二晶片本體52的電路元件層48上的DRAM元件。
背表面凸塊電極55係設置在貫穿電極54的一端。背表面凸塊電極55係連接(接合)至第一半導體晶片35的表面凸塊電極45。亦即，第一半導體晶片35和第二半導體晶片36係採用覆晶(flip-chip)安裝。
背表面凸塊電極55可採用，例如，Cu/SnAg層疊膜：Cu/SnAg層疊膜是藉由在貫穿電極54的一端上依序堆疊Cu膜和SnAg焊料膜而製成的。Cu/SnAg層疊膜可藉由電鍍形成。
表面凸塊電極56係設置在貫穿電極54的另一端上(或電路元件層48的表面48a上)。因此，表面凸塊電極56係電連接至形成在電路元件層48上的DRAM元件，並且經由貫穿電極54電連接至背表面凸塊電極55。
在將具有底部填料的晶片層疊體13安裝在佈線基板11上之後，表面凸塊電極56係面對佈線基板本體21的表面21a。
表面凸塊電極56可採用，例如，Cu/Ni/Au層疊膜：Cu/Ni/Au層疊膜是藉由在電路元件層48的表面48a上依序堆疊Cu膜、Ni膜及Au膜而製成的。Cu/Ni/Au層疊膜可藉由電鍍製成。
第二半導體晶片37係配置為直接在第二半導體晶片36之下。第二半導體晶片37具有與第二半導體晶片36相同的構造。
第二半導體晶片37的背表面凸塊電極55係連接(接合)到第二半導體晶片36的表面凸塊電極56。亦即，第二半導體晶片36及37係採用覆晶安裝。
因此，第二半導體晶片37係電連接至第一半導體晶片35及第二半導體晶片36。
在將具有底部填料的晶片層疊體13安裝到佈線基板11上之後，第二半導體晶片37的表面凸塊電極56係面對佈線基板本體21的表面21a。
第二半導體晶片38係配置為直接在第二半導體晶片37之下。第二半導體晶片38與第二半導體晶片36的構造相同。
第二半導體晶片38的背表面凸塊電極55係連接(接合)到第二半導體晶片37的表面凸塊電極56。亦即，第二半導體晶片37和38係採用覆晶安裝。
因此，第二半導體晶片38係電連接至第一及第二半導體晶片35、36和37。
在將具有底部填料的晶片層疊體13安裝到佈線基板11上之 後，第二半導體晶片38的表面凸塊電極56係面對佈線基板本體21的表面21a。
第二半導體晶片39係配置為直接在第二半導體晶片38之下。在將具有底部填料的晶片層疊體13安裝到佈線基板11上的情況(即，如圖1中所示的情況)下，第二半導體晶片39係配置在底層上的半導體晶片。
第二半導體晶片39可採用，例如，具有在半導體記憶體晶片與外部之間的介面功能的半導體晶片。以下說明採用半導體介面晶片作為第二半導體晶片39的範例。
第二半導體晶片39以與第二半導體晶片36相同的方式形成，不同之處在於設置第二晶片本體58以替代在第二半導體晶片36上所設置的第二晶片本體52。
第二晶片本體58為矩形。第二晶片本體58的外形在尺寸上小於第二晶片本體52。第二晶片本體58包括半導體基板61和電路元件層62。
半導體基板61是製造成較薄(例如具有50μm或更小的厚度)的基板。半導體基板61可採用，例如，單晶矽基板。半導體基板61具有為平面的表面61a以及背表面61b。
電路元件層62係形成在半導體基板61的表面61a上。電路元件層62包括電晶體(未顯示於圖中)、堆疊的複數個層間絕緣膜、及形成在複數個層間絕緣膜上的佈線圖案(通孔和佈線)。電路元件層62包括介面元件(未顯示)。
第二半導體晶片39的背表面凸塊電極55係設置在位於半導體基板61的背表面61b側上的貫穿電極54的一端。第二半導體晶片39的背表面凸塊電極55係連接(接合)到第二半導體晶片38的表面凸塊電極56。亦即，第二半導體晶片38和39係採用覆晶安裝。
第二半導體晶片39的表面凸塊電極56係設置在位於電路元件層62的表面62a側上的貫穿電極54的另一端。第二半導體晶片39的表面凸塊電極56係電連接至形成在電路元件層62上的介面元件。
第二半導體晶片39的表面凸塊電極56係配置為面對連接墊22的凸塊安裝表面22a。
第二半導體晶片39的表面凸塊電極56係做為具有底部填料的 晶片層疊體13的外部連接端子的電極。表面凸塊電極56經由佈線凸塊12電連接至佈線基板11的連接墊22。
因此，具有底部填料的晶片層疊體13係以覆晶安裝在佈線基板11上。
第二半導體晶片39係傳遞半導體記憶體晶片35至38(其被堆疊及安裝在第二半導體晶片39上)與佈線基板11之間的資訊交換的半導體晶片。
在參考著圖4而說明於後的處理(或形成晶片層疊體33的處理)中，第二半導體晶片39是配置在頂層上的半導體晶片。
構成晶片層疊體33的第一及第二半導體晶片35至38的側表面35a、36a、37a及38a係與平面A齊平，平面A係垂直於佈線基板本體21的表面21a。
換言之，第一及第二半導體晶片35至38的側表面35a、36a、37a及38a係配置在同一平面A上。
在被堆疊及安裝的第一及第二半導體晶片35至38之間形成窄的間隙。在構成晶片層疊體33的第二半導體晶片39和佈線基板11之間形成間隙。
底部填料34填充構成晶片層疊體33的第一及第二半導體晶片35至39之間的間隙。此外，底部填料34係配置為覆蓋第一及第二半導體晶片35至38的側表面35a、36a、37a及38a。
底部填料34允許構成第二半導體晶片39的電路元件層62的表面62a和表面凸塊電極56外露。
藉由毛細現象形成底部填料34。對於配置在晶片層疊體33的四個側壁上的填角部分34-1進行修整。修整的填角部分34-1在寬度上比沒有修整的填角部分窄。修整的填角部分34-1還具有平面34a，其平行於第一及第二半導體晶片35至39的側表面35a、36a、37a、38a以及39a延伸。
四個平面34a設置為圍繞晶片層疊體33，以面對晶片層疊體33的各個側壁(四個側壁)。
底部填料34的平面34a係配置在第一及第二半導體晶片35至38的側表面35a、36a、37a及38a的附近。
從第一及第二半導體晶片35至38的側表面35a、36a、37a及38a(平面A)至底部填料34的平面34a之距離B可例如為50μm。
以此方式，填角部分34-1被修整。具有四個平面34a的底部填料34亦被設置：該四個平面34a平行於第一及第二半導體晶片35至39的側表面35a、36a、37a、38a及39a延伸、並且被配置在第一及第二半導體晶片35至38的側表面35a、36a、37a和38a附近。因此能避免填角部分34-1的形狀差異。因此能避免可能由於填角部分34-1的形狀差異而導致的具有底部填料的晶片層疊體13的外形的差異。
因此，變得能控制具有底部填料的晶片層疊體13的外部尺寸。
因為具有底部填料的晶片層疊體13的外部尺寸變得穩定，因此可改善具有底部填料的晶片層疊體13在處理時的外力所造成的應力。
此外，填角部分34-1被修整。因此能在加熱具有底部填料的晶片層疊體13時降低底部填料34的應力。
因此能避免製造得較薄(例如，具有50μm或更小厚度的半導體晶片)的第一及第二半導體晶片35至39的破裂(晶片裂痕)、以及在第一及第二半導體晶片35至39之間的連接部分(接合區域)的破裂。
底部填料34可採用，例如，熱固型樹脂(或更具體地，例如，熱固型環氧樹脂)。
第一密封樹脂14填充在具有底部填料的晶片層疊體13(或更具體地，第二半導體晶片39)與佈線基板11之間的間隙。第一密封樹脂14係配置為覆蓋從底部填料34外露的第二半導體晶片39。
以此方式，第一密封樹脂14加強在具有底部填料的晶片層疊體13與佈線基板11之間的連接部分(接合區域)。
第一密封樹脂14可採用，例如，NCP(非導電膏)。
第二密封樹脂15係設置在構成佈線基板11的第一阻焊劑25的上表面25a(佈線基板11的主表面)上，以便覆蓋具有底部填料的晶片層疊體13及第一密封樹脂14。第二密封樹脂15的上表面15a是平面。
第二密封樹脂15可採用，例如，壓模樹脂。
外部連接端子17係設置在外部連接墊26的端子安裝表面26a上。外部連接端子17是在將半導體裝置10安裝在板子(例如主機板)上 時，連接到板子的焊墊的端子。
外部連接端子17可採用，例如，焊球。
根據第一實施例的半導體裝置，提出一種具有底部填料的晶片層疊體13，其包括：晶片層疊體33，其上堆疊及安裝第一及第二半導體晶片35至38；及底部填料34，其填角部分34-1被修整，且包括平行於第一及第二半導體晶片35至39的側表面35a、36a、37a、38a、39a延伸及配置在第一及第二半導體晶片35至38的側表面35a、36a、37a和38a附近的四個平面34。因此能抑制填角部分34-1的形狀差異。因此能避免由於填角部分34-1的形狀差異所導致的具有底部填料的晶片層疊體13的外形的差異。
因此能控制具有底部填料的晶片層疊體13的外部尺寸。
因為具有底部填料的晶片層疊體13的外部尺寸變得穩定，因此可改善具有底部填料的晶片層疊體13的處理時的外力所導致的應力。
此外，填角部分34-1被修整。因此能在加熱具有底部填料的晶片層疊體13時降低底部填料34的應力。
因此能避免製造得較薄(例如具有50μm或更小厚度的半導體晶片)的第一及第二半導體晶片35至39的破裂(晶片裂痕)、及在第一及第二半導體晶片35至39之間的連接部分(接合區域)的破裂。
因為填角部分34-1被修整，所以具有底部填料的晶片層疊體13可製造成具有更小的尺寸。因此，其上安裝了具有底部填料的晶片層疊體13的佈線基板11可製造成具有更小的尺寸。
此外，因為佈線基板11的尺寸變得更小，所以具有佈線基板11及具有底部填料的晶片層疊體13的半導體裝置10的尺寸也可以更小。
將參考圖2至5、6A、6B、7A、7B、8、9、10A、10B及11至16說明根據本發明第一實施例的製造半導體裝置10的處理。
圖2至5、6A、8、9及11至15是製造處理中的半導體裝置10的橫剖面圖。圖6B是圖6A中所示的製造處理中的半導體裝置10的平面圖。
圖7A是製造處理中的半導體裝置10的平面圖。圖7B是圖7A中所示的結構沿著線E-E截取的橫剖面圖。
圖10A是製造處理中的圖10B中所示的半導體裝置沿著線C-C截取的橫剖面圖。圖10B是製造處理中的半導體裝置10的平面圖。圖17 是製成的複數個半導體裝置10的橫剖面圖。
在圖2至5、6A、6B、7A、7B、8、9、10A、10B及11至16中，與第一實施例的半導體裝置10相同的構件係以相同的元件符號表示。
參考圖2至5、6A、6B、7A、7B、8、9、10A、10B及11至16，將說明製造第一實施例的半導體裝置10的方法。
首先，在圖2中所示的處理中，作為複數個半導體晶片的下述晶片被製備：第一半導體晶片35，包括第一晶片本體43和表面凸塊電極45，第一晶片本體43的一表面43a(半導體基板47的背表面47b)是平面，表面凸塊電極45係配置在第一晶片本體43的另一表面43b(電路元件層48的表面48a)上；第二半導體晶片36至38，其每一者包括第二晶片本體52、穿過第二晶片本體52的貫穿電極54、配置在貫穿電極54的一端的背表面凸塊電極55、及配置在貫穿電極54的另一端的表面凸塊電極56；及第二半導體晶片39，其包括第二晶片本體58、穿過第二晶片本體58的貫穿電極54、配置在貫穿電極54的一端的背表面凸塊電極55、及配置在貫穿電極54的另一端的表面凸塊電極56。
此時，第一及第二半導體晶片35至38係採用矩形半導體記憶體晶片(或更具體地，例如DRAM)。第二半導體晶片39係採用用於介面功能的矩形半導體晶片。
在解釋圖3中所示的處理之前，將說明接合裝置66的示意性構造，接合裝置66被使用在圖3中所示的處理中。
如圖3中所示，接合裝置66包括工作台67及接合工具68。工作台67包括基板安裝表面67a和第一吸附孔71。
基板安裝表面67a是其上放置半導體晶片或佈線基板的平面，且為平坦平面。
第一吸附孔71從基板安裝表面67a外露、並且被設計為拉住放置在基板安裝表面67a上的基板(例如半導體晶片或佈線基板)。
順便提及，雖然未顯示在圖中，但是工作台67包括加熱器，以加熱被拉向基板安裝表面67a的基板。
接合工具68包括吸附表面68a、第二吸附孔73及加熱器74。吸附表面68a是與接合工具68拉住的半導體晶片接觸的平面。第二吸附孔 73從吸附表面68a外露、並且被設計為拉住半導體晶片。加熱器74加熱已被拉住的半導體晶片。
下文說明圖3中所示的處理。
在圖3中所示的處理中，第一半導體晶片35被拉住在工作台67上，俾使接合裝置66的工作台67的基板安裝表面67a與第一晶片本體43的一表面43a(半導體基板47的背表面47b)接觸。
隨後，使用接合工具68以拉住第二半導體晶片36，俾使電路元件層48的表面48a面對吸附表面68a。隨後，隨著接合工具68的移動，第二半導體晶片36的背表面凸塊電極55及第一半導體晶片35的表面凸塊電極45被配置為彼此面對。
隨後，在高溫(例如約攝氏300度)下加熱第一半導體晶片35及第二半導體晶片36。在構成背表面凸塊電極55的SnAg焊料膜熔化之後，將接合工具68向下移動。結果，背表面凸塊電極55接觸表面凸塊電極45，並且向其施加負載。以此方式，執行背表面凸塊電極55和表面凸塊電極45的熱壓接合。
結果，第二半導體晶片36以覆晶安裝在第一半導體晶片35上。此外，在第一半導體晶片35和第二半導體晶片36之間形成間隙。
在圖4所示的處理中，以類似於將第二半導體晶片36以覆晶安裝在第一半導體晶片35上的處理方式，執行第二半導體晶片36的表面凸塊電極56與第二半導體晶片37的背表面凸塊電極55的熱壓接合。以此方式，第二半導體晶片37以覆晶安裝在第二半導體晶片36上。此時，在第一及第二半導體晶片36和37之間形成間隙。
接下來，以類似於將第二半導體晶片36以覆晶安裝在第一半導體晶片35上的處理方式，執行第二半導體晶片37的表面凸塊電極56與第二半導體晶片38的背表面凸塊電極55的熱壓接合。以此方式，第二半導體晶片38以覆晶安裝在第二半導體晶片37上。此時，在第一及第二半導體晶片37和38之間形成間隙。
隨後，以類似於將第二半導體晶片36以覆晶安裝在第一半導體晶片35上的處理方式，執行第二半導體晶片38的表面凸塊電極56與第二半導體晶片39的背表面凸塊電極55的熱壓接合。以此方式，第二半導體 晶片39以覆晶安裝在第二半導體晶片38上。此時，在第一及第二半導體晶片38和39之間形成間隙。
以此方式，藉由貫穿電極54、背表面凸塊電極55及表面凸塊電極56，第二半導體晶片36至39被堆疊及安裝在第一半導體晶片35上。因此形成了由堆疊及安裝的第一及第二半導體晶片35至39所構成的晶片層疊體33。
當第二半導體晶片36至39被安裝在第一半導體晶片35上時，外形尺寸相同的第一及第二半導體晶片35至38的側表面35a、36a、37a及38a係配置為與平面A齊平，平面A係垂直於工作台67的基板安裝表面67a。
順便提及，當第二半導體晶片35至39係採用覆晶安裝時，也可以與負載一起施加超音波。
在圖5所示的處理中，形成填充在構成晶片層疊體33的第一及第二半導體晶片35至39之間間隙的底部填料34(例如熱固型樹脂)，以在晶片層疊體33周圍形成填角部分34-1。
以此方式，形成了包含晶片層疊體33及具有填角部分34-1的底部填料34的結構82(亦即，填角部分34-1尚未被修整的具有底部填料的晶片層疊體13)。
更具體而言，當使用熱固型樹脂做為底部填料34時，底部填料34係以下述方式形成。
首先，晶片層疊體33係配置為使附接至工作台77的平坦表面77a的片材78接觸第一晶片本體43的一表面43a。
隨後，經由分配器79將液態底部填料34的液滴放置於晶片層疊體33的四個側壁其中一者上。因此，在第一及第二半導體晶片35至39之間的間隙藉由毛細現象被密封。
此時，在圖5所示的情況下，配置在頂層的第二半導體晶片39的電路元件層62的上表面62a及表面凸塊電極56係從液態底部填料34中外露。
此外，因為晶片層疊體33係配置為使片材78接觸第一晶片本體43的一表面43a(半導體基板47的背表面47b)，所以底部填料34並未 形成在半導體基板47的背表面47b上。
隨後，以預定溫度(例如攝氏140度)使液態底部填充樹脂34固化。結果，形成了具有填角部分34-1的底部填料34。
在圖6A和6B所示的處理中，將圖5中所示的具有填角部分34-1的結構82從片材78上拾起。
在此階段，如圖6A所示，在晶片層疊體33周圍的四個側壁上形成了沒有被修整的填角部分34-1。
此外，在圖5所示的處理中，從位於圖6A所示的晶片層疊體33的右側上的一側(側壁)放置液態底部填充樹脂34的液滴。因此，液態底部填充樹脂34在圖6B所示的“D”方向上流動。
因此，形成在圖6A所示的晶片層疊體33的右側上的填角部分34-1比形成在晶片層疊體33的左側上的填角部分34-1更寬。
順便提及，隨著執行圖1至5、6A和6B所示的處理，複數個結構82被形成。
在圖7A及7B所示的處理中，切割帶86係附接到環形夾具85的內部。複數個結構82以預定間隔(或更具體地，使得能夠在後續參考圖8和9說明的處理中利用切割刀片89適當執行填角部分34-1的修整的間隔)附接在切割帶86的上表面86a上。
此時，複數個結構82係附接到切割帶86的上表面86a，俾使切割帶86的上表面86a接觸第一晶片本體43的一表面43a(半導體基板47的背表面47b)。
在圖8所示的處理中，切割刀片89被用來修整形成在晶片層疊體33的四個側壁上的四個填角部分34-1其中一者。結果形成平面34a：平面34a係配置在第一及第二半導體晶片35至38的側表面35a、36a、37a及38a附近、並且平行於第一及第二半導體晶片35至39的側表面35a、36a、37a、38a及39a延伸。
此時，第一及第二半導體晶片35至38的側表面35a、36a、37a及38a(即平面34A)與底部填料34的平面34a之間的距離B可為，例如，50μm。
在圖9所示的步驟中，以與圖8所示處理相同的方式，依序地 修整還未被修整的其餘三個填角部分34-1，因而形成三個平面34a。
以此方式，形成具有底部填料的晶片層疊體13，其包括：晶片層疊體33，其由被堆疊及安裝的第一及第二半導體晶片35至39所構成；及底部填料34，其密封在第一及第二半導體晶片35至39之間的間隙、並且對於四個經修整的填角部分34-1具有平面34a。
以此方式，修整在晶片層疊體33的四個側壁上形成的填角部分34-1，以形成平行於第一及第二半導體晶片35至38的側表面35a、36a、37a及38a延伸的平面34a。結果，能抑制具有底部填料的晶片層疊體13的外部尺寸的差異。
因此，變得能夠控制具有底部填料的晶片層疊體13的外部尺寸。
因為具有底部填料的晶片層疊體13的外部尺寸變得穩定，所以可改善具有底部填料的晶片層疊體13在處理時由外力所造成的應力。
此外，填角部分34-1被修整。因此，在加熱具有底部填料的晶片層疊體13時，能降低底部填料34的應力。
因此，能避免製造得較薄(例如具有50μm或更小厚度的半導體晶片)的第一及第二半導體晶片35至39的破裂(晶片裂痕)、及在第一及第二半導體晶片35至39之間的連接部分(接合區域)的破裂。
因為填角部分34-1被修整，所以可以使得具有底部填料的晶片層疊體13在尺寸上更小。結果，可以使得其上安裝了具有底部填料的晶片層疊體13的佈線基板11在尺寸上更小。
此外，因為佈線基板11在尺寸上變得更小，所以具有佈線基板11及具有底部填料的晶片層疊體13的半導體裝置10(參見圖1)也可以在尺寸上更小。
順便提及，在圖8和9所示的處理中，已經說明了採用切割裝置(切割刀片89)的範例，作為藉由切削操作修整填角部分34-1的範例。但是，除了切割裝置之外的切削裝置也可用於修整填角部分34-1。
拋光裝置可用於拋光及修整填角部分34-1。切削操作和拋光操作可組合使用以修整填角部分34-1。
在圖10A和10B所示的處理中，將其上已經形成了圖9所示的 四個平面34a的具有底部填料的晶片層疊體13從切割帶86拾起。
在圖11所示的處理中，製備具有複數個佈線基板形成區域F及切割線G的絕緣基板92：該等切割線G標示出複數個佈線基板形成區域F。
隨後，採用習知方法以在絕緣基板92上形成連接墊22、佈線24、第一阻焊劑25、外部連接墊26、貫穿電極28及第二阻焊劑29。
結果，形成了佈線母板93，在佈線母板93上佈線基板11被形成了在複數個佈線基板形成區域F中。在這個階段，複數個佈線基板11仍然被連接，並沒有分開成單獨的片。
隨後，在連接墊22的凸塊安裝表面22a上形成作為佈線凸塊12的Au凸塊。
更具體而言，Au佈線的頂端經由放電而熔化，從而形成球。接著，採用超音波使球接合到連接墊22的凸塊安裝表面22a。接著，切削Au佈線。以此方式形成球。順便提及，必要時可執行整平俾使Au凸塊的高度變得一致。
隨後，在對應於具有底部填料的晶片層疊體13的安裝區域的第一阻焊劑25的上表面25a上，經由分配器95供應液態第一密封樹脂14(例如NCP，非導電膏)。
結果，形成在佈線基板11上的複數個連接墊22及佈線凸塊12被液態第一密封樹脂14所覆蓋。
液態第一密封樹脂14係形成在構成佈線母板93的所有佈線基板11上。
隨後，在圖12所示的處理中，其上形成了佈線凸塊12和液態第一密封樹脂14的佈線母板93被放置在工作台67的基板安裝表面67a上。此時，佈線母板93被放置俾使絕緣基板92的背表面92b面對工作台67的基板安裝表面67a。
隨後，採用接合工具68拉住構成圖10A所示的具有底部填料的晶片層疊體13的半導體基板47的背表面47b。以此方式，具有底部填料的晶片層疊體13被拾起。
隨後，移動接合工具68，且將佈線凸塊12及具有底部填料的晶片層疊體13的表面凸塊電極56配置為彼此面對。
隨後，在高溫下(例如攝氏300度)使用接合工具68加熱具有底部填料的晶片層疊體13，同時對具有底部填料的晶片層疊體13施加負載。以此方式，將具有底部填料的晶片層疊體13推到液態第一密封樹脂14上。
以此方式，執行表面凸塊電極56和佈線凸塊12的熱壓接合。因此，具有底部填料的晶片層疊體13以覆晶安裝在佈線基板11上。此外，在佈線基板11與具有底部填料的晶片層疊體13之間的間隙被固化的第一密封樹脂14所密封。
順便提及，在圖12所示的處理中，具有底部填料的晶片層疊體13係以覆晶安裝在構成佈線母板93的所有佈線基板11上。
在圖13所示的步驟中，將佈線母板93從圖12所示的接合裝置66取出，其中在佈線母板93上形成有複數個具有底部填料的晶片層疊體13和第一密封樹脂14。
隨後，在構成佈線母板93的第一阻焊劑25的上表面25a上，複數個具有底部填料的晶片層疊體13和第一密封樹脂14被密封。此外，形成其上表面15a是平面的第二密封樹脂15。
第二密封樹脂15可採用，例如，壓模樹脂。在這種情況下，第二密封樹脂15可由，例如，轉移模具法形成。
如果使用轉移模具法，將圖12所示的結構(除接合裝置66之外)放置於上部模具和下部模具間所形成的空間中。隨後，將受熱及熔化的樹脂(或第二密封樹脂15所用的基材)注入該空間中。
隨後，在預定溫度下(例如約攝氏180度)加熱(或固化)熔化的樹脂。隨後在預定溫度下烘烤該樹脂。以此方式使壓模樹脂完全固化。結果，形成第二密封樹脂15。用於做為第二密封樹脂15的基材的樹脂可以是熱固型樹脂，例如環氧樹脂。
在圖14所示的處理中，將圖13所示的結構上下顛倒。隨後，在形成在複數個佈線基板11(即佈線母板93)上的複數個外部連接墊26上形成外部連接端子17。外部連接端子17可採用，例如，焊球。
如果使用焊球做為外部連接端子17，則採用以下方法在複數個外部連接墊26上形成外部連接端子17。
首先，球安裝器的安裝工具98被使用於拉住及保持複數個焊球，同時將焊劑轉移及形成在複數個焊球上。
隨後，將焊球放置在形成在佈線母板93上的複數個外部連接墊26上。此後，對其上形成了焊球的佈線母板93進行熱處理(迴焊處理)。以此方式，將做為外部連接端子17的焊球形成在外部連接墊26上。
結果，形成複數個半導體裝置10：半導體裝置10包括佈線基板11、具有底部填料的晶片層疊體13、第一密封樹脂14、第二密封樹脂15及外部連接端子17，並且連接在一起。
在圖15所示的處理中，將切割帶99附接在構成圖14所示的結構(除安裝工具98之外)的第二密封樹脂15的上表面15a上。
隨後，使用切割刀片89沿著切割線G切削圖14所示的結構。結果，複數個半導體裝置10變成單獨的片。此時，複數個佈線基板11也變成單獨的片。
在圖16所示的處理中，將圖15中所示的結構(除切割刀片89之外)上下顛倒。隨後，將切割帶99從圖15所示的結構分離。以此方式，製成複數個CoC型半導體裝置10。
根據第一實施例的半導體裝置的製造方法，因為第一及第二半導體晶片35至39經由貫穿電極54被堆疊及安裝，所以形成了由經堆疊的第一及第二半導體晶片35至39所構成的晶片層疊體33。隨後，填充在第一及第二半導體晶片35至39之間的間隙的底部填料34被形成，俾使填角部分34-1形成在晶片層疊體33的周圍。隨後，形成在晶片層疊體33的周圍的填角部分34-1被修整，以形成具有底部填料的晶片層疊體13，其由晶片層疊體33和底部填料34所構成。因此能抑制填角部分34-1的形狀差異。因此能抑制由於填角部分34-1的形狀差異所導致的具有底部填料的晶片層疊體13的外形的差異。
因此變得能夠控制具有底部填料的晶片層疊體13的外部尺寸。
因為具有底部填料的晶片層疊體13的外部尺寸變得穩定，因此能改善具有底部填料的晶片層疊體13由處理時的外力所造成的應力。
此外，填角部分34-1被修整。因此能在加熱具有底部填料的晶片層疊體13時降低底部填料34的應力。
因此能避免製造得較薄(例如具有50μm或更小厚度的半導體晶片)的第一及第二半導體晶片35至39的破裂(晶片裂痕)，以及在第一及第二半導體晶片35至39之間的連接部(接合區域)的破裂。
因為填角部分34-1被修整，所以可以使得具有底部填料的晶片層疊體13在尺寸上更小。因此可以使得其上安裝了具有底部填料的晶片層疊體13的佈線基板11在尺寸上更小。
此外，因為佈線基板11在尺寸上變得更小，所以具有佈線基板11及具有底部填料的晶片層疊體13的半導體裝置10(參見圖1)也可在尺寸上變得更小。
(第二實施例)
將參考圖17說明根據本發明第二實施例的半導體裝置。在圖17中，與第一實施例的半導體裝置10相同的構件係以相同的元件符號表示。如圖17所示，第二實施例的半導體裝置110具有與半導體裝置10相同的構造，除了：提供佈線基板111以替代在第一實施例的半導體裝置10中所設置的佈線基板11；及提供邏輯半導體晶片113、複數金屬線114及黏著劑115。
佈線基板111具有與第一實施例中描述的佈線基板11相同的構造，除了：連接墊22係配置在佈線基板本體21的表面21a的外周邊；佈線24係配置在佈線基板本體21的背表面21b上；連接墊22和佈線24和貫穿電極56連接；及佈線24和外部連接墊26連接。
邏輯半導體晶片113包括：第三晶片本體117，具有一平坦表面117a及另一表面117b；複數個表面凸塊電極118(第三凸塊電極)；及複數個表面凸塊電極119(第四凸塊電極)。
利用，邏輯半導體晶片113接合到佈線基板111的第一阻焊劑25，黏著劑115係設置在第三晶片本體117的表面117a上。
第三晶片本體117為矩形，並且包括半導體基板122和電路元件層123。
半導體基板122可採用，例如，單晶矽基板。半導體基板122具有為平面的表面122a以及背表面122b。
電路元件層123形成在半導體基板122的表面122a上。電路元 件層123包括電晶體(未顯示在圖中)、複數個堆疊的層間絕緣膜以及形成在複數個層間絕緣膜上的佈線圖案(通孔和佈線)。在電路元件層123上形成邏輯元件(未顯示)。
表面凸塊電極118係設置在電路元件層123的表面123a上(或第三晶片本體117的另一表面117b上)。表面凸塊電極118係配置在電路元件層123的表面123a的中心部分中(亦即，在具有底部填料的晶片層疊體13的安裝區域中)。
表面凸塊電極118連接至具有底部填料的晶片層疊體13的表面凸塊電極56。亦即，具有底部填料的晶片層疊體13係以覆晶安裝於接合在佈線基板111上的邏輯半導體晶片113上。
表面凸塊電極119係設置在電路元件層123的表面123a上。表面凸塊電極119係配置在電路元件層123的表面123a的外周邊。
表面凸塊電極119連接至金屬線114的另一端，金屬線114的一端連接至佈線基板111的連接墊22。
亦即，邏輯半導體晶片113藉由打線接合而連接至佈線基板111。因此，邏輯半導體晶片113電連接至佈線基板111，及電連接晶片層疊體33和佈線基板111。
表面凸塊電極118及119可採用，例如，Cu/Ni/Au層疊膜：Cu/Ni/Au層疊膜是藉由在電路元件層123的表面123a上順序堆疊Cu膜、Ni膜和Au膜而製成的。Cu/Ni/Au層疊膜可藉由電鍍製成。
第一密封樹脂14係配置為填充邏輯半導體晶片113與具有底部填料的晶片層疊體13之間的間隙。
第二密封樹脂15係設置在第一阻焊劑25的上表面25a(或佈線基板111的主表面)上，俾能密封具有底部填料的晶片層疊體13、第一密封樹脂14、邏輯半導體晶片113及金屬線114。
第二實施例的半導體裝置可達成與第一實施例的半導體裝置10相同的有利效果。此外，因為第二實施例的半導體裝置包括堆疊的記憶體半導體晶片(第一及第二半導體晶片35至38)以及邏輯半導體晶片113，所以半導體裝置110可具有更高階的功能。
順便提及，第二實施例中所描述的是，邏輯半導體晶片113和 佈線基板111藉由打線接合加以連接的範例，如圖17所示。然而，以下構造也是可用的：設置如圖17所示的貫穿電極54及背表面凸塊電極55，以替代邏輯半導體晶片113的表面凸塊電極119；邏輯半導體晶片113和佈線基板111可經由貫穿電極54而電連接。
第二實施例的半導體裝置110可藉由下述方法製造。
首先製備下列構件：邏輯半導體晶片113，其一個表面117a是平坦表面，並且在另一表面117b上具有表面凸塊電極118和119；以及圖10A和10B中所示的具有底部填料的晶片層疊體13，其係藉由執行與第一實施例中所述的圖2至5、6A、6B、7A、7B、8、9、10A和10B中相同的處理而形成。
接著，邏輯半導體晶片113被接合，俾使邏輯半導體晶片113的一個表面(半導體基板122的背表面122b)面對其上設置著連接墊22的佈線基板111的主表面(第一阻焊劑25的上表面25a)。
接著，在表面凸塊電極118上以覆晶安裝具有底部填料的晶片層疊體13。此外，第一密封樹脂14被形成，以密封具有底部填料的晶片層疊體13與邏輯半導體晶片113之間的間隙。隨後，藉由打線接合以連接表面凸塊電極119和連接墊22。
接著，在佈線基板111的主表面上形成第二密封樹脂15，以密封具有底部填料的晶片層疊體13、第一密封樹脂14以及邏輯半導體晶片113。
隨後，在佈線基板111相對於主表面的表面(佈線基板本體21的背表面21b)上形成外部連接墊26，外部連接墊26係電連接至連接墊22。
此後，執行與第一實施例所述的圖15和16中所示的相同處理。由此製成複數個第二實施例的半導體裝置110。
第二實施例的半導體裝置的製造方法可達成與第一實施例的半導體裝置10的製造方法相同的有利效果。此外，因為第二實施例的半導體裝置包括堆疊的記憶體半導體晶片(第一及第二半導體晶片35至38)及邏輯半導體晶片113，所以半導體裝置110可具有更高階的功能。
(第三實施例)
將參考圖18說明根據本發明第三實施例的半導體裝置。在圖 18中，與第一實施例的半導體裝置10相同的構件係以相同的元件符號表示。
如圖18中所示，本實施例的半導體裝置200與圖1所示的第一實施例的半導體裝置100的主要不同之處在於；圖1所示的具有底部填料的晶片層疊體13係由具有底部填料的晶片層疊體220替代；第二半導體晶片39係由第三半導體晶片230替代。
具有底部填料的晶片層疊體220包括晶片層疊體210和底部填料34。
晶片層疊體210係由第一半導體晶片35和複數個第二半導體晶片36至38所構成。類似於第一實施例，半導體晶片35至38可採用用於記憶體的半導體晶片，例如DRAM。順便提及，第三半導體晶片230是與晶片層疊體210不同的構件。
第三半導體晶片230是控制半導體晶片35至38的邏輯晶片。用作邏輯晶片的第三半導體晶片230包括形成在主表面上的複數個表面凸塊電極231、及形成在背表面上的複數個背表面凸塊電極232。背表面凸塊電極232係電連接至對應的貫穿電極233。貫穿電極233和表面凸塊電極231係連接到第三半導體晶片230的內部電路(未顯示在圖中)。以表面凸塊電極231連接到設置在佈線基板11上的佈線凸塊22的方式，第三半導體晶片230以覆晶安裝在佈線基板11上。
佈線基板11與第三半導體晶片230之間的空間係由第一密封樹脂14加以填充。
根據本實施例，具有底部填料的晶片層疊體220係安裝在第三半導體晶片230上。第三半導體晶片230與具有底部填料的晶片層疊體220之間的空間係由第三密封樹脂16加以填充。第三密封樹脂16可採用，例如，NCP(非導電膏)。
構成晶片層疊體210的半導體晶片35至38經由貫穿電極56電連接在一起。在晶片層疊體210中，底部填料34係設置為使位於如圖18中所示的底層處(或處理中的頂層處)的半導體晶片38的表面外露，並且填充半導體晶片35至38之間的間隙。類似於第一實施例，在底部填料34上形成平行於半導體晶片35至38的側表面延伸的平面34a。晶片層疊體210的外形係由平面34a形成。如圖18所示，將晶片層疊體210堆疊及安 裝在第三半導體晶片230上，俾使位於底層處(或處理中的頂層處)的半導體晶片38的表面凸塊電極56連接到第三半導體晶片230(其為邏輯晶片)的對應背表面凸塊電極232。
順便提及，在圖18中，位於頂層處(或處理中的底層處)的半導體晶片35是具有與其他半導體晶片36至38相同功能的記憶體晶片。但是，在半導體晶片35上沒有形成貫穿電極和背表面凸塊電極。半導體晶片35比其他半導體晶片36至38更厚。例如，半導體晶片35形成為具有100 μm的厚度；其他半導體晶片36至38形成為具有50 μm的厚度。半導體晶片35係與第三半導體晶片230(其為邏輯晶片)離開最遠的記憶體晶片。
順便提及，在其上沿堆疊方向線性地配置貫穿電極56的晶片層疊體210上，隨著貫穿電極56膨脹和收縮，在製造處理等之中的溫度變化會產生應力。其最大應力可能被施加至與佈線基板11離開最遠的半導體晶片35的貫穿電極其中一部分。擔心可能發生晶片裂痕。但是根據本實施例，在與佈線基板11離開最遠的半導體晶片35上，沒有設置貫穿電極和背表面凸塊。因此，其上沒有設置貫穿電極的半導體晶片35的表面能夠禁得起應力。因此，在與佈線基板11離開最遠的半導體晶片35上容易發生的晶片裂痕被抑制。因此能改善半導體裝置200的可靠度。
根據本實施例，類似於第一實施例，底部填料34係設置以填充在晶片層疊體210的半導體晶片35至38之間的間隙，並且具有在晶片層疊體210周圍平行於半導體晶片35至38的側表面35a至38a延伸的平面34a。因此可降低施加至晶片層疊體210的應力。此外能降低由佈線基板11上的具有底部填料的晶片層疊體220所佔據的空間。因此可以使得佈線基板11和半導體裝置200在尺寸上更小。
此外，複數個記憶體晶片和邏輯晶片被堆疊在一個封裝體中。可以將半導體裝置200製造為具有更小的水平尺寸，並且能實現更高階的功能。與第二實施例不同，邏輯晶片係以覆晶的方式連接到佈線基板11。因此還能提高半導體裝置200的速度。
以下將說明本實施例的半導體裝置200的製造方法。
首先，製備圖2所示的半導體晶片35至38。藉由圖3和4所示的方法堆疊半導體晶片35至38，藉此產生晶片層疊體210。此時，圖4 所示的半導體晶片39尚未被堆疊。
接著，藉由圖5、6A和6B中所示的方法，將具有填角部分34-1的底部填料34引進到晶片層疊體210。此時，位於頂層的是半導體晶片38；形成在半導體晶片38的主表面上的表面凸塊電極56仍然外露、並未被底部填料34覆蓋。
接著，藉由圖7A和7B所示的方法，將晶片層疊體210附接到切割帶86。藉由圖8和9所示的方法，修整底部填料34的填角部分34-1。結果，形成了具有底部填料的晶片層疊體220。
藉由圖11所示的方法，將液態第一密封樹脂14供應至佈線母板93的表面。接著，將半導體晶片230按壓在第一密封樹脂14上。因此，設置在半導體晶片230主表面上的表面凸塊電極231、與設置在佈線基板11(佈線母板93)上的佈線凸塊12接合在一起。以此方式，在佈線基板11(佈線母板93)的表面上，半導體晶片230以覆晶的方式被連接。
接著，將液態第三密封樹脂16供應至半導體晶片230的背表面。藉由圖12所示的方法，將具有底部填料的晶片層疊體220按壓在第三密封樹脂16上。結果，設置在半導體晶片230背表面上的背表面凸塊電極232、與形成在半導體晶片38主表面上的表面凸塊電極56接合在一起。以此方式，在半導體晶片230的背表面上，具有底部填料的晶片層疊體220以覆晶的方式被連接。
此後，藉由圖13至16所示的方法，執行模製和切割。結果，獲得半導體裝置200。
(第四實施例)
將參考圖19說明根據本發明第四實施例的半導體裝置。在圖19中，與第三實施例的半導體裝置200相同的構件係以相同的元件符號表示。
如圖19中所示，本實施例的半導體裝置300與圖18所示的第三實施例的半導體裝置200的主要不同在於，圖18所示的半導體晶片230(其為邏輯晶片)係安裝在不同於具有底部填料的晶片層疊體220的平面的平面上。
具有底部填料的晶片層疊體220及半導體晶片230係以覆晶的 方式連接至矽插入物240的表面上的相互不同的平面。矽插入物240係安裝在佈線基板11上，並且做為一種再佈線層。
本實施例的半導體裝置300可達成與上述第三實施例的半導體裝置200相同的有利效果。此外，具有底部填料的晶片層疊體220及半導體晶片230係安裝在相互不同的平面上。因此具有底部填料的晶片層疊體220及半導體晶片230能更靈活地組合。此外，無需在第三半導體晶片230(其為邏輯晶片)上提供貫穿電極。因此可降低半導體晶片230的製造成本。
以下將說明本實施例的半導體裝置300的製造方法。
首先，如圖20所示，製備佈線母板93，其具有由切割線G劃分的複數個佈線基板形成區域F。佈線基板形成區域F是最後變成佈線基板11的區域。
在將液態第一密封樹脂14供應至佈線基板形成區域F之後，將矽插入物240按壓在第一密封樹脂14上。結果，設置在矽插入物240主表面上的表面凸塊電極241與設置在佈線母板93上的佈線凸塊12被接合在一起。以此方式，在佈線母板93的表面上，矽插入物240以覆晶的方式被連接。此外，在佈線母板93與矽插入物240之間的空間由第一密封樹脂14填充。
矽插入物240是藉由在矽基板上形成再佈線層而製成的基板。在矽插入物240的表面上形成的複數個表面凸塊電極241以及在背表面上形成的複數個背表面凸塊電極242係經由對應的貫穿電極243而電連接在一起。
隨後，如圖21中所示，在矽插入物240上，第三半導體晶片230(其為邏輯晶片)與具有底部填料的晶片層疊體220以覆晶的方式被連接。
上述處理之執行係藉由：將液態第三密封樹脂16供應至在矽插入物240的背表面上應安裝第三半導體晶片230的區域以及具有底部填料的晶片層疊體220應安裝的區域，且接著將第三半導體晶片230及具有底部填料的晶片層疊體220按壓在第三密封樹脂16上。結果，第三半導體晶片230及具有底部填料的晶片層疊體220以覆晶的方式連接至矽插入物240的背表面。
隨後，如圖22所示，在佈線母板93被第二密封樹脂15覆蓋之後，安裝外部連接端子17(其為焊球)，如圖23所示。接著，如圖24所示，在佈線母板93由切割帶99支撐的情況下，使用切割刀片89沿著切割線G進行切削，藉此將複數個半導體裝置300變成單獨的片。
顯然，本發明不限於上述實施例，而是在不脫離本發明的範圍和精神的情況下可進行修改和改變。
例如，第一及第二實施例中描述的是由一個介面半導體晶片及複數個(或更具體地，四個)記憶體半導體晶片構成晶片層疊體33的範例。第三和第四實施例中描述的是由複數個(或更具體地，四個)記憶體半導體晶片構成晶片層疊體210的範例。然而，只要晶片層疊體33或210的製造係經由貫穿電極54以電連接複數個堆疊的半導體晶片，則構成晶片層疊體33或210的半導體晶片類型不限於第一至第四實施例中所描述的半導體晶片類型。
第一及第二實施例中描述的是堆疊五個半導體晶片(第一及第二半導體晶片35至39)以形成晶片層疊體33的範例。然而，構成晶片層疊體33的半導體晶片的數量(或堆疊晶片的數量)不限於五個。例如，對於第三和第四實施例來說，可堆疊四個半導體晶片以形成晶片層疊體210。
33‧‧‧晶片層疊體
34‧‧‧底部填料
34-1‧‧‧填角部分
34a‧‧‧平面
35‧‧‧第一半導體晶片
36,37,38,39‧‧‧第二半導體晶片
43‧‧‧第一晶片本體
43a‧‧‧表面
47‧‧‧半導體基板
47b‧‧‧表面
48‧‧‧電路元件層
56‧‧‧表面凸塊電極
58‧‧‧第二晶片本體
61‧‧‧半導體基板
62‧‧‧電路元件層
62a‧‧‧表面

Claims (22)

  1. 一種製造半導體裝置的方法，包括：堆疊複數半導體晶片以形成第一晶片層疊體；提供底部填料以填充在該等半導體晶片之間的間隙，俾使填角部分形成在該第一晶片層疊體周圍；及修整該填角部分以形成第二晶片層疊體。
  2. 如申請專利範圍第1項之製造半導體裝置的方法，其中，執行該修整俾使該第二晶片層疊體具有實質上平行於該等半導體晶片其中每一者的側表面的修整表面。
  3. 如申請專利範圍第1項之製造半導體裝置的方法，其中，該等半導體晶片其中每一者具有矩形形狀，因此該填角部分係形成在該第一晶片層疊體的四個側壁其中每一者上，及執行該修整俾使形成在該四個側壁上的該等填角部分其中每一者被修整。
  4. 如申請專利範圍第1項之製造半導體裝置的方法，其中，藉由切割或拋光以執行該修整。
  5. 如申請專利範圍第1至4項其中任一項之製造半導體裝置的方法，更包括將該第二晶片層疊體以覆晶安裝在佈線基板上。
  6. 如申請專利範圍第1至4項其中任一項之製造半導體裝置的方法，更包括：將另一半導體晶片以覆晶安裝在佈線基板上，俾使該佈線基板的主表面係面對該另一半導體晶片的一表面；及將該第二晶片層疊體以覆晶安裝在該另一半導體晶片的另一表面上。
  7. 如申請專利範圍第1至4項其中任一項之製造半導體裝置的方法，更包 括：將另一半導體晶片以覆晶安裝在佈線基板的主表面的第一區域上；及將該第二晶片層疊體以覆晶安裝在與該佈線基板的該主表面的該第一區域不同的第二區域上。
  8. 如申請專利範圍第7項之製造半導體裝置的方法，還包括在該佈線基板的該主表面與該另一半導體晶片及該第二晶片層疊體之間提供矽插入物。
  9. 如申請專利範圍第1至4項其中任一項之製造半導體裝置的方法，其中該複數半導體晶片包括第一半導體晶片及複數第二半導體晶片，該第一半導體晶片包括第一晶片本體，該第一晶片本體具有實質為平面的一表面及其上設置有第一凸塊電極的另一表面，該等第二半導體晶片其中每一者包括第二晶片本體、貫穿該第二晶片本體的貫穿電極、及設置在該貫穿電極的兩端的複數第二凸塊電極，及藉由將該第一半導體晶片安裝至接合工具的工作台上俾使該第一晶片本體的該表面係面對該工作台，之後相繼地將該等第二半導體晶片安裝在該第一半導體晶片上俾使該等第一凸塊電極、該等第二凸塊電極、及該等貫穿電極彼此電連接，以執行該堆疊。
  10. 如申請專利範圍第9項之製造半導體裝置的方法，其中，該提供該底部填料包括：放置該第一晶片層疊體俾使該第一晶片本體的該表面係面對附接到工作台的平面的片材；將液態的該底部填料分佈至該第一晶片層疊體的側壁以借助毛細現象密封在該等半導體晶片之間的間隙；及固化該底部填料以從液態轉變為固態。
  11. 如申請專利範圍第9項之製造半導體裝置的方法，其中，在該堆疊中最後堆疊的該等第二半導體晶片其中一者是介面晶片，其它第二半導體晶片及該第一半導體晶片是記憶體晶片。
  12. 如申請專利範圍第9項之製造半導體裝置的方法，更包括將該第二晶片層疊體以覆晶安裝在具有連接墊的佈線基板上。
  13. 如申請專利範圍第12項之製造半導體裝置的方法，其中，執行該覆晶安裝俾使該佈線基板的該連接墊與從該底部填料中外露的該第二凸塊電極彼此接合。
  14. 如申請專利範圍第12項之製造半導體裝置的方法，更包括形成第一密封樹脂以密封在該第二晶片層疊體及該佈線基板之間的空間。
  15. 如申請專利範圍第14項之製造半導體裝置的方法，更包括形成第二密封樹脂以密封在該佈線基板的主表面上的該第一密封樹脂及該第二晶片層疊體。
  16. 如申請專利範圍第15項之製造半導體裝置的方法，更包括形成電連接至該佈線基板的背表面上的該連接墊的外部連接墊。
  17. 如申請專利範圍第1至4項其中任一項之製造半導體裝置的方法，更包括：製備邏輯半導體晶片，該邏輯半導體晶片具有為實質平面的一表面及其上設置有第三及第四凸塊電極的另一表面；將該邏輯半導體晶片安裝在其主表面上具有連接墊的佈線基板上，俾使該邏輯半導體晶片的該表面係面對該佈線基板的該主表面；將該第二晶片層疊體以覆晶安裝在該邏輯半導體晶片的該另一表面上，俾使該第三凸塊電極係電連接至該第二晶片層疊體；及將該第四凸塊電極藉由打線接合連接至該連接墊。
  18. 如申請專利範圍第17項之製造半導體裝置的方法，更包括形成第一密封樹脂以密封在該第二晶片層疊體及該邏輯半導體晶片之間的空間。
  19. 如申請專利範圍第18項之製造半導體裝置的方法，更包括形成第二密封樹脂以密封在該佈線基板的該主表面上的該邏輯半導體晶片、該第一密封樹脂、及該第二晶片層疊體。
  20. 如申請專利範圍第17項之製造半導體裝置的方法，更包括形成電連接至在該佈線基板的背表面上的該連接墊的外部連接墊。
  21. 一種製造半導體裝置的方法，包括：堆疊複數半導體晶片以在該等半導體晶片的相鄰半導體晶片之間形成複數間隙；將密封樹脂提供至在該等半導體晶片的相鄰半導體晶片之間的該等間隙，俾使該密封樹脂其中一部分從該等半導體晶片其中至少一者的側表面突出；及修整該密封樹脂的該突出部分以形成平坦表面。
  22. 如申請專利範圍第21項之製造半導體裝置的方法，其中，該平坦表面係平行於該等半導體晶片其中至少一者的該側表面。
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