KR20140130395A - 반도체 디바이스 제조 방법 - Google Patents

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KR20140130395A
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KR
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chip
semiconductor
laminated
underfill material
semiconductor chip
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KR1020140127723A
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요우코우 이토
신이치 사쿠라다
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피에스4 뤽스코 에스.에이.알.엘.
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

제 1 칩 라미네이팅된 바디를 형성하도록 복수의 반도체 칩들을 적층하는 단계, 제 1 칩 라미네이팅된 바디 주변에 필렛부가 형성되도록 반도체 칩들 사이의 갭을 채우기 위해 언더필 재료를 제공하는 단계, 및 제 2 칩 라미네이팅된 바디를 형성하도록 필렛부를 트리밍하는 단계를 포함하는 반도체 디바이스 제조 방법이 본원에 개시된다.

Description

반도체 디바이스 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스의 제조 방법에 관한 것이고, 보다 구체적으로는 서로 적층된 복수의 반도체 칩들을 갖는 반도체 디바이스의 제조 방법에 관한 것이다.
최근에, 반도체 칩들의 집적 밀도가 해마다 증가하고 있어, 칩들의 크기 면에서 증가를 초래하고 다중-층 구조들 및 배선의 소형화를 촉진하고 있다. 한편, 고 밀도의 마운팅 (mounting) 을 실현하기 위해서 반도체 디바이스들이 크기 면에서 보다 작아지고 보다 얇아져야 할 필요가 있다.
이러한 필요성을 충족시키기 위해, 고 밀도 방식으로 하나의 패키지 기판 상에 복수의 반도체 칩들을 마운팅하는 MCP (Multi Chip Package) 라 불리는 기술이 개발되어 왔다.
특히, CoC (Chip on Chip) 타입이라 불리는 반도체 디바이스가 주목되고 있다. CoC 타입의 반도체 디바이스는 서로 적층된 복수의 반도체 칩들에 의해 구성되는 적층형 바디를 포함한다. CoC 타입의 반도체 디바이스에서, 반도체 칩들 각각은 50㎛ 이하의 두께를 갖고, 예를 들어 TSV (Through Silicon Via) 라 불리는 관통 전극들을 갖는다.
일본 공개특허공보 제 2010-251347 호는, 반도체 칩들의 관통 전극들을 접속시키면서 복수의 반도체 칩들을 적층하고, 적층된 복수의 반도체 칩들 (이하, "칩 라미네이팅된 바디" 로 지칭됨) 의 주변을 커버하고 반도체 칩들 사이의 갭들을 채우도록 제 1 실링 수지층 (언더필 재료) 을 형성하며, 제 1 실링 수지층이 형성되는 칩 라미네이팅된 바디를 미리결정된 배선들이 형성되는 패키지 기판 상에 접속 및 고정함으로써 CoC 타입 반도체 디바이스를 제조하는 방법을 개시한다.
그러나, 일본 공개특허공보 제 2010-251347 호에 개시된 반도체 디바이스의 제조 방법에 따르면, 언더필 재료 (제 1 실링 수지층) 로 채워진 칩 적층된 바디 주변에는 언더필 재료로 인해 필렛들이 형성된다. 필렛들이 확산되는 방법에 따라, 언더필 재료가 형성되어 있는 칩 라미네이팅된 바디의 외부 치수들 (다시 말하면, 언더필 재료 및 칩 라미네이팅된 바디로 구성된 구조) 은 울퉁불퉁해져, 외부 치수들을 관리하는 것을 불가능하게 만든다.
상기 필렛들이 크다면, 패키지 기판 상에, 언더필 재료가 형성되는 칩 라미네이팅된 바디를 마운팅하는 프로세스에서, 그리고 후속의 프로세스에서 칩 라미네이팅된 바디가 가열될 때마다 필렛부들이 부풀어오르고 수축함에 따라, 칩 라미네이팅된 바디를 구성하는 얇은 반도체 칩들에 스트레스가 적용될 수 있다는 우려가 있다.
스트레스가 칩 라미네이팅된 바디에 적용된다면, 칩들에서 크랙들이 나타나고, 또는 반도체 칩들이 함께 접속되는 범프 조인트 영역이 파손될 수도 있는 우려가 있다.
본 발명의 일 양태에서, 제 1 칩 라미네이팅된 바디를 형성하도록 복수의 반도체 칩들을 적층하는 단계; 제 1 칩 라미네이팅된 바디 주변에 필렛부들이 형성되도록 반도체 칩들 사이의 갭을 채우기 위해 언더필 재료를 제공하는 단계; 및 제 2 칩 라미네이팅된 바디를 형성하도록 필렛부를 트리밍하는 단계를 포함하는 반도체 디바이스의 제조 방법이 제공된다.
본 발명의 다른 양태에서, 반도체 칩들 중 인접한 칩들 사이의 갭들을 형성하도록 복수의 반도체 칩들을 적층하는 단계; 실링 수지의 일부가 반도체 칩들 중 적어도 하나의 사이드 면으로부터 돌출하도록 반도체 칩들 중 인접한 칩들 사이의 갭들에 실링 수지를 제공하는 단계; 및 평탄한 면을 형성하도록 실링 수지의 돌출된 부분을 트리밍하는 단계를 포함하는 반도체 디바이스를 제조하는 방법이 제공된다.
본 발명의 상기 양태들에 따르면, 필렛부가 트리밍되기 때문에, 제 2 칩 라미네이팅된 바디의 외형에서의 변화를 방지하는 것이 가능하다. 따라서, 제 2 칩 라미네이팅된 바디의 외부 치수들을 관리하는 것이 가능하게 된다.
제 2 칩 라미네이팅된 바디의 외부 치수들이 안정화되기 때문에, 제 2 칩 라미네이팅된 바디의 저항은 핸들링 시에 외부 힘에서 기인한 스트레스에 대해 향상될 수 있다.
또한, 필렛부가 트리밍되기 때문에, 언더필 재료를 갖는 제 2 칩 라미네이팅된 바디가 가열될 때 언더필 재료의 스트레스를 감소시키는 것이 가능하다.
따라서, 얇게 만들어질 수도 있는 반도체 칩들 (예를 들어, 50 ㎛ 이하의 두께를 갖는 반도체 칩들) 의 파손 또는 칩 크랙, 및 반도체 칩들 사이의 접속부들 (조인트 영역들) 의 브레이킹 (beaking) 을 방지하는 것이 가능하다.
더욱이, 제 2 칩 라미네이팅된 바디는, 필렛부가 트리밍되기 때문에 크기가 더 작을 수 있다. 따라서, 제 2 칩 라미네이팅된 바디를 이용하는 반도체 디바이스는 크기가 더 작을 수 있다.
도 1 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 단면도이다.
도 2 내지 5, 6a, 6b, 7a, 7b, 8, 9, 10a, 10b, 및 11 내지 16 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 제조 프로세스를 예시하는 도면들이다.
도 17 은 본 발명의 제 2 실시형태에 따른 반도체 디바이스의 단면도이다.
도 18 은 본 발명의 제 3 실시형태에 따른 반도체 디바이스의 단면도이다.
도 19 는 본 발명의 제 4 실시형태에 따른 반도체 디바이스의 단면도이다.
도 20 내지 도 24 는 본 발명의 제 4 실시형태에 따른 반도체 디바이스의 제조 프로세스를 예시하는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시형태들이 상세히 설명될 것이다. 부수적으로, 다음의 상세한 설명에서 사용된 도면들은 본 발명의 실시형태들의 구성들을 예시하기 위한 것이다. 도면들에 도시된 섹션들 각각의 크기, 두께, 치수들 및 다른 팩터들은 실제 반도체 디바이스의 치수 관계와 상이할 수도 있다.
(제 1 실시형태)
도 1 을 참조하면, 제 1 실시형태의 반도체 디바이스 (10) 는 CoC (Chip on Chip) 타입의 반도체 디바이스이다. 반도체 디바이스 (10) 는 배선 기판 (11), 와이어 범프 (12), 언더필 (underfill) 재료로 칩 라이네이팅된 바디 (13), 제 1 실링 수지 (14), 제 2 실링 수지 (15), 및 외부 접속 단자들 (17) 을 포함한다.
배선 기판 (11) 은 배선 기판 바디 (21), 접속 패드들 (22), 배선들 (24), 제 1 솔더 레지스터 (25), 외부 접속 패드들 (26), 관통 전극들 (28) 및 제 2 솔더 레지스트 (29) 를 포함한다.
배선 기판 바디 (21) 는 직사각형 형상으로 있는 절연 기판이고 제 1 평탄한 면 (21a)(배선 기판 (11) 의 주요 면) 및 후면 (21b) 을 갖는다. 배선 기판 바디 (21) 용으로, 예를 들어 글래스 에폭시 보드가 사용될 수도 있다.
배선 기판 바디 (21) 의 면 (21a) 의 중심부에는 접속 패드들 (22) 이 제공된다. 접속 패드들 (22) 은, 언더필 재료로 칩 라미네이팅된 바디 (13) 를 구성하는 제 2 반도체 칩 (39) 의 면 범프 전극들 (56) 을 면하도록 배치된다.
접속 패드들 (22) 각각은 범프 마운팅 면 (22a) 을 포함하는데, 이 면은 제 2 반도체 칩 (39) 의 면 범프 전극들 (56) 중 연관된 전극을 면한다.
배선들 (24) 은 재배선된 라인 (rewired line) 이며, 접속 패드들 (22) 에 접속된다. 배선들 (24) 을 커버하도록 배선 기판 바디 (21) 의 면 (21a) 상에 제 1 솔더 레지스트 (25) 가 제공된다. 제 1 솔더 레지스트 (25) 는 접속 패드들 (22) 의 범프 마운팅 면 (22a) 이 노출되게 한다.
배선 기판 바디 (21) 의 후면 (21b) 상에는 외부 접속 패드들 (26) 이 제공된다. 외부 접속 패드들 (26) 각각은 단자 마운팅 면 (26a) 을 포함한다.
관통 전극들 (28) 은 배선 기판 바디 (21) 를 관통하고, 이들 각각은 배선들 (24) 중 연관된 배선과 외부 접속 패드들 (26) 중 연관된 패드 사이에 위치된다. 관통 전극들 (28) 각각의 일단은 배선들 (24) 중 연관된 배선에 접속되고, 타단은 외부 접속 패드들 (26) 중 연관된 패드에 접속된다.
배선 기판 바디 (21) 의 후면 (21b) 상의 제 2 솔더 레지스트 (29) 는 외부 접속 패드들 (26) 의 단자 마운팅 면 (26a) 이 노출되도록 제공된다.
접속 패드들 (22) 의 범프 마운팅 면 (22a) 상에는 와이어 범프들 (12) 이 배치된다. 와이어 범프들 (12) 용으로, 예를 들어 Au 범프가 사용될 수도 있다.
언더필 재료로 칩 라미네이팅된 바디 (13) 는 칩 라미네이팅된 바디 (33) 및 언더필 재료 (34) 를 포함한다.
칩 라미네이팅된 바디 (33) 는 복수의 반도체 칩들인, 제 1 반도체 칩 (35) 및 제 2 반도체 칩들 (36 내지 39) 을 갖도록 형성된다.
제 1 반도체 칩 (35) 은, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 배선 기판 (11) 상에 마운팅되는 상황 (즉, 도 1 에 도시된 상황) 에서 상단 층 (top layer) 상에 배치되는 반도체 칩이다.
예를 들어, 제 1 반도체 칩 (35) 용으로 반도체 메모리 칩이 사용될 수도 있다. 이 경우, 제 1 반도체 칩 (35) 으로서 예를 들어 DRAM (Dynamic Random Access Memory) 이 사용될 수도 있다.
다음은 제 1 반도체 칩 (35) 으로서 DRAM 을 사용한 예를 설명한다.
제 1 반도체 칩 (35) 은 하나의 평탄한 면 (43a) 및 다른 면 (43b) 을 갖는 제 1 칩 바디 (43); 및 복수의 면 범프 전극들 (45)(제 1 범프 전극들) 을 포함한다. 제 1 칩 바디 (43) 는 직사각형 형상이고, 반도체 기판 (47) 및 회로 엘리먼트 층 (48) 을 포함한다.
반도체 기판 (47) 은 (예를 들어, 50 ㎛ 이하의 두께로) 얇게 만들어진 기판이다. 반도체 기판 (47) 용으로, 예를 들어 단결정 실리콘 기판이 사용될 수도 있다. 반도체 기판 (47) 은 평탄한 평면인 면 (47a) 및 후면 (47b) 을 갖는다.
반도체 기판 (47) 의 면 (47a) 상에는 회로 엘리먼트 층 (48) 이 형성된다. 회로 엘리먼트 층 (48) 은 도면에는 도시되지 않은 트랜지스터들, 적층된 복수의 중간층 절연 막들, 및 복수의 중간층 절연 막들 상에 형성되는 배선 패턴들 (비아들 및 배선) 을 포함한다. 회로 엘리먼트 층 (48) 상에는, DRAM 엘리먼트 (미도시) 가 형성된다.
면 범프 전극들 (45) 은 회로 엘리먼트 층 (48) 의 면 (48a) 상에 (또는 제 1 칩 바디 (43) 의 다른 면 (43b) 상에) 제공된다. 면 범프 전극들 (45) 은 회로 엘리먼트 층 (48) 상에 형성된 DRAM 엘리먼트에 전기적으로 접속된다.
언더필 재료로 칩 라이네이팅된 바디 (13) 가 배선 기판 (11) 상에 마운팅된 후에, 면 범프 전극들 (45) 은 배선 기판 바디 (21) 의 면 (21a) 을 면한다.
면 범프 전극들 (45) 용으로, 예를 들어 Cu/Ni/Au 라미네이팅된 막이 사용될 수도 있다: Cu/Ni/Au 라미네이팅된 막은 회로 엘리먼트 층 (48) 의 면 (48a) 상에 Cu 막, Ni 막, 및 Au 막을 순차적으로 적층함으로써 만들어진다. Cu/Ni/Au 라미네이팅된 막은 도금에 의해 만들어질 수도 있다.
제 1 반도체 칩 (35) 은 도 4 를 참조하여 이후에 설명된 프로세스 (또는 칩 라미네이팅된 바디 (33) 를 형성하는 프로세스) 에서 바닥층 상에 배치되는 반도체 칩이다.
제 2 반도체 칩 (36) 은 제 1 반도체 칩 (35) 바로 아래에 배치된다. 제 2 반도체 칩 (36) 용으로, 예를 들어 반도체 메모리 칩이 사용될 수도 있다. 이 경우, 제 2 반도체 칩 (36) 으로서, 예를 들어 DRAM (Dynamic Random Access Memory) 가 또한 사용될 수도 있다.
다음은 제 2 반도체 칩 (36) 으로서 DRAM 을 사용하는 예를 설명한다.
제 2 반도체 칩 (36) 은 제 2 칩 바디 (52), 복수의 관통 전극들 (54), 복수의 후면 범프 전극들 (55)(하나의 제 2 범프 전극), 및 복수의 면 범프 전극들 (56)(언더필 재료 (34) 로부터 노출되는 다른 제 2 범프 전극) 을 포함한다.
제 2 칩 바디 (52) 는 제 1 반도체 칩 (35) 상에 제공된 제 1 칩 바디 (43) 와 동일한 구성을 갖는다. 즉, 제 2 칩 바디 (52) 는 반도체 기판 (47) 및 회로 엘리먼트 층 (48) 을 포함한다. 더욱이, 제 2 칩 바디 (52) 의 외형은 직사각형의 제 1 칩 바디 (43) 의 외형과 크기가 동일하다.
관통 전극들 (54) 은 면 범프 전극들 (45) 아래에 위치되는 제 2 칩 바디 (52) 의 일부를 통과하도록 제공된다. 관통 전극들 (54) 은 제 2 칩 바디 (52) 의 회로 엘리먼트 층 (48) 상에 제공된 DRAM 엘리먼트에 전기적으로 접속된다.
후면 범프 전극들 (55) 은 관통 전극들 (54) 의 일단에 제공된다. 후면 범프 전극들 (55) 은 제 1 반도체 칩 (35) 의 면 범프 전극들 (45) 에 접속 (본딩) 된다. 즉, 제 1 및 제 2 반도체 칩들 (35 및 36) 은 플립-칩 마운팅된다.
후면 범프 전극들 (55) 용으로, 예를 들어 Cu/SnAg 라미네이팅된 막이 사용될 수도 있다: Cu/SnAg 라미네이팅 막은 관통 전극들 (54) 의 일단 상에 Cu 막 및 SnAG 솔더 막을 순차적으로 적층함으로써 만들어진다. Cu/SnAg 라미네이팅된 막은 도금에 의해 형성될 수도 있다.
면 범프 전극들 (56) 은 관통 전극들 (54) 의 타단들 상에 (또는 회로 엘리먼트 층 (48) 의 면 (48a) 상에) 제공된다. 따라서, 면 범프 전극들 (56) 은 관통 전극들 (54) 을 통해 회로 엘리먼트 층 (48) 상에 형성된 DRAM 엘리먼트 및 후면 범프 전극들 (55) 에 전기적으로 접속된다.
언더필 재료로 칩 라미네이팅된 바디 (13) 가 배선 기판 (11) 상에 마운팅된 후에, 면 범프 전극들 (56) 은 배선 기판 바디 (21) 의 면 (21a) 을 면한다.
면 범프 전극들 (56) 용으로, 예를 들어 Cu/Ni/Au 라미네이팅된 막이 사용될 수도 있다: Cu/Ni/Au 라미네이팅된 막은 회로 엘리먼트 층 (48) 의 면 (48a) 상에 Cu 막, Ni 막, 및 Au 막을 순차적으로 적층함으로써 만들어진다. Cu/Ni/Au 라미네이팅된 막은 도금에 의해 만들어질 수도 있다.
제 2 반도체 칩 (37) 은 제 2 반도체 칩 (36) 바로 아래에 배치된다. 제 2 반도체 칩 (37) 은 제 2 반도체 칩 (36) 과 동일한 구성을 갖는다.
제 2 반도체 칩 (37) 의 후면 범프 전극들 (55) 은 제 2 반도체 칩 (36) 의 면 범프 전극들 (56) 에 접속 (본딩) 된다. 즉, 제 2 반도체 칩들 (36 및 37) 은 플립-칩 마운팅된다.
따라서, 제 2 반도체 칩 (37) 은 제 1 및 제 2 반도체 칩들 (35 및 36) 에 전기적으로 접속된다.
언더필 재료로 칩 라미네이팅된 바디 (13) 가 배선 기판 (11) 상에 마운팅된 후에, 제 2 반도체 칩 (37) 의 면 범프 전극들 (56) 은 배선 기판 바디 (21) 의 면 (21a) 을 면한다.
제 2 반도체 칩 (38) 은 제 2 반도체 칩 (37) 바로 아래에 배치된다. 제 2 반도체 칩 (38) 은 제 2 반도체 칩 (36) 과 동일한 구성을 갖는다.
제 2 반도체 칩 (38) 의 후면 범프 전극들 (55) 은 제 2 반도체 칩 (37) 의 면 범프 전극들 (56) 에 접속 (본딩) 된다. 즉, 제 2 반도체 칩들 (37 및 38) 은 플립-칩 마운팅된다.
따라서, 제 2 반도체 칩 (38) 은 제 1 및 제 2 반도체 칩들 (35, 36 및 37) 에 전기적으로 접속된다.
언더필 재료로 칩 라미네이팅된 바디 (13) 가 배선 기판 (11) 상에 마운팅된 후에, 제 2 반도체 칩 (38) 의 면 범프 전극들 (56) 은 배선 기판 바디 (21) 의 면 (21a) 을 면한다.
제 2 반도체 칩 (39) 은 제 2 반도체 칩 (38) 바로 아래에 배치된다. 제 2 반도체 칩 (39) 은, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 배선 기판 (11) 상에 마운팅되는 상황 (즉, 도 1 에 도시된 상황) 에서 바닥층 (bottom layer) 상에 배치된다.
*제 2 반도체 칩 (39) 용으로, 예를 들어 반도체 메모리 칩들과 외부 사이의 인터페이스 기능을 갖는 반도체 칩이 사용될 수도 있다. 다음은 제 2 반도체 칩 (39) 으로서 반도체 인터페이스 칩을 사용한 예를 설명한다.
제 2 반도체 칩 (39) 은, 제 2 반도체 칩 (36) 상에 제공된 제 2 칩 바디 (52) 대신에 제 2 칩 바디 (38) 가 제공되는 것을 제외하고 제 2 반도체 칩 (36) 과 동일한 방식으로 형성된다.
제 2 칩 바디 (48) 는 직사각형의 형상으로 있다. 제 2 칩 바디 (58) 의 외형은 제 2 칩 바디 (52) 보다 크기가 더 작다. 제 2 칩 바디 (58) 는 반도체 기판 (61) 및 회로 엘리먼트 층 (62) 을 포함한다.
반도체 기판 (61) 은 (예를 들어 50 ㎛ 이하의 두께를 갖는) 얇게 만들어진 기판이다. 반도체 기판 (61) 용으로, 예를 들어 단결정 실리콘 기판이 사용될 수도 있다. 반도체 기판 (61) 은 평탄한 평면인 면 (61a) 및 후면 (61b) 을 갖는다.
회로 엘리먼트 층 (62) 은 반도체 기판 (61) 의 면 (61a) 상에 형성된다. 회로 엘리먼트 층 (62) 은, 도면에는 도시되지 않은 트랜지스터들, 적층된 복수의 중간층 절연 막들, 및 복수의 중간층 절연 막들 상에 형성되는 배선 패턴들 (비아들 및 배선) 을 포함한다. 회로 엘리먼트 층 (62) 은 인터페이스 엘리먼트 (미도시) 를 포함한다.
제 2 반도체 칩 (39) 의 후면 범프 전극들 (55) 은 반도체 기판 (61) 의 후면 (61b) 측 상에 위치되는, 관통 전극들 (54) 의 일단에 제공된다. 제 2 반도체 칩 (39) 의 후면 범프 전극들 (55) 은 제 2 반도체 칩 (38) 의 면 범프 전극들 (56) 에 접속 (본딩) 된다. 즉, 제 2 반도체 칩들 (38 및 39) 은 플립-칩 마운팅된다.
제 2 반도체 칩 (39) 의 면 범프 전극들 (56) 은 회로 엘리먼트 층 (62) 의 면 (62a) 측 상에 위치되는, 관통 전극들 (54) 의 타단에 제공된다. 제 2 반도체 칩 (39) 의 면 범프 전극들 (56) 은 회로 엘리먼트 층 (62) 상에 형성된 인터페이스 엘리먼트에 전기적으로 접속된다.
제 2 반도체 칩 (39) 의 면 범프 전극들 (56) 은 접속 패드들 (22) 의 범프 마운팅 면 (22a) 을 면하도록 배치된다.
제 2 반도체 칩 (39) 의 면 범프 전극들 (56) 은 언더필 재료로 칩 라미네이팅 바디 (13) 의 외측 접속 단자로서 기능하는 전극들이다. 면 범프 전극들 (56) 은 와이어 범프들 (12) 을 통해 배선 기판 (11) 의 접속 패드들 (22) 에 전기적으로 접속된다.
따라서, 언더필 재료로 칩 라미네이팅된 바디 (13) 는 배선 기판 (11) 상에 플립-칩 마운팅된다.
제 2 반도체 칩 (39) 은 반도체 메모리 칩들 (35 내지 38) 사이의 정보의 교환을 중재하는 반도체 칩이고, 반도체 메모리 칩들은 제 2 반도체 칩 (39) 및 배선 기판 (11) 상에 적층 및 마운팅된다.
제 2 반도체 칩 (39) 은 도 4 를 참조하여 이후에 설명된 프로세스 (또는 칩 라미네이팅된 바디 (33) 를 형성하는 프로세스) 에서 상단층 상에 배치되는 반도체 칩이다.
칩 라미네이팅된 바디 (33) 를 구성하는 제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a) 은 배선 기판 바디 (21) 의 면 (21a) 에 수직한 평면 A 와 동일 평면이다.
다시 말하면, 제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a) 은 동일한 평면 A 상에 배치된다.
적층 및 마운팅되는 제 1 및 제 2 반도체 칩들 (35 내지 38) 사이에는, 좁은 갭들이 형성된다. 칩 라미네이팅된 바디 (33) 를 구성하는 제 2 반도체 칩 (39) 과 배선 기판 (11) 사이에는 갭이 형성된다.
언더필 재료 (34) 는 칩 라미네이팅된 바디 (33) 를 구성하는 제 1 및 제 2 반도체 칩들 (35 내지 39) 사이의 갭들을 채운다. 더욱이, 언더필 재료 (34) 는 제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a) 을 커버하도록 배치된다.
언더필 재료 (34) 는 제 2 반도체 칩 (39) 을 구성하는, 면 범프 전극들 (56) 및 회로 엘리먼트 층 (62) 의 면 (62a) 이 노출되게 한다.
언더필 재료 (34) 는 모세관 현상에 의해 형성된다. 칩 라미네이팅된 바디 (33) 의 4 개의 사이드 벽들 상에 배치되는 필렛 부 (34-1) 는 트리밍 (trim) 된다. 트리밍된 필렛부 (34-1) 는 트리밍되지 않은 필렛부보다 폭이 더 좁다. 트린밍된 필렛부 (34-1) 는 또한, 제 1 및 제 2 반도체 칩들 (35 내지 39) 의 사이드 면들 (35a, 36a, 37a, 38a, 및 39a) 에 평행하게 이어진다 (run).
4 개의 평면들 (34a) 이, 칩 라미네이팅된 바디 (33) 의 사이드 벽들 (4 개의 사이드 벽들) 각각을 면하도록 칩 라미네이팅된 바디 (33) 주변에 제공된다.
언더필 재료 (34) 의 평면들 (34a) 은 제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a) 부근에 배치된다.
제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a)(평면 A) 에서부터 언더필 재료 (34) 의 평면 (34a) 까지의 거리 B 는 예를 들어 50㎛ 일 수도 있다.
그 방식으로, 필렛부 (34-1) 가 트리밍된다. 4 개의 평면들 (34a) 을 갖는 언더필 재료 (34) 가 또한 제공된다: 4 개의 평면들 (34a) 은 제 1 및 제 2 반도체 칩들 (35 내지 39) 의 사이드 면들 (35a, 36a, 37a, 38a, 39a) 에 평행하게 이어지고, 제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a) 부근에 배치된다. 따라서, 필렛부 (34-1) 의 형상이 변하는 것을 방지하는 것이 가능하다. 그 결과, 필렛부 (34-1) 의 형상에서의 변화로 인해 발생할 수 있는 언더필 재료로 칩 라미네이팅된 바디 (13) 의 외형에서의 변화를 방지하는 것이 가능하다.
따라서, 언더필 재료로 칩 라미네이팅된 바디 (13) 의 외부 치수들을 관리하는 것이 가능하게 된다.
언더필 재료로 칩 라미네이팅된 바디 (13) 의 외부 치수들이 안정화됨에 따라, 핸들링 시에 외부 힘에서 기인한 스트레스에 대한 언더필 재료로 칩 라미네이팅된 바디 (13) 의 저항이 향상될 수 있다.
더욱이, 필렛부 (34-1) 는 트리밍된다. 따라서, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 가열될 때 언더필 재료 (34) 의 스트레스를 감소시키는 것이 가능하다.
따라서, 얇게 만들어진 제 1 및 제 2 반도체 칩들 (35 내지 39)(예를 들어, 두께가 50㎛ 이하인 반도체 칩들) 의 파손 (칩 크랙킹), 및 제 1 및 제 2 반도체 칩들 (35 내지 39) 사이의 접속부들 (조인트 영역들) 의 브레이킹을 방지하는 것이 가능하다.
언더필 재료 (34) 용으로, 예를 들어 열경화성 수지 (또는 보다 구체적으로, 예를 들어 열경화성 에폭시 수지) 가 사용될 수도 있다.
제 1 실링 수지 (14) 는 언더필 재료로 칩 라미네이팅된 바디 (13) (또는 보다 구체적으로, 제 2 반도체 칩 (39)) 과 배선 기판 (11) 사이의 갭을 채운다. 제 1 실링 수지 (14) 는, 언더필 재료 (34) 로부터 노출되는 제 2 반도체 칩 (39) 을 커버하도록 배치된다.
이 방식으로, 제 1 실링 수지 (14) 는 언더필 재료로 칩 라미네이팅된 바디 (13) 와 배선 기판 (11) 사이의 접속부 (조인트 영역) 를 보강한다.
제 1 실링 수지 (14) 용으로, 예를 들어 NCP (Non-Conductive Paste) 가 사용될 수도 있다.
제 2 실링 수지 (15) 는, 언더필 재료로 칩 라미네이팅된 바디 (13) 및 제 1 실링 수지 (14) 를 커버하도록, 배선 기판 (11) 을 구성하는 제 1 솔더 레지스트 (25) 의 상부면 (25a)(배선 기판 (11) 의 주요면) 상에 제공된다. 제 2 실링 수지 (15) 의 상부면 (15a) 은 평탄한 평면이다.
제 2 실링 수지 (15) 용으로, 예를 들어 몰드 수지가 사용될 수도 있다.
외부 접속 단자들 (17) 은 외부 접속 패드들 (26) 의 단자 마운팅 면 (26a) 상에 제공된다. 외부 접속 단자들 (17) 은, 반도체 디바이스 (10) 가 마더보드와 같은 보드 상에 마운팅될 때 보드의 패드들에 접속되는 단자이다.
외부 접속 단자들 (17) 용으로, 예를 들어 솔더 볼이 사용될 수도 있다.
제 1 실시형태의 반도체 디바이스에 따르면, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 제공되는데, 이는 제 1 및 제 2 반도체 칩들 (35 내지 38) 이 적층 및 마운팅되는 칩 라미네이팅된 바디 (33); 및 그 필렛부 (34-1) 가 트리밍되고 제 1 및 제 2 반도체 칩들 (35 내지 39) 의 사이드 면들 (35a, 36a, 37a, 38a, 39a) 에 평행하게 이어지고 제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a) 부근에 배치되는 4 개의 평면들 (34a) 을 포함하는 언더필 재료 (34) 를 포함한다. 따라서, 필렛부 (34-1) 의 형상에서의 변화를 억제하는 것이 가능하다. 그 결과, 필렛부 (34-1) 의 형상에서의 변화로 인해 발생할 수 있는, 언더필 재료로 칩 라미네이팅된 바디 (13) 의 외형에서의 변화를 방지하는 것이 가능하다.
따라서, 언더필 재료로 칩 라미네이팅된 바디 (13) 의 외부 치수들을 관리하는 것이 가능하게 된다.
언더필 재료로 칩 라미네이팅된 바디 (13) 의 외부 치수들이 안정화됨에 따라, 핸들링 시에 외부 힘에서 기인한 스트레스에 대한 언더필 재료로 칩 라미네이팅된 바디 (13) 의 저항이 향상될 수 있다.
더욱이, 필렛부 (34-1) 는 트리밍된다. 따라서, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 가열될 때 언더필 재료 (34) 의 스트레스를 감소시키는 것이 가능하다.
따라서, 얇게 만들어진 제 1 및 제 2 반도체 칩들 (35 내지 39)(예를 들어, 두께가 50㎛ 이하인 반도체 칩들) 의 파손 (칩 크랙킹), 및 제 1 및 제 2 반도체 칩들 (35 내지 39) 사이의 접속부들 (조인트 영역들) 의 브레이킹을 방지하는 것이 가능하다.
필렛부 (34-1) 가 트리밍되기 때문에, 언더필 재료로 칩 라미네이팅된 바디 (13) 는 크기가 더 작게 만들어질 수 있다. 그 결과, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 마운팅되는 배선 기판 (11) 이 또한 크기가 더 작게 만들어질 수 있다.
더욱이, 배선 기판 (11) 이 크기가 더 작아짐에 따라, 배선 기판 (11) 및 언더필 재료로 칩 라미네이팅된 바디 (13) 를 갖는 반도체 디바이스 (10) 가 또한 크기가 더 작을 수 있다.
본 발명의 제 1 실시형태에 따른 반도체 디바이스 (10) 의 제조 프로세스는 도 2 내지 5, 6a, 6b, 7a, 7b, 8, 9, 10a, 10b, 및 11 내지 16 을 참조하여 설명될 것이다.
도 2 내지 5, 6a, 8, 9, 및 11 내지 15 는 생산 중인 프로세스에 있는 반도체 디바이스 (10) 의 단면도들이다. 도 6b 는 도 6a 에 도시되는, 생산 중인 프로세스에 있는 반도체 디바이스 (10) 의 평면도이다.
도 7a 는 생산 중인 프로세스에 있는 반도체 디바이스 (10) 의 평면도이다. 도 7b 는 라인 E-E 를 따라 취한 도 7a 에 도시된 구조의 단면도이다.
도 10a 는 라인 C-C 를 따라 취한, 생산 중인 프로세스에 있는 도 10b 에 도시된 반도체 디바이스의 단면도이다. 도 10b 는 생산 중인 프로세스에 있는 반도체 디바이스 (10) 의 평면도이다. 도 17 은 생성된 복수의 반도체 디바이스들 (10) 의 단면도이다.
도 2 내지 5, 6a, 6b, 7a, 7b, 8, 9, 10a, 10b, 및 11 내지 16 에서, 제 1 실시형태의 반도체 디바이스 (10) 의 것들과 동일한 컴포넌트들은 동일한 참조 부호들로 표시된다.
도 2 내지 5, 6a, 6b, 7a, 7b, 8, 9, 10a, 10b, 및 11 내지 16 을 참조하여, 제 1 실시형태의 반도체 디바이스 (10) 의 제조 방법이 설명될 것이다.
먼저, 도 2 에 도시된 프로세스에서, 복수의 반도체 칩들로서, 다음의 칩들의 준비된다: 그 일면 (43a)(반도체 기판 (47) 의 후면 (47b)) 이 평탄한 평면인 제 1 칩 바디 (43), 및 제 1 칩 바디 (43) 의 다른 면 (43b)(회로 엘리먼트 층 (48) 의 면 (48a)) 상에 배치되는 면 범프 전극들 (45) 을 포함하는 제 1 반도체 칩 (35); 각각이 제 2 칩 바디 (52), 제 2 칩 바디 (52) 를 통과하는 관통 전극들 (54), 관통 전극들 (54) 의 일단에 배치되는 후면 범프 전극들 (55), 및 관통 전극들 (54) 의 타단에 배치되는 면 범프 전극들 (56) 을 포함하는 제 2 반도체 칩들 (36 내지 38); 및 제 2 칩 바디 (58), 제 2 칩 바디 (38) 를 통과하는 관통 전극들 (54), 관통 전극들 (54) 의 일단에 배치되는 후면 범프 전극들 (55), 및 관통 전극들 (54) 의 타단에 배치되는 면 범프 전극들 (56) 을 포함하는 제 2 반도체 칩 (39).
이때, 제 1 및 제 2 반도체 칩들 (35 내지 38) 용으로, 직사각형 반도체 메모리 칩 (또는, 보다 구체적으로 예를 들어 DRAM) 이 사용된다. 제 2 반도체 칩 (39) 용으로, 인터페이스 기능을 위한 직사각형 반도체 칩이 사용된다.
도 3 에 도시된 프로세스가 설명되기 전에, 도 3 에 도시된 프로세스에서 사용되는 본딩 디바이스 (66) 의 개략적 구성이 설명될 것이다.
도 3 에 도시된 바와 같이, 본딩 디바이스 (66) 는 스테이지 (67) 및 본딩 툴 (68) 을 포함한다. 스테이지 (67) 는 기판 마운팅 면 (67a) 및 제 1 흡수 홀 (71) 을 포함한다.
기판 마운팅 면 (67a) 은 반도체 칩 또는 배선 기판이 배치되는 평면이고, 평탄한 평면이다.
제 1 흡수 홀 (71) 은 기판 마운팅 면 (67a) 으로부터 노출되고, 기판 마운팅 면 (67a) 상에 배치되는 반도체 칩 또는 배선 기판과 같은 기판을 끌어당기도록 설계된다.
부수적으로, 도면에는 도시되지 않았지만, 스테이지 (67) 는 기판 마운팅 면 (67a) 을 향해 끌어당겨지는 기판을 가열하기 위한 히터를 포함한다.
본딩 툴 (68) 은 흡수 면 (68a), 제 2 흡수 홀 (73), 및 히터 (74) 를 포함한다. 흡수 면 (68a) 은 본딩 툴 (68) 이 끌어당긴 반도체 칩과 접촉하게 되는 평면이다. 제 2 흡수 홀 (73) 은 흡수 면 (68a) 으로부터 노출되고, 반도체 칩을 끌어당기도록 설계된다. 히터 (74) 는 끌어당겨진 반도체 칩을 가열한다.
다음은 도 3 에 도시된 프로세스를 설명한다.
도 3 에 도시된 프로세스에서, 제 1 반도체 칩 (35) 은, 본딩 디바이스 (66) 의 스테이지 (67) 의 기판 마운팅 면 (67a) 이 제 1 칩 바디 (43) 의 일 면 (43a)(반도체 기판 (47) 의 후면 (47b)) 과 접촉하게 되는 그러한 방식으로 스테이지 (67) 위로 끌어당겨진다.
그 후, 본딩 툴 (68) 은, 회로 엘리먼트 층 (48) 의 면 (48a) 이 흡수 면 (68a) 을 면하는 그러한 방식으로 제 2 반도체 칩 (36) 을 끌어당기는데 사용된다. 그 후, 본딩 툴 (68) 이 이동됨에 따라, 제 2 반도체 칩 (36) 의 후면 범프 전극들 (55) 및 제 1 반도체 칩 (35) 의 면 범프 전극들 (45) 은 서로 면하도록 배치된다.
그 후, 제 1 및 제 2 반도체 칩들 (35 및 36) 은 고온 (예를 들어, 약 300 ℃) 에서 가열된다. 후면 범프 전극들 (55) 을 구성하는 SnAg 솔더 막이 녹은 후에, 본딩 툴 (68) 은 하방으로 이동된다. 그 결과, 후면 범프 전극들 (55) 은 면 범프 전극들 (45) 과 접촉하게 되고, 거기에 로드가 적용된다. 이 방식으로, 후면 범프 전극들 (55) 및 면 범프 전극들 (45) 의 열 압축 본딩이 수행된다.
그 결과, 제 1 반도체 칩 (35) 상에 제 2 반도체 칩 (36) 이 플립-칩 마운팅된다. 더욱이, 제 1 반도체 칩 (35) 과 제 2 반도체 칩 (36) 사이에 갭이 형성된다.
도 4 에 도시된 프로세스에서, 제 1 반도체 칩 (35) 상에 제 2 반도체 칩 (36) 을 플립-칩 마운팅하는 프로세스와 유사한 방식으로, 제 2 반도체 칩 (36) 의 면 범프 전극들 (56) 및 제 2 반도체 칩 (37) 의 후면 범프 전극들 (55) 의 열 압축 본딩이 수행된다. 이 방식으로, 제 2 반도체 칩 (36) 상에 제 2 반도체 칩 (37) 이 플립-칩 마운팅된다. 이때, 제 2 반도체 칩들 (36 및 37) 사이에 갭이 형성된다.
다음으로, 제 1 반도체 칩 (35) 상에 제 2 반도체 칩 (36) 을 플립-칩 마운팅하는 프로세스와 유사한 방식으로, 제 2 반도체 칩 (37) 의 면 범프 전극들 (56) 및 제 2 반도체 칩 (38) 의 후면 범프 전극들 (55) 의 열 압축 본딩이 수행된다. 이 방식으로, 제 2 반도체 칩 (37) 상에 제 2 반도체 칩 (38) 이 플립-칩 마운팅된다. 이때, 제 2 반도체 칩들 (37 및 38) 사이에 갭이 형성된다.
다음으로, 제 1 반도체 칩 (35) 상에 제 2 반도체 칩 (36) 을 플립-칩 마운팅하는 프로세스와 유사한 방식으로, 제 2 반도체 칩 (38) 의 면 범프 전극들 (56) 및 제 2 반도체 칩 (39) 의 후면 범프 전극들 (55) 의 열 압축 본딩이 수행된다. 이 방식으로, 제 2 반도체 칩 (38) 상에 제 2 반도체 칩 (39) 이 플립-칩 마운팅된다. 이때, 제 2 반도체 칩들 (38 및 39) 사이에 갭이 형성된다.
그 방식으로, 관통 전극들 (54) 을 통해, 제 1 반도체 칩 (35), 제 2 반도체 칩들 (36 내지 39) 상에 후면 범프 전극들 (55) 및 면 범프 전극들 (56) 이 적층 및 마운팅된다. 따라서, 적층 및 마운팅된 제 1 및 제 2 반도체 칩들 (35 내지 39) 로 구성되는 칩 라미네이팅된 바디 (33) 가 형성된다.
제 2 반도체 칩들 (36 내지 39) 이 제 1 반도체 칩 (35) 상에 마운팅될 때, 제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a) 은 크기 면에서 그 외형이 동일하고 스테이지 (67) 의 기판 마운팅 면 (67a) 에 수직한 평면 A 와 동일한 면에 있도록 배치된다.
부수적으로, 제 2 반도체 칩들 (36 내지 39) 이 플립-칩 마운팅될 때, 초음파들이 또한 로드와 함께 적용될 수도 있다.
도 5 에 도시된 프로세스에서, 칩 라미네이팅된 바디 (33) 를 구성하는 제 1 및 제 2 반도체 칩들 (35 내지 39) 사이의 갭을 채우는 언더필 재료 (34)(예를 들어, 열경화성 수지) 는, 필렛부 (34-1) 가 칩 라미네이팅된 바디 (33) 주변에 형성되는 그러한 방식으로 형성된다.
이 방식으로, 칩 라미네이팅된 바디 (33) 및 필렛부 (34-1) 를 갖는 언더필 재료 (34) 를 포함하는 구조 (82)(즉, 필렛부 (34-1) 가 아직 트리밍되지 않은 언더필 재료로 칩 라미네이팅된 바디 (13)) 가 형성된다
보다 구체적으로, 열경화성 수지가 언더필 재료 (34) 로 사용될 때, 언더필 재료 (34) 는 다음의 방식으로 형성된다.
먼저, 칩 라미네이팅된 바디 (33) 는, 스테이지 (77) 의 평탄한 면 (77a) 에 부착된 시트 재료 (78) 가 제 1 칩 바디 (43) 의 일 면 (43a) 과 접촉하도록 배치된다.
그 후, 디스펜서 (79) 를 통해, 액체 언더필 재료 (34) 의 방울들이 칩 라미네이팅된 바디 (33) 의 4 개의 사이드 벽들 중 하나 위에 놓인다. 따라서, 제 1 및 제 2 반도체 칩들 (35 내지 39) 사이의 갭들이 모세관 현상에 의해 실링된다.
이때, 도 5 에 도시된 상황에서, 상단 층 상에 배치되는 제 2 반도체 칩 (39) 의 회로 엘리먼트 층 (62) 의 상부 면 (62a) 및 면 범프 전극들 (56) 이 액체 언더필 재료 (34) 로부터 노출된다.
더욱이, 칩 라미네이팅된 바디 (33) 는 시트 재료 (78) 가 제 1 칩 바디 (43) 의 일 면 (43a)(반도체 기판 (47) 의 후면 (47b)) 과 접촉하도록 배치되기 때문에, 언더필 재료 (34) 는 반도체 기판 (47) 의 후면 (47b) 상에는 형성되지 않는다.
그 후, 액체 언더필 수지 (34) 는 미리결정된 온도 (예를 들어, 140℃) 에서 응고된다. 그 결과, 필렛부 (34-1) 를 갖는 언더필 재료 (34) 가 형성된다.
도 6a 및 도 6b 에 도시된 프로세스에서, 도 5 에 도시된 필렛부 (34-1) 를 갖는 구조 (82) 가 시트 부재 (78) 로부터 픽업된다.
이 스테이지에서, 도 6a 에 도시된 바와 같이, 칩 라미네이팅된 바디 (33) 주변의 4 개의 사이드 벽들 상에, 트리밍되지 않은 필렛부 (34-1) 가 형성된다.
더욱이, 도 5 에 도시된 프로세스에서, 액체 언더필 수지 (34) 의 방울들은 도 6a 에 도시된 칩 라미네이팅된 바디 (33) 의 우측 사이드 상에 위치된다. 따라서, 액체 언더필 수지 (34) 는 도 6b 에 도시된 바와 같이 "D" 방향으로 유동한다.
따라서, 도 6a 에 도시된 칩 라미네이팅된 바디 (33) 의 우측 사이드 상에 형성된 필렛부 (34-1) 는 칩 라미네이팅된 바디 (33) 의 좌측 사이드 상에 형성된 필렛부 (34-1) 보다 더 넓다.
부수적으로, 도 1 내지 5, 6a 및 6b 에 예시된 프로세스들이 수행됨에 따라, 복수의 구조들 (82) 이 형성된다.
도 7a 및 도 7b 에 도시된 프로세스에서, 다이싱 테이프 (86) 는 링-형상 지그 (85) 안에 부착된다. 다이싱 테이프 (86) 의 상부면 (86a) 상에, 복수의 구조들이 미리결정된 간격들로 (또는, 보다 구체적으로 도 8 및 도 9 를 참조하여 후술되는 프로세스에서 다이싱 블레이드 (89) 의 사용으로 필렛부 (34-1) 의 트리밍을 적절히 수행하는 것을 가능하게 하는 간격들로) 부착된다.
이때, 복수의 구조들 (82) 이 다이싱 테이프 (86) 의 상부면 (86a) 이 제 1 칩 바디 (43) 의 일 면 (43a)(반도체 기판 (47) 의 후면 (47b)) 과 접촉하게 되는 그러한 방식으로, 다이싱 테이프 (86) 의 상부면 (86a) 에 부착된다.
도 8 에 도시된 프로세스에서, 다이싱 블레이드 (89) 는 칩 라미네이팅된 바디 (33) 의 4 개의 사이드 벽들 상에 형성되는 4 개의 필렛부들 (34-1) 중 하나를 트리밍하는데 사용된다. 그 결과, 평면 (34a)(평면 (34a) 은 제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a) 부근에 배치됨) 이 형성되고, 제 1 및 제 2 반도체 칩들 (35 내지 39) 의 사이드 면들 (35a, 36a, 37a, 38a, 및 39a) 에 평행하게 이어진다.
이때, 제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a)(즉, 평면 A) 에서부터 언더필 재료 (34) 의 평면 (34a) 까지의 거리 B 는, 예를 들어 50㎛ 일 수도 있다.
도 9 에 도시된 프로세스에서, 도 8 에 도시된 프로세스와 동일한 방식으로, 아직 트리밍되지 않은 남아 있는 3 개의 필렛부들 (34-1) 이 순차적으로 트리밍되고, 이에 의해 3 개의 평면들 (34a) 을 형성한다.
그 방식으로, 언더필 재료로 칩 라미네이팅된 바디 (13) 는, 적층 및 마운팅된 제 1 및 제 2 반도체 칩들 (35 내지 39) 로 구성되는 칩 라미네이팅된 바디 (33); 및 제 1 및 제 2 반도체 칩들 (35 내지 39) 사이의 갭들을 실링하고 4 개의 트리밍된 필렛부들 (34-1) 에 대한 평면들 (34a) 을 갖는 언더필 재료 (34) 를 포함하도록 형성된다.
그 방식으로, 칩 라미네이팅된 바디 (33) 의 4 개의 사이드 벽들 상에 형성되는 필렛부들 (34-1) 은 평면들 (34a) 을 형성하도록 트리밍되고, 이 평면들은 제 1 및 제 2 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a, 36a, 37a, 및 38a) 에 평행하게 이어진다. 그 결과, 언더필 재료로 칩 라미네이팅된 바디 (13) 의 외부 치수들에서의 변화를 억제하는 것이 가능하다.
따라서, 언더필 재료로 칩 라미네이팅된 바디 (13) 의 외부 치수들을 관리하는 것이 가능해진다.
언더필 재료로 칩 라미네이팅된 바디 (13) 의 치수들이 안정화됨에 따라, 핸들링 시에 외부 힘에서 기인한 스트레스에 대한 언더필 재료로 칩 라미네이팅된 바디 (13) 의 저항이 향상될 수 있다.
더욱이, 필렛부 (34-1) 는 트리밍된다. 따라서, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 가열될 때 언더필 재료 (34) 의 스트레스를 감소시키는 것이 가능하다.
따라서, 얇게 만들어진 제 1 및 제 2 반도체 칩들 (35 내지 39)(예를 들어, 두께가 50㎛ 이하인 반도체 칩들) 의 파손 (칩 크랙킹), 및 제 1 및 제 2 반도체 칩들 (35 내지 39) 사이의 접속부들 (조인트 영역들) 의 브레이킹을 방지하는 것이 가능하다.
필렛부 (34-1) 가 트리밍되기 때문에, 언더필 재료로 칩 라미네이팅된 바디 (13) 는 크기가 더 작게 만들어질 수 있다. 그 결과, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 마운팅되는 배선 기판 (11) 이 또한 크기가 더 작게 만들어질 수 있다.
더욱이, 배선 기판 (11) 이 크기가 더 작아지기 때문에, 배선 기판 (11) 및 언더필 재료로 칩 라미네이팅된 바디 (13) 를 갖는 반도체 디바이스 (10)(도 1 참조) 는 또한, 크기가 더 작아질 수 있다.
부수적으로, 도 8 및 도 9 에 도시된 프로세스들에서, 커팅 동작을 통해 필렛부들 (34-1) 을 트리밍하는 예로서, 다이싱 디바이스 (다이싱 블레이드 (89)) 를 사용한 예가 설명되어 있다. 그러나, 다이싱 디바이스 외의 커팅 디바이스들이 필렛부들 (34-1) 을 트리밍하는데 사용될 수도 있다.
필렛부들 (34-1) 을 폴리싱 및 트리밍하기 위해 폴리싱 디바이스가 사용될 수도 있다. 커팅 동작 및 폴리싱 동작은 필렛부들 (34-1) 을 트리밍하기 위해 결합되어 사용될 수도 있다.
도 10a 및 도 10b 에 도시된 프로세스에서, 도 9 에 도시된 4 개의 평면들 (34a) 이 형성되어 있는 언더필 재료로 칩 라미네이팅된 바디 (13) 가 다이싱 테이프 (86) 로부터 픽업된다.
도 11 에 도시된 프로세스에서, 복수의 배선 기판 형성 영역들 (F) 및 다이싱 라인들 (G) 을 갖는 절연 기판 (92) 이 준비된다: 다이싱 라인들 (G) 은 복수의 배선 기판 형성 영역들 (F) 을 구별한다.
그 후, 절연 기판 (92) 상에 접속 패드들 (22), 배선들 (24), 제 1 솔더 레지스트 (25), 외부 접속 패드들 (26), 관통 전극들 (28), 및 제 2 솔더 레지스트 (29) 를 형성하기 위해 잘 알려진 방법이 사용된다.
그 결과, 복수의 배선 기판 형성 영역들 (F) 에 배선 기판들 (11) 이 형성되는 배선 마더 기판 (93) 이 형성된다. 이 스테이지에서, 복수의 배선 기판들 (11) 은 개별의 피스들로 분할되지 않고 여전히 접속되어 있다.
그 후, 접속 패드들 (22) 의 범프 마운팅 면 (22a) 상에, Au 범프가 와이어 범프들 (12) 로서 형성된다.
보다 구체적으로, Au 의 팁은 전기 방전에 의해 녹아서, 볼을 형성한다. 그 후, 접속 패드들 (22) 의 범프 마운팅 면 (22a) 에 볼을 본딩하기 위해 초음파들이 사용된다. 그 후, Au 와이어가 커팅된다. 이 방식으로, 볼이 형성된다. 부수적으로, Au 범프의 높이가 균일해질 필요가 있을때 레벨링 (leveling) 이 수행될 수도 있다.
그 후, 언더필 재료로 칩 라미네이팅된 바디 (13) 를 위한 마운팅 영역에 대응하는 제 1 솔더 레지스트 (25) 의 상부면 (25a) 위에, 액체 제 1 실링 수지 (14)(예를 들어, NCP (Non-Conductive Paste)) 가 디스펜서 (95) 를 통해 공급된다.
그 결과, 배선 기판 (11) 상에 형성되는 복수의 접속 패드들 (22) 및 와이어 범프들 (12) 이 액체 제 1 실링 수지 (14) 로 커버된다.
액체 제 1 실링 수지 (14) 는 배선 마더 기판 (93) 을 구성하는 모든 배선 기판들 (11) 상에 형성된다.
그 후, 도 12 에 도시된 프로세스에서, 와이어 범프들 (12) 및 액체 제 1 실링 수지 (14) 가 형성되는 배선 마더 기판 (93) 이 스테이지 (67) 의 기판 마운팅 면 (67a) 상에 배치된다. 이때, 배선 마더 기판 (93) 은 절연 기판 (92) 의 후면 (92b) 이 스테이지 (67) 의 기판 마운팅 면 (67a) 을 면하도록 배치된다.
그 후, 도 10a 에 도시된 언더필 재료로 칩 라미네이팅된 바디 (13) 를 구성하는, 반도체 기판 (47) 의 후면 (47b) 을 끌어당기기 위해 본딩 툴 (68) 이 사용된다. 이 방식으로, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 픽업된다.
그 후, 본딩 툴 (68) 이 이동되고, 언더필 재료로 칩 라미네이팅된 바디 (13) 의 면 범프 전극들 (56) 및 와이어 범프들 (12) 이 서로 면하도록 배치된다.
그 뒤에, 언더필 재료로 칩 라미네이팅된 바디 (13) 에 로드가 적용되는 동안 고온 (예를 들어, 300 ℃) 에서 언더필 재료로 칩 라미네이팅된 바디 (13) 을 가열하는데 본딩 툴 (68) 이 사용된다. 이 방식으로, 언더필 재료로 칩 라미네이팅된 바디 (13) 는 액체 제 1 실링 수지 (14) 위로 푸시된다.
이 방식으로, 면 범프 전극들 (56) 및 와이어 범프들 (12) 의 열 압축 본딩이 수행된다. 따라서, 배선 기판 (11) 상에, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 플립-칩 마운팅된다. 더욱이, 배선 기판 (11) 과 언더필 재료로 칩 라미네이팅된 바디 (13) 사이의 갭이 경화된 제 1 실링 수지 (14) 에 의해 실링된다.
부수적으로, 도 12 에 도시된 프로세스에서, 배선 마더 기판 (93) 을 구성하는 모든 배선 기판들 (11) 상에, 언더필 재료로 칩 라미네이팅된 바디들 (13) 이 플립-칩 마운팅된다.
도 13 에 도시된 프로세스에서, 도 12 에 도시된 본딩 디바이스 (66) 로부터 언더필 재료를 갖는 복수의 칩 라미네이팅된 바디들 (13) 및 제 1 실링 수지 (14) 가 형성되는 배선 마더 기판 (93) 이 취해진다.
그 후, 배선 마더 기판 (93) 을 구성하는 제 1 솔더 레지스트 (25) 의 상부면 (25a) 상에, 언더필 재료를 갖는 복수의 칩 라미네이팅된 바디들 (13) 및 제 1 실링 수지 (14) 가 실링된다. 더욱이, 그 상부면 (15a) 이 평탄한 평면인 제 2 실링 수지 (15) 가 형성된다.
제 2 실링 수지 (15) 용으로, 예를 들어 몰드 수지가 사용될 수도 있다. 이 경우, 제 2 실링 수지 (15) 는 예를 들어 트랜스퍼 몰드 방법에 의해 형성될 수도 있다.
트랜스퍼 몰드 방법이 사용되면, 상부 몰드와 하부 몰드 사이에 형성된 공간에, (본딩 디바이스 (66) 를 제외하고) 도 12 에 도시된 구조가 배치된다. 그 후, 가열 및 녹은 수지 (또는 제 2 실링 수지 (15) 용 기재 (base material)) 가 이 공간 안으로 주입된다.
그 뒤에, 녹은 수지가 미리결정된 온도 (예를 들어, 180℃) 에서 가열 (또는 경화) 된다. 그 후, 수지는 미리결정된 온도에서 베이킹된다. 이 방식으로, 몰드 수지가 완전히 경화된다. 그 결과, 제 2 실링 수지 (15) 가 형성된다. 제 2 실링 수지 (15) 용 기재로서 기능하는 수지는 예를 들어 에폭시 수지와 같은 열경화성 수지일 수도 있다.
도 14 에 도시된 프로세스에서, 도 13 에 도시된 구조는 거꾸로 플립 (flip) 된다. 그 후, 복수의 배선 기판들 (11)(즉, 배선 마더 기판 (93)) 상에 형성되는 복수의 외부 접속 패드들 (26) 상에, 외부 접속 단자들 (17) 이 형성된다. 외부 접속 단자들 (17) 용으로, 예를 들어 솔더 볼들이 사용될 수도 있다.
솔더 볼들이 외부 접속 단자들 (17) 용으로 사용되는 경우, 이하에 설명된 방법은 복수의 외부 접속 패드들 (26) 상에 외부 접속 단자들 (17) 을 형성하기 위해 사용된다.
먼저, 복수의 솔더 볼들 위에 플럭스를 트랜스퍼 및 형성하는 동안 복수의 솔더 볼들을 끌어당기고 유지하기 위해 볼 마운터의 마운팅 툴 (98) 이 사용된다.
그 후, 배선 마더 기판 (93) 상에 형성되는 복수의 외부 접속 패드들 (26) 상에, 솔더 볼들이 배치된다. 그 후, 솔더 볼들이 형성되는 배선 마더 기판 (93) 에 열 처리 (리플로 납땜 처리) 가 적용된다. 이 방식으로, 외부 접속 단자들 (17) 로서 기능하는 솔더 볼들이 외부 접속 패드들 (26) 상에 형성된다.
그 결과, 복수의 반도체 디바이스들 (10) 이 형성된다: 반도체 디바이스들 (10) 은 배선 기판들 (11), 언더필 재료로 칩 라미네이팅된 바디들 (13), 제 1 실링 수지 (14), 제 2 실링 수지 (15), 및 외부 접속 단자들 (17) 을 포함하고, 함께 접속된다.
도 15 에 도시된 프로세스에서, (마운팅 툴 (98) 을 제외한) 도 14 에 도시된 구조를 구성하는 제 2 실링 수지 (15) 의 상부면 (15a) 상에, 다이싱 테이프 (99) 가 부착된다.
그 후, 다이싱 블레이드 (89) 가 사용되어 다이싱 라인들 (G) 을 따라 도 14 에 도시된 구조를 커팅한다. 그 결과, 복수의 반도체 디바이스들 (10) 이 개별의 피스들로 된다.
도 16 에 도시된 프로세스에서, (다이싱 블레이드 (89) 를 제외한) 도 15 에 도시된 구조는 거꾸로 플립된다. 그 후, 도 15 에 도시된 구조로부터 다이싱 테이프 (99) 가 분리된다. 이 방식으로, 복수의 CoC 타입 반도체 디바이스들 (10) 이 생성된다.
제 1 실시형태에의 반도체 디바이스의 제조 방법에 따르면, 제 1 및 제 2 반도체 칩들 (35 내지 39) 이 적층되고 관통 전극들 (54) 을 통해 마운팅되는 바와 같이, 적층된 제 1 및 제 2 반도체 칩들 (35 내지 39) 로 구성되는 칩 라미네이팅된 바디 (33) 가 형성된다. 그 후, 제 1 및 제 2 반도체 칩들 (35 내지 39) 사이의 갭들을 채우는 언더필 재료 (34) 는 필렛부들 (34-1) 이 칩 라미네이팅된 바디 (33) 주변에 형성되도록 형성된다. 그 후, 칩 라미네이팅된 바디 (33) 주변에 형성된 필렛부들 (34-1) 은, 칩 라미네이팅된 바디 (33) 및 언더필 재료 (34) 로 구성되는 언더필 재료로 칩 라미네이팅된 바디 (13) 를 형성하기 위해 트리밍된다. 따라서, 필렛부들 (34-1) 의 형상에서의 변화를 억제하는 것이 가능하다. 따라서, 필렛부들 (34-1) 의 형상에서의 변화로 인해 발생할 수 있는 언더필 재료로 칩 라미네이팅된 바디 (13) 의 외형에서의 변화를 억제하는 것이 가능하다.
따라서, 언더필 재료로 칩 라미네이팅된 바디 (13) 의 외부 치수들을 관리하는 것이 가능해진다.
언더필 재료로 칩 라미네이팅된 바디 (13) 의 외부 치수들이 안정화됨에 따라, 핸들링 시에 외부 힘들에 기인한 스트레스에 대한 언더필 재료로 칩 라미네이팅된 바디 (13) 의 저항이 향상될 수 있다.
더욱이, 필렛부들 (34-1) 이 트리밍된다. 따라서, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 가열될 때 언더필 재료 (34) 의 스트레스를 감소시키는 것이 가능하다.
따라서, 얇게 만들어진 제 1 및 제 2 반도체 칩들 (35 내지 39)(예를 들어, 두께가 50㎛ 이하인 반도체 칩들) 의 파손 (칩 크랙킹), 및 제 1 및 제 2 반도체 칩들 (35 내지 39) 사이의 접속부들 (조인트 영역들) 의 브레이킹을 방지하는 것이 가능하다.
필렛부 (34-1) 가 트리밍되기 때문에, 언더필 재료로 칩 라미네이팅된 바디 (13) 는 크기가 더 작게 만들어질 수 있다. 그 결과, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 마운팅되는 배선 기판 (11) 이 또한 크기가 더 작게 만들어질 수 있다.
더욱이, 배선 기판 (11) 이 크기가 더 작아지기 때문에, 배선 기판 (11) 및 언더필 재료로 칩 라미네이팅된 바디 (13) 를 갖는 반도체 디바이스 (10)(도 1 참조) 는 또한, 크기가 더 작아질 수 있다.
(제 2 실시형태)
본 발명의 제 2 실시형태에 따른 반도체 디바이스가 도 17 을 참조하여 설명될 것이다. 도 17 에서, 제 1 실시형태의 반도체 디바이스 (10) 의 것들과 동일한 컴포넌트들은 동일한 참조 부호들로 표시된다.
도 17 에 도시된 바와 같이, 제 2 실시형태의 반도체 디바이스 (110) 는, 제 1 실시형태의 반도체 디바이스 (10) 에서 제공되는 배선 기판 (11) 대신에 배선 기판 (111) 이 제공되고; 및 로직 반도체 칩 (113), 복수의 금속 와이어들 (114), 및 접착부 (115) 가 제공되는 것을 제외하고 반도체 디바이스 (10) 와 동일한 구성들 갖는다.
배선 기판 (111) 은, 접속 패드들 (22) 이 배선 기판 바디 (21) 의 면 (21a) 의 외주에 배치되고; 배선들 (24) 이 배선 기판 바디 (21) 의 후면 (21b) 상에 배치되고; 접속 패드들 (22) 및 배선들 (24) 및 관통 전극들 (56) 이 접속되며; 배선들 (24) 및 외부 접속 패드들 (26) 이 접속되는 것을 제외하고 제 1 실시형태에 설명된 배선 기판 (11) 과 동일한 구성들 갖는다.
로직 반도체 칩 (113) 은 하나의 평탄한 면 (117a) 및 다른 면 (117b) 을 갖는 제 3 칩 바디 (117); 복수의 면 범프 전극들 (118)(제 3 범프 전극); 및 복수의 면 범프 전극들 (119)(제 4 범프 전극) 을 포함한다.
로직 반도체 칩 (113) 은, 제 3 칩 바디 (117) 의 일 면 (117a) 상에 제공되는, 접착부 (115) 로 배선 기판 (111) 의 제 1 솔더 레지스트 (25) 에 본딩된다.
제 3 칩 바디 (117) 는 직사각형의 형상이고, 반도체 기판 (122) 및 회로 엘리먼트 층 (123) 을 포함한다.
반도체 기판 (122) 용으로, 예를 들어 단결정 실리콘 기판이 사용될 수도 있다. 반도체 기판 (122) 은 평탄한 평면인 면 (122a), 및 후면 (122b) 을 갖는다.
회로 엘리먼트 층 (123) 은 반도체 기판 (122) 의 면 (122a) 상에 형성된다. 회로 엘리먼트 층 (123) 은 도면에는 도시되지 않은 트랜지스터들, 적층된 복수의 중간층 절연 막들, 및 복수의 중간층 절연 막들 상에 형성되는 배선 패턴들 (비아들 및 배선) 을 포함한다. 회로 엘리먼트 층 (123) 상에는, 로직 엘리먼트 (미도시) 가 형성된다.
면 범프 전극들 (118) 은 회로 엘리먼트 층 (123) 의 면 (123a) 상에 (또는 제 3 칩 바디 (117) 의 다른 면 (117b) 상에) 제공된다. 면 범프 전극들 (118) 은 회로 엘리먼트 층 (123) 의 면 (123a) 의 중심부 (즉, 언더필 재료로 칩 라미네이팅된 바디 (13) 의 마운팅 영역에) 에 배치된다.
면 범프 전극들 (118) 은 언더필 재료로 칩 라미네이팅된 바디 (13) 의 면 범프 전극들 (56) 에 접속된다. 즉, 언더필 재료로 칩 라미네이팅된 바디 (13) 는 배선 기판 (111) 위에 본딩되는 로직 반도체 칩 (113) 상에 플립-칩 마운팅된다.
면 범프 전극들 (119) 은 회로 엘리먼트 층 (123) 의 면 (123a) 상에 제공된다. 면 범프 전극들 (119) 은 회로 엘리먼트 층 (123) 의 면 (123a) 의 외주에 배치된다.
면 범프 전극들 (119) 은 금속 와이어들 (114) 의 타단에 접속되고, 그 일단은 배선 기판 (111) 의 접속 패드들 (22) 에 접속된다.
즉, 로직 반도체 칩 (113) 은 배선 기판 (111) 에 와이어 본딩에 의해 접속된다. 따라서, 로직 반도체 칩 (113) 은 배선 기판 (111) 에 전기적으로 접속되고, 칩 라미네이팅된 바디 (33) 및 배선 기판 (111) 을 전기적으로 접속한다.
면 범프 전극들 (45) 용으로, 예를 들어 Cu/Ni/Au 라미네이팅된 막이 사용될 수도 있다: Cu/Ni/Au 라미네이팅된 막은 회로 엘리먼트 층 (123) 의 면 (123a) 상에 Cu 막, Ni 막, 및 Au 막을 순차적으로 적층함으로써 만들어진다. Cu/Ni/Au 라미네이팅된 막은 도금에 의해 만들어질 수도 있다.
제 1 실링 수지 (14) 는 로직 반도체 칩 (113) 과 언더필 재료로 칩 라미네이팅된 바디 (13) 사이의 갭을 채우도록 배치된다.
제 2 실링 수지 (15) 는, 언더필 재료로 칩 라미네이팅된 바디 (13), 제 1 실링 수지 (14), 로직 반도체 칩 (113), 및 금속 와이어들 (114) 을 실링하도록 하는 방식으로 제 1 솔더 레지스트 (25) 의 상부면 (25a)(또는 배선 기판 (111) 의 주요 면) 상에 제공된다.
제 2 실시형태의 반도체 디바이스는 제 1 실시형태의 반도체 디바이스 (10) 와 동일한 유리한 효과들을 달성할 수 있다. 더욱이, 제 2 실시형태의 반도체 디바이스가 적층된 메모리 반도체 칩들 (제 1 및 제 2 반도체 칩들 (35 내지 38)) 및 로직 반도체 칩 (113) 을 포함하기 때문에, 반도체 디바이스 (110) 는 상위 레벨의 기능성을 가질 수 있다.
부수적으로, 제 2 실시형태에 설명되는 것은 로직 반도체 칩 (113) 및 배선 기판 (111) 이 도 17 에 도시된 바와 같이 와이어 본딩에 의해 접속되는 예이다. 그러나, 다음의 구성이 또한 이용 가능하다: 로직 반도체 칩 (113) 의 면 범프 전극들 (119) 대신에, 도 17 에 도시된 관통 전극들 (54) 및 후면 범프 전극들 (55) 이 제공된다; 관통 전극들 (54) 을 통해, 로직 반도체 칩 (113) 및 배선 기판 (111) 은 전기적으로 접속될 수도 있다.
제 2 실시형태의 반도체 디바이스 (110) 는 이하에 설명된 방법에 의해 생산될 수 있다.
먼저, 다음의 컴포넌트들이 준비된다: 그 일면 (117a) 이 평탄한 면이고 다른 면 (117b) 상에 면 범프 전극들 (118 및 119) 을 갖는 로직 반도체 칩 (113); 및 제 1 실시형태에서 설명되는 도면들 2 내지 5, 6a, 6b, 7a, 7b, 8, 9, 10a, 및 10b 에 도시된 바와 동일한 프로세스들을 수행함으로써 형성되는 도 10a 및 도 10b 에 도시된 언더필 재료로 칩 라미네이팅된 바디 (13).
그 후, 로직 반도체 칩 (113) 은, 로직 반도체 칩 (113) 의 일 면 (반도체 기판 (122) 의 후면 (122b)) 이 접속 패드들 (22) 에 제공되는 배선 기판 (111) 의 주요 면 (제 1 솔더 레지스트 (25) 의 상부면 (25a)) 을 면하는 그러한 방식으로 본딩된다.
그 후, 면 범프 전극들 (118) 위에, 언더필 재료로 칩 라미네이팅된 바디 (13) 가 플립-칩 마운팅된다. 더욱이, 언더필 재료로 칩 라미네이팅된 바디 (13) 와 로직 반도체 칩 (113) 사이에 갭을 실링하도록 제 1 실링 수지 (14) 가 형성된다. 그 뒤에, 면 범프 전극들 (119) 및 접속 패드들 (22) 이 와이어 본딩에 의해 접속된다.
그 후, 배선 기판 (111) 의 주요 면 상에, 언더필 재료로 칩 라미네이팅된 바디 (13), 제 1 실링 수지 (14), 및 로직 반도체 칩 (113) 을 실링하기 위해 제 2 실링 수지 (15) 가 형성된다.
그 뒤에, 주요 면과 반대되는 배선 기판 (111) 의 면 (배선 기판 바디 (21) 의 후면 (21b)) 상에, 접속 패드들 (22) 에 전기적으로 접속되는 외부 접속 패드들 (26) 이 형성된다.
그 후, 제 1 실시형태에서 설명되는 도 15 및 도 16 에 도시된 것과 동일한 프로세스들이 수행된다. 그 결과, 제 2 실시형태의 복수의 반도체 디바이스들 (110) 이 생성된다.
제 2 실시형태의 반도체 디바이스의 제조 방법은 제 1 실시형태의 반도체 디바이스 (10) 의 제조 방법과 동일한 유리한 효과들을 달성할 수 있다. 더욱이, 제 2 실시형태의 반도체 디바이스가 적층된 메모리 반도체 칩들 (제 1 및 제 2 반도체 칩들 (35 내지 38)) 및 로직 반도체 칩 (113) 을 포함하기 때문에, 반도체 디바이스 (110) 가 상위 레벨의 기능성을 달성할 수 있다.
(제 3 실시형태)
본 발명의 제 3 실시형태에 따른 반도체 디바이스가 도 18 을 참조하여 설명될 것이다. 도 18 에서, 제 1 실시형태의 반도체 디바이스 (10) 의 것들과 동일한 컴포넌트들은 동일한 참조 부호들로 표시된다.
도 18 에 도시된 바와 같이, 본 실시형태의 반도체 디바이스 (200) 는 주로, 도 1 에 도시된 언더필 재료로 칩 라미네이팅된 바디 (13) 가 언더필 재료로 칩 라미네이팅된 바디 (220) 로 대체되고; 제 2 반도체 칩 (39) 이 제 3 반도체 칩 (230) 으로 대체된다는 점에서 도 1 에 도시된 제 1 실시형태의 반도체 디바이스 (100) 와 상이하다.
언더필 재료로 칩 라미네이팅된 바디 (220) 는 칩 라미네이팅된 바디 (210) 및 언더필 재료 (34) 를 포함한다.
칩 라미네이팅된 바디 (210) 는 제 1 반도체 칩 (35) 및 복수의 제 2 반도체 칩들 (36 내지 38) 로 구성된다. 제 1 실시형태와 유사하게, 반도체 칩들 (35 내지 38) 용으로, DRAM 과 같은 메모리용 반도체 칩이 사용될 수도 있다. 부수적으로, 제 3 반도체 칩 (230) 은 칩 라미네이팅된 바디 (210) 와 상이하다.
제 3 반도체 칩 (230) 은 반도체 칩들 (35 내지 38) 을 제어하는 로직 칩이다. 로직 칩으로서 기능하는 제 3 반도체 칩 (230) 은 주요 면 상에 형성되는 복수의 면 범프 전극들 (231), 및 후면 상에 형성되는 복수의 후면 범프 전극들 (232) 을 포함한다. 후면 범프 전극들 (232) 은 대응하는 관통 전극들 (233) 에 전기적으로 접속된다. 관통 전극들 (233) 및 면 범프 전극들 (231) 은 도면에는 도시되지 않은 제 3 반도체 칩 (230) 의 내부 회로에 접속된다. 제 3 반도체 칩 (230) 은, 면 범프 전극들 (231) 이 배선 기판 (11) 상에 제공된 와이어 범프들 (22) 에 접속되는 그러한 방식으로 배선 기판 (11) 상에 플립-칩 마운팅된다.
배선 기판 (11) 과 제 3 반도체 칩 (230) 사이의 공간은 제 1 실링 수지 (14) 로 채워진다.
본 실시형태에 따르면, 제 3 반도체 칩 (230) 상에, 언더필 재료로 칩 라미네이팅된 바디 (220) 가 마운팅된다. 제 3 반도체 칩 (230) 과 언더필 재료로 칩 라미네이팅된 바디 (220) 사이의 공간은 제 3 실링 수지 (16) 로 채워진다. 제 3 실링 수지 (16) 용으로, 예를 들어 NCP (Non-Conductive Paste) 가 사용될 수도 있다.
칩 라미네이팅된 바디 (210) 를 구성하는 반도체 칩들 (35 내지 38) 은 관통 전극들 (56) 을 통해 함께 전기적으로 접속된다. 칩 라미네이팅된 바디 (210) 에서, 언더필 재료 (34) 는 도 18 에 도시된 바와 같이 바닥층 (또는 프로세스 동안 상단 층) 에 위치되는 반도체 칩 (38) 의 면을 노출시킬 뿐만 아니라 반도체 칩들 (35 내지 38) 사이의 갭들을 채우도록 제공된다. 제 1 실시형태와 유사하게, 언더필 재료 (34) 상에, 반도체 칩들 (35 내지 38) 의 사이드 면들에 평행하게 이어지는 평면들 (34a) 이 형성된다. 칩 라미네이팅된 바디 (210) 의 외형은 평면들 (34a) 에 의해 형성된다. 도 18 에 도시된 바와 같이, 칩 라미네이팅된 바디 (210) 는, 바닥층 (또는 프로세스 동안 상단 층) 에 위치되는 반도체 칩 (38) 의 면 범프 전극들 (56) 이 로직 칩인 제 3 반도체 칩 (230) 의 대응하는 후면 범프 전극들 (232) 에 접속되는 그러한 방식으로 제 3 반도체 칩 (230) 상에 적층 및 마운팅된다.
부수적으로, 도 18 에서 상단 층 (프로세스 동안 바닥층) 에 위치되는 반도체 칩 (35) 은 다른 반도체 칩들 (36 내지 38) 과 동일한 기능을 갖는 메모리 칩이다. 그러나, 반도체 칩 (35) 상에, 관통 전극 및 후면 범프 전극이 형성되지는 않는다. 반도체 칩 (35) 은 다른 반도체 칩들 (36 내지 38) 보다 더 두껍게 만들어진다. 예를 들어, 반도체 칩 (35) 은 100㎛ 의 두께를 갖도록 형성되고; 다른 반도체 칩들 (36 내지 38) 은 50㎛ 의 두께를 갖도록 형성된다. 반도체 칩 (35) 은 로직 칩인 제 3 반도체 칩 (230) 으로부터 가장 멀리 배치된다.
부수적으로, 관통 전극들 (56) 이 적층 방향에 선형적으로 배치되는 칩 라미네이팅된 바디 (210) 상에, 관통 전극들 (56) 이 부풀고 수축함에 따라 제조 프로세스 동안 온도 등에서의 변화에 의해 스트레스가 생성된다. 그 최대 스트레스가 배선 기판 (11) 으로부터 가장 멀리 배치되는 반도체 칩 (35) 의 관통 전극의 일부에 적용될 수도 있다. 칩 크랙의 발생이 우려된다. 그러나, 본 실시형태에 따르면, 배선 기판 (11) 으로부터 가장 멀리 배치되는 반도체 칩 (35) 상에, 관통 전극 및 후면 범프가 제공되지 않는다. 따라서, 관통 전극이 제공되지 않는 반도체 칩 (35) 의 면이 스트레스를 견딜 수 있다. 따라서, 배선 기판 (11) 으로부터 가장 멀리 배치되는 반도체 칩 (35) 상에서 쉽게 발생할 수 있는 칩 크랙의 발생이 억제된다. 따라서, 반도체 디바이스 (200) 의 신뢰성을 향상시키는 것이 가능하다.
본 실시형태에 따르면, 제 1 실시형태와 유사하게, 언더필 재료 (34) 는 칩 라미네이팅된 바디 (210) 의 반도체 칩들 (35 내지 38) 사이의 갭들을 채우고, 칩 라미네이팅된 바디 (210) 주변에 반도체 칩들 (35 내지 38) 의 사이드 면들 (35a 내지 38a) 에 평행하게 이어지는 평면들 (34a) 을 갖도록 제공된다. 따라서, 칩 라미네이팅된 바디 (210) 에 적용된 스트레스가 감소될 수 있다. 더욱이, 배선 기판 (11) 상에 언더필 재료로 칩 라미네이팅된 바디 (220) 에 의해 차지된 공간을 감소시키는 것이 가능하다. 따라서, 배선 기판 (11) 및 반도체 디바이스 (200) 크기가 더 작게 만들어질 수 있다.
더욱이, 복수의 메모리 칩들 및 로직 칩이 하나의 패키지로 적층된다. 반도체 디바이스 (200) 는 수평 크기에서 더 작게 만들어질 수 있고, 상위 레벨의 기능성이 달성될 수 있다. 제 2 실시형태와 달리, 로직 칩이 배선 기판 (11) 에 플립-칩 접속된다. 따라서, 반도체 디바이스 (200) 의 속도를 증가시키는 것이 또한 가능하다.
본 실시형태의 반도체 디바이스 (200) 의 제조 방법이 이하에서 설명될 것이다.
먼저, 도 2 에 도시된 반도체 칩들 (35 내지 38) 이 준비된다. 반도체 칩들 (35 내지 38) 은 도 3 및 도 4 에 예시된 방법에 의해 적층되고, 이로써 칩 라미네이팅된 바디 (210) 를 생성한다. 이때, 도 4 에 도시된 반도체 칩 (39) 은 적층되지 않는다.
그 후, 필렛부들 (34-1) 을 갖는 언더필 재료 (34) 가 도 5, 6a 및 6b 에 예시된 방법에 의해 칩 라미네이팅된 바디 (210) 로 도입된다. 이때, 상단층에 위치되는 것은 반도체 칩 (38) 이다; 반도체 칩 (38) 의 주요 면 상에 형성된 면 범프 전극들 (56) 은 언더필 재료 (34) 로 커버되지 않고 노출된 상태로 있다.
그 후, 도 7a 및 도 7b 에 예시된 방법에 의해, 칩 라미네이팅된 바디 (210) 는 다이싱 테이프 (86) 위에 부착된다. 도 8 및 도 9 에 예시된 방법에 의해, 언더필 재료 (34) 의 필렛부들 (34-1) 이 트리밍된다. 그 결과, 언더필 재료로 칩 라미네이팅된 바디 (220) 가 형성된다.
도 11 에 예시된 방법에 의해, 액체 제 1 실링 수지 (14) 가 배선 마더 기판 (93) 의 면에 공급된다. 그 후, 반도체 칩 (230) 은 제 1 실링 수지 (14) 위로 푸시된다. 따라서, 반도체 칩 (230) 의 주요 면 상에 제공되는 면 범프 전극들 (231), 및 배선 기판 (11)(배선 마더 기판 (93)) 상에 제공되는 와이어 범프들 (12) 이 함께 본딩된다. 이 방식으로, 배선 기판 (11)(배선 마더 기판 (93)) 의 면 상에, 반도체 칩 (230) 이 플립-칩 접속된다.
그 후, 반도체 칩 (230) 의 후면에, 액체 제 3 실링 수지 (16) 가 공급된다. 도 12 에 예시된 방법에 의해, 언더필 재료로 칩 라미네이팅된 바디 (220) 는 제 3 실링 수지 (16) 위로 푸시된다. 그 결과, 반도체 칩 (230) 의 후면 상에 제공되는 후면 범프 전극 (232), 및 반도체 칩 (38) 의 주요 면 상에 형성되는 면 범프 전극들 (56) 이 함께 본딩된다. 이 방식으로, 반도체 칩 (230) 의 후면 상에, 언더필 재료로 칩 라미네이팅된 바디 (220) 가 플립-칩 접속된다.
그 후, 도 13 내지 도 16 에 예시된 방법에 의해, 몰딩 및 다이싱이 수행된다. 그 결과, 반도체 디바이스 (200) 가 획득될 수 있다.
(제 4 실시형태)
본 발명의 제 4 실시형태에 따른 반도체 디바이스가 도 19 를 참조하여 설명될 것이다. 도 19 에서, 제 3 실시형태의 반도체 디바이스 (200) 의 것들과 동일한 컴포넌트들은 동일한 참조 부호들로 표시된다.
도 19 에 도시된 바와 같이, 본 실시형태의 반도체 디바이스 (300) 는, 주로 로직 칩인 도 18 에 도시된 제 3 반도체 칩 (230) 이 언더필 재료로 칩 라미네이팅된 바디 (220) 의 것과 상이한 평면 상에 마운팅된다는 점에서 도 18 에 도시된 제 3 실시형태의 반도체 디바이스 (200) 와 상이하다.
언더필 재료로 칩 라미네이팅된 바디 (220) 및 반도체 칩 (230) 은 실리콘 인터포저 (interposer, 240) 의 면 상의 상호간에 상이한 평면들에 플립-칩 접속된다. 실리콘 인터포저 (240) 는 배선 기판 (11) 상에 마운팅되고, 재배선층 (rewiring layer) 의 일 타입으로서 기능한다.
본 실시형태의 반도체 디바이스 (300) 는 전술된 제 3 실시형태의 반도체 디바이스 (200) 와 동일한 유리한 효과들을 달성할 수 있다. 더욱이, 언더필 재료로 칩 라미네이팅된 바디 (220) 및 반도체 칩 (230) 은 상호간에 상이한 평면들 상에 마운팅된다. 따라서, 언더필 재료로 칩 라미네이팅된 바디 (220) 및 반도체 칩 (230) 은 더욱 유연성있게 결합될 수 있다. 더욱이, 로직 칩인 제 3 반도체 칩 (230) 상에 관통 전극을 제공할 필요가 없다. 따라서, 반도체 칩 (230) 의 제조 비용이 감소될 수 있다.
본 발명의 반도체 디바이스 (300) 의 제조 방법이 이하에 설명될 것이다.
먼저, 도 20 에 도시된 바와 같이, 다이싱 라인들 (G) 에 의해 구별된 복수의 배선 기판 형성 영역들 (F) 을 갖는 배선 마더 기판 (93) 이 준비된다. 배선 기판 형성 영역들 (F) 은 최종적으로 배선 기판들 (11) 이 될 영역들이다.
액체 제 1 실링 수지 (14) 가 배선 기판 형성 영역들 (F) 에 공급된 후에, 실리콘 인터포저 (240) 는 제 1 실링 수지 (14) 위로 프레싱된다. 그 결과, 실리콘 인터포저 (240) 의 주요 면 상에 제공되는 면 범프 전극들 (241) 및 배선 마더 기판 (93) 상에 제공되는 와이어 범프들 (12) 이 함께 본딩된다. 이 방식으로, 배선 마더 기판 (93) 의 면 상에, 실리콘 인터포저 (240) 가 플립-칩 접속된다. 더욱이, 배선 마더 기판 (93) 과 실리콘 인터포저 (240) 사이의 공간은 제 1 실링 수지 (14) 로 채워진다.
실리콘 인터포저 (240) 는 실리콘 기판 상에 재배선층을 형성함으로써 만들어진 기판이다. 실리콘 인터포저 (240) 의 면 상에 형성되는 복수의 면 범프 전극들 (241) 및 후면 상에 형성되는 복수의 후면 범프 전극들 (242) 은 대응하는 관통 전극들 (243) 을 통해 함께 전기적으로 접속된다.
그 후, 도 21 에 도시된 바와 같이, 실리콘 인터포저 (240) 위에, 로직 칩인 제 3 반도체 칩 (230) 및 언더필 재료로 칩 라미네이팅된 바디 (220) 가 플립-칩 접속된다.
상기 프로세스는, 제 3 반도체 칩 (230) 이 실리콘 인터포저 (240) 의 후면 상에 마운팅되는 영역 및 언더필 재료로 칩 라미네이팅된 바디 (220) 가 마운팅되는 영역에 액체 제 3 실링 수지 (16) 를 공급하고, 그 후 제 3 반도체 칩 (230) 및 언더필 재료로 칩 라미네이팅된 바디 (220) 를 제 3 실링 수지 (16) 위에 프레싱함으로써 수행된다. 그 결과, 실리콘 인터포저 (240) 의 후면에, 제 3 반도체 칩 (230) 및 언더필 재료로 칩 라미네이팅된 바디 (220) 가 플립-칩 접속된다.
그 후, 도 22 에 도시된 바와 같이, 배선 마더 기판 (93) 이 제 2 실링 수지 (15) 로 커버된 후에, 솔더 볼인 외부 접속 단자들 (17) 이 도 23 에 도시된 바와 같이 마운팅된다. 그 후, 도 24 에 도시된 바와 같이, 다이싱 테이프 (99) 에 의해 지지된 배선 마더 기판 (93) 을 이용하여 다이싱 블레이드 (89) 가 사용되어 다이싱 라인들 (G) 을 따라 커팅하고, 이로써 복수의 반도체 디바이스들 (300) 을 개별의 피스들로 되게 한다.
본 발명은 상기 실시형태들에 제한되지 않고, 본 발명의 범위 및 사상으로부터 벗어나지 않고 수정 및 변경될 수도 있음이 명백하다.
예를 들어, 제 1 및 제 2 실시형태들에서 설명되는 것은 하나의 인터페이스 반도체 칩 및 복수의 (또는 더 구체적으로는 4 개의) 메모리 반도체 칩들이 칩 라미네이팅된 바디 (33) 를 구성하는 예이다. 제 3 및 제 4 실시형태들에서 설명되는 것은 복수의 (또는 더 구체적으로는 4 개의) 메모리 반도체 칩들이 칩 라미네이팅된 바디 (210) 를 구성하는 예이다. 그러나, 칩 라미네이팅된 바디 (33 또는 210) 가 관통 전극들 (54) 을 통해 적층된 복수의 반도체 칩들을 전기적으로 접속함으로써 만들어지는 한, 칩 라미네이팅된 바디 (33 또는 210) 를 구성하는 반도체 칩들의 타입은 제 1 내지 제 4 실시형태들에서 설명된 반도체 칩들의 타입에 제한되지 않는다.
제 1 및 제 2 실시형태들에서 설명되는 것은 칩 라미네이팅된 바디 (33) 를 형성하기 위해 5 개의 반도체 칩들 (제 1 및 제 2 반도체 칩들 (35 내지 39)) 이 적층되는 예이다. 그러나, 칩 라미네이팅된 바디 (33) 를 구성하는 반도체 칩들의 수 (또는 적층된 칩들의 수) 는 5 에 제한되지 않는다. 예를 들어, 제 3 및 제 4 실시형태들에서와 같이, 4 개의 반도체 칩들이 적층되어 칩 라미네이팅된 바디 (210) 를 형성할 수도 있다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    제 1 칩 라미네이팅된 바디를 형성하도록 복수의 반도체 칩들을 적층하는 단계;
    상기 제 1 칩 라미네이팅된 바디 주변에 필렛부가 형성되도록 상기 반도체 칩들 사이의 갭을 채우기 위해 언더필 재료를 제공하는 단계; 및
    제 2 칩 라미네이팅된 바디를 형성하도록 상기 필렛부를 트리밍하는 단계
    를 포함하고,
    상기 복수의 반도체 칩들은 제 1 반도체 칩 및 복수의 제 2 반도체 칩들을 포함하고,
    상기 제 1 반도체 칩은 실질적으로 평탄한 평면인 일 면 및 제 1 범프 전극이 제공되는 다른, 대향하는 면을 갖는 제 1 칩 바디를 포함하고,
    상기 제 2 반도체 칩들 각각은 제 2 칩 바디, 상기 제 2 칩 바디를 관통하는 관통 전극, 및 상기 관통 전극의 양 단부들에 제공된 제 2 범프 전극들을 포함하며,
    상기 제 1 칩 바디의 상기 일 면이 스테이지를 면하도록 본딩 툴의 상기 스테이지 위에 상기 제 1 반도체 칩을 마운팅하고, 그 후 상기 제 1 범프 전극들, 상기 제 2 범프 전극들 및 상기 관통 전극들이 서로 전기적으로 접속되도록 상기 제 1 반도체 칩 상에 상기 제 2 반도체 칩들을 순차적으로 마운팅함으로써 상기 적층하는 단계가 수행되며,
    실질적으로 평탄한 평면인 일 면 및 제 3 및 제 4 범프 전극들이 제공되는 다른, 대향하는 면을 갖는 로직 반도체 칩을 준비하는 단계;
    상기 로직 반도체 칩의 상기 일 면이 배선 기판의 주요 면을 면하도록 그 주요 면 상에 접속 패드를 갖는 상기 배선 기판 상에 상기 로직 반도체 칩을 마운팅하는 단계;
    상기 제 3 범프 전극이 상기 제 2 칩 라미네이팅된 바디에 전기적으로 접속되도록 상기 로직 반도체 칩의 상기 다른 면 상에 상기 제 2 칩 라미네이팅된 바디를 플립-칩 마운팅하는 단계; 및
    상기 제 4 범프 전극들 와이어 본딩에 의해 상기 접속 패드에 접속시키는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 칩 라미네이팅된 바디와 상기 로직 반도체 칩 사이의 공간을 실링하도록 제 1 실링 수지를 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 배선 기판의 상기 주요 면 상에, 상기 제 2 칩 라미네이팅된 바디, 상기 제 1 실링 수지, 및 상기 로직 반도체 칩을 실링하도록 제 2 실링 수지를 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  4. 제 1 항에 있어서,
    상기 배선 기판의 후면 상에, 상기 접속 패드에 전기적으로 접속되는 외부 접속 패드를 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  5. 제 1 항에 있어서,
    상기 트리밍하는 단계는 상기 제 2 칩 라미네이팅된 바디가 상기 반도체 칩들의 각각의 사이드 면에 실질적으로 평행한 트리밍된 면을 갖도록 수행되는, 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체 칩들 각각은 직사각형 형상을 갖고, 이로써 상기 필렛부는 상기 제 1 칩 라미네이팅된 바디의 4 개의 사이드 벽들 각각 상에 형성되며,
    상기 트리밍하는 단계는, 상기 4 개의 사이드 벽들 상에 형성된 상기 필렛부들 각각이 트리밍되도록 수행되는, 반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 트리밍하는 단계는, 커팅 또는 폴리싱에 의해 수행되는, 반도체 디바이스 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 칩 라미네이팅된 바디를 배선 기판 상에 플립-칩 마운팅하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
  9. 제 1 항에 있어서,
    상기 언더필 재료를 제공하는 단계는,
    상기 제 1 칩 바디의 상기 일 면이 스테이지의 평탄한 평면에 부착된 시트 재료를 면하도록 상기 제 1 칩 라미네이팅된 바디를 배치하는 단계;
    상기 반도체 칩들 사이의 갭들을 모세관 현상의 도움으로 실링하도록 상기 제 1 칩 라미네이팅된 바디의 사이드 벽에 액체 상태인 상기 언더필 재료를 디스펜싱하는 단계; 및
    상기 액체 상태에서 고체 상태로 변경하도록 상기 언더필 재료를 경화시키는 단계를 포함하는, 반도체 디바이스 제조 방법.
  10. 제 1 항에 있어서,
    상기 적층하는 단계에서 마지막으로 적층되는 상기 복수의 제 2 반도체 칩들중 하나는 인터페이스 칩이고, 다른 제 2 반도체 칩들 및 상기 제 1 반도체 칩은 메모리 칩들인, 반도체 디바이스 제조 방법.
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