JP3096721U - 積層構造を有するパッケージ構造 - Google Patents
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Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 架空ワイヤボンディングによる結晶割れ(Di
e Crack)の問題を解決し、上チップのサイズ及び配設
方向を適宜に調整し、基盤上の配線の長さを縮小して電
気的機能を強化する積層構造を有するパッケージ構造を
提供する。 【解決手段】 基板10上面に設けられる下チップ12
と、該下チップの上に設けられる上チップ14と、該上
チップの架空部分の下方であって、且つ該下チップの両
側辺の該基板上面の位置に設けられ、また、ダミーチッ
プ42,44の厚さが該下チップの厚さに相当するダミ
ーチップと、該上、下チップが露出した表面の長手方向
の両側辺に沿って設けられる複数のボンディングパッド
22,24とを具えてなる。
e Crack)の問題を解決し、上チップのサイズ及び配設
方向を適宜に調整し、基盤上の配線の長さを縮小して電
気的機能を強化する積層構造を有するパッケージ構造を
提供する。 【解決手段】 基板10上面に設けられる下チップ12
と、該下チップの上に設けられる上チップ14と、該上
チップの架空部分の下方であって、且つ該下チップの両
側辺の該基板上面の位置に設けられ、また、ダミーチッ
プ42,44の厚さが該下チップの厚さに相当するダミ
ーチップと、該上、下チップが露出した表面の長手方向
の両側辺に沿って設けられる複数のボンディングパッド
22,24とを具えてなる。
Description
【0001】
本考案は、集積回路パッケージに関し、特に、積層構造を有するパッケージ(s
tacked chip size/scale package、stacked CSP)のチップ積層構造の改良に関す
る。
【0002】
集積回路パッケージにおける積層構造を有するパッケージ、あるいはマルチチ
ップパッケージ(multi-chip package、MCP)と称されるチップ積層構造を図1
、図2に開示する。基板(10)は、上面に下チップ(12)及び上チップ(1
4)を設け、各層間を粘着剤(16)、(18)で粘著し、ワイヤ(20)で上
チップ(14)と下チップ(12)上のボンディングパッド(22)、(24)
(Bonding Pad)を基板(10)上の接点(26)に接続し、該基板(10)の下
方に複数のボンディングボール(28)を形成する。
【0003】
従来の技術においては、下層チップのサイズがどれも、上層チップのサイズより
大きく、基板の配置が制限された。また、図3に開示するように、上層チップの
サイズが下層チップのサイズより大きい場合、基板の配線が最も短くされ、上チ
ップ(14)と下チップ(12)のボンディングパッドが同一方向で配列し、且
つ、上チップ(14)のボンディングパッドの設けられていない両側辺の方向だ
け、下方のチップのサイズより大きくすることができた。しかし、ボンディング
パッド(30)(32)(34)(36)は架空であるためワイヤボンディング
(Wire Bonding)ができなかった。これは、積層式チップパッケージのチップの厚
さが相当に薄いため、架空ワイヤボンディングをした場合、必ず結晶割れ(Die C
rack)が発生する。これにより既存チップが設計上広く応用されることはなく、
場合によっては、基板の配置上の難しさで上チップの方向を調整できなかった。
【0004】
【考案が解決しようとする課題】
この考案は、架空ワイヤボンディングによる結晶割れ(Die Crack)の問題を
解決し、上チップのサイズ及び配設方向を適宜に調整し、基盤上の配線の長さを
縮小して電気的機能を強化することができる積層構造を有するパッケージ構造を
提供することを課題とする。
【0005】
そこで、本考案者は従来の技術に見られる欠点に鑑みて鋭意研究を重ねた結果
、基板上面に設けられる下チップと、該下チップの上に設けられる上チップと、
該上チップの架空部分の下方で、且つ該下チップの両側辺の該基板上面に設けら
れ、厚さが該下チップの厚さに相当するダミーチップと、該上、下チップが露出
した表面の長手方向の両側辺に沿って設けられる複数のボンディングパッドとを
具えてなる積層構造を有するパッケージ構造の構造によって課題を解決できる点
に着眼し、かかる知見に基づいて本考案を完成させた。
【0006】
以下この考案について具体的に説明する。
請求項1に記載する積層構造を有するパッケージの構造は、基板上面に設けられ
る下チップと、該下チップの上に設けられる上チップと、該上チップの架空部分
の下方で、且つ該下チップの両側辺の該基板上面に設けられ、厚さが該下チップ
の厚さに相当するダミーチップと、該上、下チップの露出した表面の長手方向の
両側辺に沿って設けられる複数のボンディングパッドとによってなる。
【0007】
請求項2に記載する積層構造を有するパッケージ構造は、請求項1における上
チップに設けられるボンディングパッドが、該下チップのボンディングパッドと
、同一方向で平行に配設される。
【0008】
請求項3に記載する積層構造を有するパッケージ構造は、請求項1または2にお
けるダミーチップと該下チップとの間に隙間が形成される。
【0009】
請求項4に記載する積層構造を有するパッケージ構造は、請求項1、2または3
におけるダミーチップと該下チップとのサイズの総計が、該上チップのサイズよ
り大きくなる。
【0010】
請求項5に記載する積層構造を有するパッケージ構造は,請求項1、2、3また
は4における上、下チップが粘着剤によって接着される。
【0011】
この考案は、架空ワイヤボンディングによる結晶割れ(Die Crack)の問題を解
決し、上チップのサイズ及び配設方向を適宜に調整し、基盤上の配線の長さを縮
小して電気機能を強化することができる積層構造有するパッケージ構造を提供す
るものであって、基板上面に設けられる下チップと、該下チップの上に設けられ
る上チップと、該上チップの架空部分の下方で、且つ該下チップの両側辺の該基
板上面に設けられ、厚さが該下チップの厚さに相当するダミーチップと、該上、
下チップの露出した表面の長手方向の両側辺に沿って設けられる複数のボンディ
ングパッドとを具えて構成される。
かかる積層構造を有するパッケージ構造の構造と特徴を詳述するために具体的な
実施例を挙げ、図示を参照にして以下に説明する。
【0012】
図4に開示するように、積層構造を有するパッケージ構造(40)は、基盤(1
0)上に下チップ(12)及び上チップ(14)が積み重ねられ、各層の間が粘
着剤によって粘着される。また、該粘着剤は、銀ペーストでもよい。該上チップ
(14)と該下チップ(12)には、複数のボンディングパッド(22)、(2
4)が具えられ、また、該上チップ(14)の長手方向の長さは、下チップ(1
2)の同方向の長さより長く、上チップ(14)のボンディングパッド(22)
の設けられていない両端縁部が下チップ(12)のボンディングパッド(24)
を設けていない両側辺を超えるため、該上チップに対応する下チップの両側面の
領域が架空状態になる。複数のボンディングパッド(22)(24)は、上チッ
プ(14)の長手方向の両側辺に沿って設けられるとともに、下チップ(12)
には、上チップ(14)のボンディングパッド(22)を設ける両側辺に平衡す
る両側変に沿って設けられ、かつ、それぞれの側辺に沿って互いに平行するよう
配設される。
【0013】
チップの架空ワイヤボンディングによる結晶割れの問題を解消するため、ワイヤ
ボンディングの支持用に、該上チップ(14)の両側面の架空領域の下方であっ
て、且つ、該下チップ(12)の両側辺の基板(10)上に、それぞれダミーチ
ップ(42)(44)が配設される。該ダミーチップ(42)(44)の厚さは
、該下チップ(12)の厚さに等しく、また、該ダミーチップ(42)(44)
と該下チップ(12)とのサイズの総計は、該上チップ(14)のサイズより大
きい。該ダミーチップ(42)(44)と該下チップ(12)の間には、熱膨張
/収縮効果の減少させる効果を具え、かつ、溢れた銀ペーストを収納するための
隙間(46)を形成し、パッケージ全体の信頼性を強化する。
【0014】
該ダミーチップ(42)(44)と該下チップ(12)との間にサイズ公差が存
在すれば、導電しないペーストやダイ接着膜(Die Attach Film)の流動性と靭性
を利用して補償するため、上チップが傾斜する問題が発生することがない。本考
案は、2層チップの積層技術に応用できることだけでなく、3層以上或いはマル
チチップセットの積層パッケージにも応用できる。
【0015】
本考案は、ワイヤボンディングの支持用に、上チップの架空部分の下に少なくと
も一つのダミーチップを設けて架空ワイヤボンディングによる結晶割れの問題を
防止する。また、本考案は、上チップが下チップより大きいとき、ワイヤボンデ
ィングできないという従来の問題を徹底的に解消するだけでなく、上チップのサ
イズを、基板配置の需要にあわせて、適宜に調整して、電気的機能を強化するた
め基板上の配線の長さを減らすことができる。
【0016】
以上はこの考案の好ましい実施例であって、この考案の実施の範囲を限定するも
のではない。よって、当業者のなし得る修正、もしくは変更であって、この考案
の精神の下においてなされ、この考案に対して均等の効果を有するものは、いず
れもこの考案の実用新案登録請求の範囲に属するものとする。
【0017】
基板上面に設けられた上チップの下方、下チップのボンディングパッドが設け
られていない両側辺下方の位置にダミーチップを形成し、架空ワイヤボンディン
グによる結晶割れの問題を防止し、上チップのサイズを調整して電気的機能を強
化する効果を有する。
【0018】
【図1】 従来の積層構造を有するパッケージ構造の断
面図である。
面図である。
【図2】 従来の積層構造を有するパッケージ構造の平
面図である。
面図である。
【図3】 従来のチップの架空ワイヤボンディングの平
面図である。
面図である。
【図4】 この考案の積層構造を有するパッケージ構造
の平面図である。
の平面図である。
10 基板
12 下チップ
14 上チップ
16 粘着剤
18 粘着剤
20 ワイヤ
22 ボンディングパッド
24 ボンディングパッド
26 接点
28 ボンディングボール
30 ボンディングパッド
32 ボンディングパッド
34 ボンディングパッド
36 ボンディングパッド
40 パッケージ構造
42 ダミーチップ
44 ダミーチップ
46 隙間
Claims (5)
- 【請求項1】 基板上面に設けられる下チップと、 該下チップの上に設けられる少なくとも1つ以上の上チ
ップと、 該上チップの架空部分の下方で、且つ該下チップの両側
辺の該基板上面に設けられ、また、厚さが該下チップの
厚さに相当する少なくとも1つ以上のダミーチップと、 該上、下チップの露出した表面の長手方向の両側辺に沿
って設けられる複数のボンディングパッドとによってな
ることを特徴とする積層構造を有するパッケージ構造。 - 【請求項2】 前記上チップに設けるボンディングパッ
ドは、該下チップのボンディングパッドと、同一方向で
平行に配設されることを特徴とする請求項1に記載の積
層構造を有するパッケージ構造。 - 【請求項3】 前記ダミーチップと該下チップとの間に
隙間が形成されることを特徴とする請求項1または2に
記載の積層構造を有するパッケージ構造。 - 【請求項4】 前記ダミーチップと該下チップとのサイ
ズの総計を該上チップのサイズより大きくすることを特
徴とする請求項1、2または3に記載の積層構造を有す
るパッケージ構造。 - 【請求項5】 前記上、下チップは、粘着剤によって接
着されることを特徴とする請求項1、2、3または4に
記載の積層構造を有するパッケージ構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003001133U JP3096721U (ja) | 2003-03-06 | 2003-03-06 | 積層構造を有するパッケージ構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003001133U JP3096721U (ja) | 2003-03-06 | 2003-03-06 | 積層構造を有するパッケージ構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP3096721U true JP3096721U (ja) | 2003-10-03 |
Family
ID=43250580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003001133U Expired - Lifetime JP3096721U (ja) | 2003-03-06 | 2003-03-06 | 積層構造を有するパッケージ構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3096721U (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014042165A1 (ja) * | 2012-09-14 | 2014-03-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置および半導体装置の製造方法 |
WO2017163612A1 (ja) * | 2016-03-24 | 2017-09-28 | 株式会社日立製作所 | パワー半導体モジュール |
-
2003
- 2003-03-06 JP JP2003001133U patent/JP3096721U/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014042165A1 (ja) * | 2012-09-14 | 2014-03-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置および半導体装置の製造方法 |
US11049845B2 (en) | 2012-09-14 | 2021-06-29 | Longitude Licensing Limited | Semiconductor device having wires connecting connection pads |
WO2017163612A1 (ja) * | 2016-03-24 | 2017-09-28 | 株式会社日立製作所 | パワー半導体モジュール |
JPWO2017163612A1 (ja) * | 2016-03-24 | 2018-09-27 | 株式会社日立製作所 | パワー半導体モジュール |
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Legal Events
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