KR20240048373A - 반도체 패키지 - Google Patents

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KR20240048373A
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chip
semiconductor package
dummy silicon
stacked
package
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장연호
송인형
문경돈
황현정
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 열 방출 효율을 극대화 한 반도체 패키지를 제공한다. 그 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 배치되고, 하부 칩과 상부 칩을 구비한 적층 칩; 상기 패키지 기판 상의 상기 적층 칩에 인접하여 배치된 메모리 칩; 및 상기 패키지 기판 상에 상기 적층 칩과 메모리 칩을 밀봉하되, 상기 상부 칩의 상면이 노출되도록 밀봉하는 밀봉재;를 포함하고, 상기 상부 칩에 접하여 상기 하부 칩 상에 더미 실리콘 칩이 배치된다.

Description

반도체 패키지{Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 특히 방열 구조를 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화 되고 있다. 전자기기의 소형화 및 경량화에 따라, 그에 사용되는 반도체 패키지 역시 소형화 및 경량화 되고 있고, 또한 반도체 패키지는 고성능 및 대용량과 함께 높은 신뢰성이 요구되고 있다. 이러한 반도체 패키지가 고성능 및 고용량화 됨에 따라, 반도체 패키지의 소모 전력의 증가하고 있다. 또한, 반도체 패키지의 고성능 어플리케이션(application)의 동작에 따른 발열이 주요 이슈로 떠오르고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 열 방출 효율을 극대화 한 반도체 패키지를 제공하는 데에 있다.
또한, 본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 패키지 기판; 상기 패키지 기판 상에 배치되고, 하부 칩과 상부 칩을 구비한 적층 칩; 상기 패키지 기판 상의 상기 적층 칩에 인접하여 배치된 메모리 칩; 및 상기 패키지 기판 상에 상기 적층 칩과 메모리 칩을 밀봉하되, 상기 상부 칩의 상면이 노출되도록 밀봉하는 밀봉재;를 포함하고, 상기 상부 칩에 접하여 상기 하부 칩 상에 더미 실리콘 칩이 배치된, 반도체 패키지를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 재배선 기판; 상기 재배선 기판 상에 배치되고, 하부 칩과 상부 칩을 구비한 적층 칩; 상기 재배선 기판 상의 상기 적층 칩에 인접하여 배치된 메모리 칩; 상기 상부 칩 상에 접하여 상기 하부 칩 상에 배치된 더미 실리콘 칩; 및 상기 패키지 기판 상에 상기 적층 칩, 메모리 칩, 및 더미 실리콘 칩을 밀봉하는 밀봉재;를 포함하고, 상기 상부 칩 및 더미 실리콘 칩의 상면이 상기 밀봉재로부터 노출된, 반도체 패키지를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 재배선 기판; 상기 재배선 기판 상에 배치되고, 하부 칩과 상부 칩을 구비한 적층 칩; 상기 재배선 기판 상의 상기 적층 칩에 인접하여 배치된 DRAM 칩; 상기 상부 칩 상에 접하여 상기 하부 칩 상에 배치된 더미 실리콘 칩; 상기 패키지 기판 상에 상기 적층 칩, 메모리 칩, 및 더미 실리콘 칩을 밀봉하는 밀봉재; 및 상기 재배선 기판 하면 상에 배치된 외부 접속 단자;를 포함하고, 상기 상부 칩 및 더미 실리콘 칩의 상면이 상기 밀봉재로부터 노출되고, 상기 더미 실리콘 칩의 적어도 일부의 측면이 상기 밀봉재로부터 노출된, 반도체 패키지를 제공한다.
본 발명의 기술적 사상에 의한 반도체 패키지에서, 적층 칩은 하부 칩과 상부 칩을 포함하되, 상부 칩이 두꺼운 두께를 가지고 상면이 밀봉재로부터 노출된 구조를 가질 수 있다. 또한, 더미 반도체 칩이 하부 칩 상에 상부 칩에 접하여 배치되고, 더미 반도체 칩의 상면과 일 측면이 밀봉재로부터 노출될 수 있다. 이와 같은 반도체 패키지의 구조에 기인하여, 적층 칩, 특히 상부 칩의 집적 회로층에서 발생한 열이 상부 칩의 상면, 및 더미 실리콘 칩의 상면과 측면을 통해 효과적으로 방출될 수 있다. 따라서, 본 발명의 기술적 사상에 의한 반도체 패키지의 열 방출 효율이 극대화 될 수 있고, 또한, 동작 성능(performance) 및 신뢰성이 크게 향상될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 사시도 및 단면도이다.
도 1c는 도 1b의 반도체 패키지의 열 방출 경로를 설명하기 위한 개념도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 사시도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 사시도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도이다.
도 7a 내지 도 7i는 본 발명의 일 실시예에 따른 도 1b 또는 도 2의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 도 1b의 또는 도 2의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 도 3b 또는 도 4의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 사시도이고, 도 1b는 도 1a의 I-I' 부분을 절단하여 보여주는 단면도이며, 도 1c는 도 1b의 반도체 패키지의 열 방출 경로를 설명하기 위한 개념도이다.
도 1a 내지 도 1c를 참조하면, 본 실시예의 반도체 패키지(100)는, 패키지 기판(110), 적층 칩(120), 메모리 칩(130), 더미 실리콘 칩(140), 밀봉재(150), 및 외부 접속 단자(160)를 포함할 수 있다.
패키지 기판(110)은 적층 칩(120)과 메모리 칩(130)의 하부에 배치되고, 적층 칩(120)과 메모리 칩(130)을 지지할 수 있다. 패키지 기판(110)은 재배선 기판, PCB(Printed Circuit Board), 세라믹 기판, 유기 기판, 인터포저 기판 등을 포함할 수도 있다. 그러나 패키지 기판(110)이 전술한 기판들에 한정되는 것은 아니다.
본 실시예의 반도체 패키지에서, 패키지 기판(110)은, 예컨대, 재배선 기판일 수 있다. 그에 따라, 패키지 기판(110)은 적층 칩(120) 및/또는 메모리 칩(130)의 칩 패드를 재배선하는 역할을 할 수 있다. 구체적으로, 패키지 기판(110)은 바디 절연층과 재배선 라인들을 포함할 수 있다.
바디 절연층은 절연성 물질, 예컨대, PID(Photo Imageable Dielectric) 수지로 형성될 수 있고, 무기 필러를 더 포함할 수도 있다. 그러나 바디 절연층의 재질이 전술한 재질에 한정되는 것은 아니다. 재배선 라인들은 다중층으로 형성되고, 비아에 의해 서로 연결될 수 있다. 바디 절연층은 재배선 라인들의 다중층 구조에 따라 다중층 구조를 가질 수 있다. 바디 절연층이 다중층 구조를 갖는 경우, 바디 절연층은 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
패키지 기판(110)의 하면 상에는 외부 접속 단자(160)가 배치될 수 있다. 외부 접속 단자(160)는 패키지 기판(110)의 하면 상에 형성된 외부 접속 패드 상에 배치될 수 있다. 외부 접속 단자(160)는 패키지 기판(110)의 재배선 라인들과 범프(125, 135)를 통해 적층 칩(120)과 메모리 칩(130)에 전기적으로 연결될 수 있다.
예컨대, 적층 칩(120)은 제1 범프(125)를 통해 패키지 기판(110) 상에 실장되고, 메모리 칩(130)은 제2 범프(135)를 통해 패키지 기판(110) 상에 실장될 수 있다. 한편, 제1 범프(125)와 제2 범프(135)는 필라와 솔더를 포함하는 구조를 가질 수 있다. 그러나 실시예에 따라, 제1 범프(125)와 제2 범프(135)는 솔더만을 포함할 수도 있다.
참고로, 재배선 기판 상에 하나의 반도체 칩 또는 적층 칩이 배치되고, 재배선 기판이 반도체 칩 또는 적층 칩보다 평면적을 더 넓은 사이즈를 가지며, 외부 접속 단자(160)는 반도체 칩 또는 적층 칩에 대응하는 중앙 부분의 하면과 중앙 부분의 외곽의 하면 상에 배치될 수 있다. 이러한 구조의 재배선 기판은 반도체 칩 또는 적층 칩의 칩 패드를 반도체 칩 또는 적층 칩의 하면보다 더 넓은 부분으로 재배치하는 역할을 할 수 있다. 이와 같이, 외부 접속 단자가 반도체 칩 또는 적층 칩의 하면보다 더 넓은 영역에 배치된 패키지 구조를 팬-아웃(Fan-Out: FO) 패키지 구조라 한다. 반면에, 외부 접속 단자가 반도체 칩 또는 적층 칩)의 하면에 대응하는 부분에만 배치된 패키지 구조를 팬-인(Fan-In: FI) 패키지 구조라 한다.
본 실시예의 반도체 패키지(100)에서, 적층 칩(120)과 메모리 칩(130)은 서로 인접하여 패키지 기판(110) 상에 배치될 수 있다. 그에 따라, FO 패키지인지 FI 패키지인지 구별하기 힘든 면이 있다. 그러나 적층 칩(120)과 메모리 칩(130) 중 어느 하나를 기준으로 패키지 구조를 정의하는 경우, 본 실시예의 반도체 패키지(100)는 FO 패키지에 속한다고 볼 수 있다.
적층 칩(120)은 패키지 기판(110) 상에 제1 범프(125)를 통해 실장될 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 제1 방향(X 방향)으로 적층 칩(120)은 패키지 기판(110)의 오른쪽 부분에 배치되고, 메모리 칩(130)은 왼쪽에 배치될 수 있다. 그러나 왼쪽과 오른쪽은 상대적인 개념으로, 제1 방향(X 방향)으로 적층 칩(120)과 메모리 칩(130)의 위치는 바뀔 수 있다. 다만, 적층 칩(130)의 경우, 상부 칩(124)에 접하여 배치된 더미 실리콘 칩(140)의 측면이 제1 방향(X 방향)으로 노출될 수 있는 구조로 배치될 수 있다. 한편, 적층 칩(120)은 제2 방향(Y 방향)으로 패키지 기판(110)의 중앙 부분에 배치될 수 있다.
적층 칩(120)은 하부 칩(122)과 상부 칩(124)을 포함할 수 있다. 하부 칩(122)과 상부 칩(124)은 하이브리드 본딩(Hybrid Bonding: HB) 구조를 통해 서로 결합할 수 있다. 여기서, HB 구조는 하부 칩(122)과 상부 칩(124)의 칩 패드들이 서로 결합하는 패드대패드(pad-to-pad) 본딩과, 하부 칩(122)과 상부 칩(124)의 절연층들이 서로 결합하는 절연체대절연체(insulator-to-insulator) 본딩이 복합되어 결합한 구조를 의미할 수 있다. 한편, 칩 패드가 보통 구리(Cu)로 형성되므로, 패드대패드 본딩은 구리대구리(Cu-to-Cu) 본딩이라고도 한다. 또한, 절연체대절연체 본딩에서, 절연층은, 예컨대, SiO2을 포함할 수 있다. 그러나 절연층의 재질이 SiO2에 한정되는 것은 아니다.
한편, 본 실시예의 반도체 패키지(100)에서, 적층 칩(120)의 결합 구조가 HB 구조에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 패키지(100)에서, 적층 칩(120)은, ACF(Anisotropic Conductive Film)을 이용한 본딩 구조, 범프나 솔더 볼 등과 같은 접속 부재 이용한 본딩 구조 등을 가질 수도 있다. ACF를 이용한 본딩 구조에서, ACF는 일 방향으로만 전기가 통하게 만든 이방성 도전막으로서, 미세 도전 입자를 접착 수지에 혼합시켜 필름 상태로 만든 도전막을 의미할 수 있다.
적층 칩(120))에서, 하부 칩(122)은 아날로그 칩일 수 있다. 예컨대, 하부 칩(122)은 상부 칩(124)의 통신을 지원하는 모뎀(modem) 칩일 수 있다. 그러나 하부 칩(122)의 종류가 아날로그 칩이나 모뎀 칩에 한정되는 것은 아니다. 예컨대, 하부 칩(122)은 상부 칩(130)의 동작을 지원하는 다양한 종류의 집적 소자들을 포함할 수 있다.
하부 칩(122)은 제1 바디층, 제1 집적 회로층, 제1 배선층, 관통 전극 등을 포함할 수 있다. 제1 바디층은 하부 칩(122)의 바디를 구성하고, 실리콘 기판을 기반으로 할 수 있다. 제1 집적 회로층은 제1 바디층의 하부에 배치되고, 다수의 집적 소자들을 포함할 수 있다. 제1 배선층은 제1 집적 회로층의 하부에 배치되고, 절연층 및 절연층 내의 다층의 배선들을 포함할 수 있다. 관통 전극은, 제1 바디층을 관통하여 제1 배선층에 연결될 수 있다. 전술한 바와 같이, 제1 바디층이 실리콘 기판을 기반으로 하므로, 관통 전극은 TSV(Through Silicon Via)로 언급될 수 있다. 관통 전극에 대해서는 도 6의 반도체 패키지(100f)의 설명 부분에서 좀더 상세히 설명한다.
하부 칩(122)에서, 하면이 액티브 면인 전면(Front Surface)이고, 상면이 비액티브 면인 후면(Back Surface)일 수 있다. 다시 말해서, 제1 배선층의 하면이 하부 칩(122)의 전면에 해당하고, 제1 바디층의 상면이 하부 칩의 후면에 해당할 수 있다. 일반적으로, 칩 패드는 액티브 면인 전면 상에 형성될 수 있다. 그에 따라, 하부 칩(122)의 제1 칩 패드는 제1 배선층의 하면 상에 형성되고, 제1 배선층의 배선들에 연결될 수 있다.
한편, 하부 칩(122)의 후면에는 관통 전극에 연결된 후면 패드가 형성될 수 있다. 이러한 하부 칩(122)의 후면 패드는 HB 구조를 통해 상부 칩(124)의 제2 칩 패드에 결합할 수 있다. 그에 따라, 관통 전극은 제2 칩 패드를 거쳐 상부 칩(124)의 제2 배선층에 연결될 수 있다.
상부 칩(124)은 내부에 다수의 로직 소자들을 포함할 수 있다. 여기서, 로직 소자는, 예컨대, AND, OR, NOT, 플립-플롭(flip-flop) 등의 로직 회로를 포함하여 다양한 신호 처리를 수행하는 소자를 의미할 수 있다. 본 실시예의 반도체 패키지(100)에서, 상부 칩(124)은, 예컨대, AP(Application Processor) 칩일 수 있다. 상부 칩(124)은, 그 기능에 따라, 컨트롤 칩, 프로세스 칩, CPU 칩 등으로 언급될 수도 있다.
상부 칩(124)은 제2 바디층, 제2 집적 회로층, 제2 배선층 등을 포함할 수 있다. 제2 바디층은 상부 칩(124)의 바디를 구성하고, 실리콘 기판을 기반으로 할 수 있다. 제2 집적 회로층은 제2 바디층의 하부에 배치되고, 다수의 집적 소자들을 포함할 수 있다. 제2 배선층은 제2 집적 회로층의 하부에 배치되고, 절연층 및 절연층 내의 다층의 배선들을 포함할 수 있다.
상부 칩(124)에서, 하면이 액티브 면인 전면이고, 상면이 비액티브 면인 후면일 수 있다. 다시 말해서, 제2 배선층의 하면이 상부 칩(124)의 전면에 해당하고, 제2 바디층의 상면이 상부 칩(124)의 후면에 해당할 수 있다. 상부 칩(124)의 제2 칩 패드는 제2 배선층의 하면 상에 형성되고, 제2 배선층의 배선들에 연결될 수 있다. 또한, 제2 칩 패드는 HB 구조를 통해 하부 칩(122)의 후면 패드에 결합하여 하부 칩(122)의 관통 전극에 연결될 수 있다.
한편, 상부 칩(124)의 상면, 즉, 제2 바디층의 상면은 외부로 노출될 수 있다. 즉, 상부 칩(124)의 상면은 밀봉재(150)로부터 노출될 수 있다. 예컨대, 상부 칩(124)의 상면은 밀봉재(150)의 상면과 실질적으로 동일한 평면을 이룰 수 있다. 이와 같이, 상부 칩(124)의 상면이 밀봉재(150)로부터 노출됨으로써, 적층 칩(124)에서 발생한 열이 상부 칩(124)을 통해 외부로 효율적으로 방출될 수 있다. 또한, 적층 칩(124)에서 발생한 열은 하부 칩(122) 상에 상부 칩(124)에 접하여 배치된 더미 실리콘 칩(140)을 통해서도 효율적으로 배출될 수 있다.
본 실시예의 반도체 패키지(100)에서, 상부 칩(124)을 통한 열 방출 효율을 향상시키기 위하여, 도 1b를 통해 알수 있듯이, 제3 방향(Z 방향)으로 상부 칩(124)은 하부 칩(122)에 비해 두꺼운 두께를 가질 수 있다. 예컨대, 제3 방향(Z 방향)으로 상부 칩(124)은 0.8㎜ 정도의 두께를 가질 수 있다. 그러나 상부 칩(124)의 두께가 상기 수치에 한정되는 것은 아니다. 상부 칩(124)이 두꺼운 두께를 가지고, 밀봉재(150)로부터 상면이 노출됨으로써, 상부 칩(124)을 통한 열 방출이 원활하게 수행될 수 있다. 상부 칩(124)과 더미 실리콘 칩(140)을 통한 열의 배출에 대해서는, 하기 더미 실리콘 칩(140)에 대한 설명 부분에서 좀더 상세히 설명한다.
메모리 칩(130)은 제2 범프(135)를 통해 패키지 기판(110) 상에 실장될 수 있다. 전술한 바와 같이, 메모리 칩(130)은 제1 방향(X 방향)으로 패키지 기판(110)의 왼쪽에 배치될 수 있다. 그러나 실시예에 따라, 메모리 칩(130)은 제1 방향(X 방향)으로 패키지 기판(110)의 오른쪽에 배치될 수도 있다. 한편, 도 1a를 통해 알 수 있듯이, 메모리 칩(130)은 제2 방향(Y 방향)으로 패키지 기판(110)의 중앙 부분에 배치될 수 있다.
본 실시예의 반도체 패키지(100)에서, 메모리 칩(130)은 다중 적층 칩 구조를 가질 수 있다. 그러나 메모리 칩(130)의 구조가 다중 적층 칩 구조에 한정되는 것은 아니다. 예컨대, 실시예에 따라, 메모리 칩(130)은 하나의 칩으로 구성된 단일 칩 구조를 가질 수 있다. 한편, 다중 적층 칩 구조의 경우, 다수의 칩들이 적층된 구조의 MCP(Multi-Chip Package) 구조를 가지거나, 버퍼 칩을 더 포함하는 HBM(High Bandwidth Memory) 패키지 구조를 가질 수 있다. 일반적으로 MCP 구조의 메모리 칩(130)의 경우, 모바일 향의 전자 장치에 이용되고, HBM 구조의 메모리 칩(130)의 경우, 서버 향의 전자 장치에 이용될 수 있다. 한편, 실시예에 따라, 메모리 칩(130)은 와이어 본딩(wire bonding) 타입의 패키지 구조를 가질 수 있다. 이하에서, MCP 구조의 메모리 칩(130)에 대하여 설명하되, MCP 구조의 경우, 모두 동일한 칩을 포함하므로, 메모리 칩(130)을 하나의 칩으로 취급하여 설명한다. 한편, HBM 패키지 구조에 대해서는 도 6의 반도체 패키지(100f)의 설명 부분에서 좀더 상세하게 설명한다.
메모리 칩(130)은 제3 바디층, 제3 집적 회로층, 제3 배선층 등을 포함할 수 있다. 제3 바디층은 메모리 칩(130)의 바디를 구성하고, 실리콘 기판을 기반으로 할 수 있다. 제3 집적 회로층은 제3 바디층의 하부에 배치되고, 다수의 집적 소자들을 포함할 수 있다. 제3 배선층은 제3 집적 회로층의 하부에 배치되고, 절연층 및 절연층 내의 다층의 배선들을 포함할 수 있다.
메모리 칩(130)의 제3 집적 회로층은 다양한 종류의 메모리 소자들을 포함할 수 있다. 예컨대, 제3 집적 회로층은, planar FET(Field Effect Transistor)이나 FinFET 등의 FET, 플래시(flash) 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등의 메모리 소자들을 포함할 수 있다. 본 실시예의 반도체 패키지에서, 메모리 칩(130)의 제3 집적 회로층은 다수의 DRAM 소자들을 포함할 수 있다. 그에 따라, 메모리 칩(130)은 DRAM 칩일 수 있다.
메모리 칩(130)에서, 하면이 액티브 면인 전면이고, 상면이 비액티브 면인 후면일 수 있다. 다시 말해서, 제3 배선층의 하면이 메모리 칩(130)의 전면에 해당하고, 제3 바디층의 상면이 메모리 칩(130)의 후면에 해당할 수 있다. 메모리 칩(130)의 제3 칩 패드는 제3 배선층의 하면 상에 형성되고, 제3 배선층의 배선들에 연결될 수 있다. 또한, 제3 칩 패드는 제2 범프(135) 통해 패키지 기판(110)의 기판 패드에 연결될 수 있다.
더미 실리콘 칩(140)은 적층 칩(120)의 하부 칩(122) 상에 접착층(145)을 통해 적층될 수 있다. 도 1a 및 도 1b를 통해 알 수 있듯이, 더미 실리콘 칩(140)의 상면과, 제1 방향(X 방향)으로 더미 실리콘 칩(140)의 오른쪽 측면은 밀봉재(150)로부터 노출될 수 있다. 만약, 적층 칩(120)이 패키지 기판(110) 상에서 제1 방향(X 방향)으로 메모리 칩(130)의 왼쪽에 배치된 경우, 제1 방향(X 방향)으로 더미 실리콘 칩(140)의 왼쪽 측면이 밀봉재(150)로부터 노출될 수 있다.
접착층(145)의 두께를 무시할 때, 제3 방향(Z 방향)으로 더미 실리콘 칩(140)의 두께는 상부 칩(124)의 두께와 실질적으로 동일할 수 있다. 만약, 접착층(145)의 두께를 고려하는 경우, 제3 방향(Z 방향)으로 더미 실리콘 칩(140)의 두께는 상부 칩(124)의 두께로부터 접착층(145)의 두께를 뺀 두께를 가질 수 있다. 한편, 도 1a의 반도체 패키지(100)의 경우, 편의상 접착층이 생략되어 있고, 또한, 도 2의 반도체 패키지(100)에서도 접착층이 생략되어 있다.
본 실시예의 반도체 패키지(100)에서, 더미 실리콘 칩(140)은 적층 칩(120)의 열 방출의 매개체 역할을 할 수 있다. 다시 말해서, 적층 칩(120)에서 발생한 열이 더미 실리콘 칩(140)을 통해 방출될 수 있다. 더미 실리콘 칩(140)을 통한 열 방출을 대해 좀더 상세히 설명하면, 일반적인 반도체 패키지에서, 반도체 칩은 밀봉재에 의해 밀봉될 수 있다. 또한, 밀봉재는 EMC(Epoxy Molding Compound)와 같은 수지로 형성될 수 있다. 그러나 EMC의 경우, 열 전도율이 매우 낮다. 예컨대, EMC의 경우, 0.02 ~ 0.04 W/mK 정도의 가질 수 있다. 따라서, 반도체 칩이 EMC로 상면과 측면이 모두 둘러싸이고, 반도체 칩에서 열이 발생하는 경우, 열 방출이 원활하지 않을 수 있다.
반도체 칩을 구성하는 실리콘의 경우, EMC에 비해 열 전도율이 좋다. 예컨대, 실리콘의 열 전도율은 열 전도율 2 ~ 10 W/mK 정도로서, EMC에 비해 100배 이상 열 전도율이 높을 수 있다. 본 실시예의 반도체 패키지(100)는, 적층 칩(120)에서 열이 많이 발생할 수 있다. 또한, 상부 칩(124)의 경우, 제2 집적 회로층의 로직 소자들이 로직 동작을 수행할 때, 특히 열이 많이 발생할 수 있다. 따라서, 본 실시예의 반도체 패키지(100)에서, 상부 칩(124)의 상면을 밀봉재(150)로 덮지 않고 노출시킴으로써, 열 방출 효율을 높일 수 있다.
한편, 상부 칩(124)의 상면은 비액티브 면이므로 노출되어도 상관없으나 측면의 경우, 하부 부분에 액티브 면이 존재하므로 외부로 노출시킬 수 없다. 그에 따라, 본 실시예의 반도체 패키지(100)에서는, 상부 칩(124)에 인접하여 더미 실리콘 칩(140)이 배치되고, 상부 칩(124)로부터의 열이 더미 실리콘 칩(140)을 통해 배출되도록 함으로써, 열 방출 효율을 극대화시킬 수 있다. 도 1c에 하부 칩(122)과 상부 칩(124)의 하부 부분에서 발생하는 열이 방출되는 경로를 화살표로 표시하고 있다. 여기서, 화살표의 길이는 열 방출 성능을 나타낼 수 있다. 즉, 화살표의 길이가 길수록 열 방출 성능이 높을 수 있다.
한편, 본 실시예의 반도체 패키지(100)에서, 더미 실리콘 칩(140)을 통한 열 방출 특성을 극대화시키기 위하여, 더미 실리콘 칩(140)은 구리(Cu), 알루미늄(Al), 니켈(Ni)의 등의 메탈을 포함할 수 있다. 그러나 메탈의 종류가 상기 물질들에 한정되는 것은 아니다. 또한, 실시예에 따라, 더미 실리콘 칩(140)은 메탈로 형성된 메탈 패스(path)를 포함할 수 있다. 메탈 패스의 끝단은 더미 실리콘 칩(140)의 외부로 노출될 수 있다. 더 나아가, 본 실시예의 반도체 패키지(100)는 더미 실리콘 칩(140)에 접하는 히트 싱크를 더 포함할 수 있다. 더미 실리콘 칩(140)이 메탈 싱크를 포함하는 경우, 히트 싱크를 메탈 패스에 연결될 수 있다.
본 실시예의 반도체 패키지(100)에서, 더미 실리콘 칩(140)은 접착층(145)을 통해 하부 칩(122) 상에 결합되는데, 하부 칩(122)로부터 열이 용이하게 방출되도록, 접착층(145)은 열 전도성이 높은 재질로 형성될 수 있다. 예컨대, 접착층(145)은 TIM(Thermal Interface Material)을 포함할 수 있다. TIM은 열전도율이 높은, 즉 열저항이 낮은 물질, 예컨대, 그리스(grease), 테이프, 엘라스토머 충진 패드, 상전이 물질 등으로 형성될 수 있다. 그러나 TIM의 재질이 상기 물질들에 한정되는 것은 아니다.
한편, 본 실시예의 반도체 패키지(100)에서, 상부 칩(124)을 두껍게 유지하고, 더미 실리콘 칩(140)을 포함함으로써, 전체 패키지에서 밀봉재(150)가 차지하는 부피가 상대적으로 작을 수 있다. 이와 같이, 밀봉재(150)가 차지하는 부피를 작게 함으로써, 전체 반도체 패키지의 워피지를 감소시킬 수 있다. 좀더 구체적으로 설명하면, 적층 칩(120)과 메모리 칩(130)을 구성하는 실리콘의 열 팽창율은 90*10-7/K 정도이고, 밀봉재(150)를 구성하는 EMC의 열 팽창율은 500 ~ 900 10-7/K의 정도일 수 있다. 한편, 패키지 기판(110)이 재배선 기판인 경우, 패키지 기판(110)은 실리콘와 유사한 열 팽창율을 갖는 재질로 형성할 수 있다. 따라서, 본 실시예의 반도체 패키지(100)에서, 밀봉재(150)가 차지하는 부피를 최소화함으로써, 밀봉재(150)와 칩들(120, 130) 간 및/또는 밀봉재(150)와 패키지 기판(110) 간의 열 팽창율 차이에서 기인하는 워피지를 크게 감소시킬 수 있다.
밀봉재(150)는 패키지 기판(110) 상의 적층 칩(120), 메모리 칩(130), 및 더미 실리콘 칩(140)을 덮어 밀봉할 수 있다. 구체적으로, 밀봉재(150)는 적층 칩(120)은 적층 칩(120)과 더미 실리콘 칩(140)의 측면을 덮고, 적층 칩(120)과 더미 실리콘 칩(140)의 상면은 덮지 않고 노출시킬 수 있다. 또한, 메모리 칩(130)의 경우, 밀봉재(150)는 메모리 칩(130)의 상면과 측면을 덮을 수 있다. 한편, 도 1b에 도시된 바와 같이, 밀봉재(150)는 패키지 기판(110)과 적층 칩(120)의 사이와, 적층 칩(120) 하면 상의 제1 범프들(125) 사이를 채울 수 있다. 또한, 밀봉재(150)는 패키지 기판(110)과 메모리 칩(130)의 사이와, 메모리 칩(130) 하면 상의 제2 범프들(135) 사이를 채울 수 있다. 그러나 일부 실시예에서, 적층 칩(120)과 메모리 칩(130)의 하면 상의 범프들(125, 135) 사이에 언더필(underfill)이 채워지고, 밀봉재(150)는 언더필을 덮을 수 있다.
밀봉재(150)는 절연성 물질, 예컨대, 에폭시 수지와 같은 열경화성 수지, 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 또한, 밀봉재(150)는 열경화성 수지 또는 열 가소성 수지에 무기필러와 같은 보강재가 포함된 수지, 예컨대, ABF, FR-4, BT 수지 등을 포함할 수 있다. 한편, 밀봉재(150)는 PIE(Photo Imageable Encapsulant)와 같은 감광성 재료를 포함할 수도 있다. 그러나 밀봉재(150)의 재질이 전술한 물질들에 한정되는 것은 아니다. 본 실시예의 반도체 패키지(100)에서, 밀봉재(150)는 예컨대, EMC를 포함할 수 있다.
외부 접속 단자(160)는 패키지 기판(110)의 하면 상의 외부 접속 패드 상에 배치될 수 있다. 외부 접속 단자(160)는 외부 접속 패드를 통해 패키지 기판(110)의 재배선 라인에 전기적으로 연결될 수 있다. 외부 접속 단자(160)는 반도체 패키지(100)를, 외부 시스템의 패키지 기판이나, 또는 모바일과 같은 전자 장치의 메인 보드 등에 실장시킬 수 있다. 외부 접속 단자(160)는 도전성 물질, 예를 들어 솔더(solder), 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
본 실시예의 반도체 패키지(100)에서, 적층 칩(120)은 하부 칩(122)과 상부 칩(1124)을 포함하되, 상부 칩(124)이 두꺼운 두께를 가지고 상면이 밀봉재(150)로부터 노출된 구조를 가질 수 있다. 또한, 더미 실리콘 칩(140)이 하부 칩(122) 상에 상부 칩(124)에 접하여 배치되고, 더미 실리콘 칩(140)의 상면과 일 측면이 밀봉재(150)로부터 노출될 수 있다. 이와 같은 구조의 본 실시예의 반도체 패키지(100)에서, 적층 칩(120), 특히 상부 칩(124)의 제2 집적 회로층에서 발생한 열이 상부 칩(124)의 상면, 및 더미 실리콘 칩(140)의 상면과 측면을 통해 효과적으로 방출될 수 있다. 따라서, 본 실시예의 반도체 패키지(100)의 열 방출 효율이 극대화 될 수 있다. 결과적으로, 본 실시예의 반도체 패키지(100)는, 극대화 된 열 방출 효율에 기초하여, 동작 성능(performance) 및 신뢰성이 크게 향상될 수 있다. 여기서, 동작 성능은, 예컨대, SI(Signal Integrity) 향상, 전성비(성능/소비전력) 등을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 사시도이다. 도 1a 내지 도 1c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 2를 참조하면, 본 실시예의 반도체 패키지(100a)는 더미 실리콘 칩(140a)의 구조에서, 도 1b의 반도체 패키지(100)와 다를 수 있다. 구체적으로 설명하면, 본 실시예의 반도체 패키지(100a)는, 패키지 기판(110), 적층 칩(120), 메모리 칩(130), 더미 실리콘 칩(140a), 밀봉재(150a), 및 외부 접속 단자(160)를 포함할 수 있다. 패키지 기판(110), 적층 칩(120), 메모리 칩(130), 및 외부 접속 단자(160)은 도 1b의 반도체 패키지(100)의 설명 부분에서 설명한 바와 같다.
본 실시예의 반도체 패키지(100a)에서, 더미 실리콘 칩(140a)은 제1 방향(X 방향)으로 오른쪽 측면이 밀봉재(150a)로부터 노출되도록, 하부 칩(122) 상에 상부 칩(124)의 측면에 접하여 배치될 수 있다. 만약, 적층 칩(120)이 패키지 기판(110) 상에 제1 방향(X 방향)으로 메모리 칩(130)의 왼쪽에 배치되는 경우, 더미 실리콘 칩(140a)은 제1 방향(X 방향)으로 왼쪽 측면이 밀봉재(150a)로부터 노출되도록, 하부 칩(122) 상에 상부 칩(124)의 측면에 접하여 배치될 수 있다.
본 실시예의 반도체 패키지(100a)에서, 제2 방향(Y 방향)으로 더미 실리콘 칩(140a)의 길이는 패키지 기판(110), 또는 밀봉재(150a)와 실질적으로 동일할 수 있다. 그에 따라, 제2 방향(Y 방향)으로 더미 실리콘 칩(140a)의 양 측면이 노출될 수 있다. 또한, 밀봉재(150a)는, 더미 실리콘 칩(140a)의 하면의 일부와 제1 방향(X 방향)으로 왼쪽 측면의 일부를 덮을 수 있다. 여기서, 더미 실리콘 칩(140a)의 하면의 일부는 하부 칩(122)으로부터 돌출된 부분의 하면을 의미할 수 있다. 또한, 더미 실리콘 칩(140a)의 제1 방향(X 방향)으로 왼쪽 측면의 일부는, 제2 방향(Y 방향)으로 상부 칩(124)의 양쪽으로 돌출된 부분에서 제1 방향(X 방향)으로 왼쪽 측면을 의미할 수 있다.
본 실시예의 반도체 패키지(100a)에서, 더미 실리콘 칩(140a)이 제2 방향(Y 방향)으로 양 측면이 노출됨으로써, 적층 칩(120)에서 발생한 열이 더미 실리콘 칩(140a)의 제2 방향(Y 방향)의 양 측면을 통해 용이하게 배출될 수 있다. 덧붙여, 본 실시예의 반도체 패키지(100a)에서, 더미 실리콘 칩(140a)은 평면적으로 'ㄷ'자 구조를 가지고, 하부 칩(122) 상에 상부 칩(124)의 3 측면에 접하여 상부 칩(124)을 둘러싸는 구조로 배치될 수도 있다. 더미 실리콘 칩(140a)이 그러한 구조로 배치됨으로써, 적층 칩(120)에서 발생한 열이 더미 실리콘 칩(140a)을 통해 더욱 용이하게 배출될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 사시도이고, 도 3b는 도 3a의 Ⅱ-Ⅱ' 부분을 절단하여 보여주는 단면도이다. 도 1a 내지 도 1c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a 및 도 3b를 참조하면, 본 실시예의 반도체 패키지(100b)는 더미 실리콘 칩(140b)의 구조에서, 도 1b의 반도체 패키지(100)와 다를 수 있다. 구체적으로 설명하면, 본 실시예의 반도체 패키지(100b)는, 패키지 기판(110), 적층 칩(120), 메모리 칩(130), 더미 실리콘 칩(140b), 밀봉재(150b), 및 외부 접속 단자(160)를 포함할 수 있다. 패키지 기판(110), 적층 칩(120), 메모리 칩(130), 및 외부 접속 단자(160)은 도 1b의 반도체 패키지(100)의 설명 부분에서 설명한 바와 같다.
본 실시예의 반도체 패키지(100b)에서, 더미 실리콘 칩(140b)과 밀봉재(150b)는 제1 방향(X 방향)으로 오른쪽 측면에 단차(S)가 형성될 수 있다. 다시 말해서, 더미 실리콘 칩(140b)과 밀봉재(150b)의 상부 부분의 제1 방향(X 방향)의 폭이 하부 부분의 제1 방향(X 방향)의 폭보다 작을 수 있다. 더미 실리콘 칩(140b)과 밀봉재(150b)의 단차(S)는 반도체 패키지(100b)의 제조 공정 중에 2 스텝(step) 커팅 공정을 통해 형성될 수 있다. 2 스텝(step) 커팅 공정에 대해서는 도 9a 내지 도 9c에 대한 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 반도체 패키지(100b)의 구조에서도, 더미 실리콘 칩(140b)은 상면과 제1 방향(X 방향)으로 왼쪽 측면이 노출될 수 있다. 그러나 더미 실리콘 칩(140b)이 단차(S)를 포함함으로써, 상면은 상부 부분의 제1 상면과 하부 부분의 제2 상면을 포함할 수 있다. 제1 상면은 상부 칩(124)의 상면과 실질적으로 동일 평면을 이룰 수 있다. 제2 상면의 경우, 밀봉재(150b)의 단차(S) 부분의 상면과 동일 평면을 이룰 수 있다.
본 실시예의 반도체 패키지(100b)의 구조에서, 더미 실리콘 칩(140b)의 노출된 측면은 제1 방향(X 방향)으로 상부 칩(124)에 인접할 수 있다. 따라서, 상부 칩(124)에서 발생한 열이 더미 실리콘 칩(140b)의 측면을 통해 용이하게 배출될 수 있다. 또한, 하부 칩(122)의 오른쪽 부분은 더미 실리콘 칩(140b)의 단차(S) 부분의 상면, 즉 제2 상면에 인접하므로, 하부 칩(122)에서 발생한 열이 더미 실리콘 칩(140b)의 제2 상면을 통해 용이하게 배출될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 사시도이다. 도 1a 내지 도 3b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4를 참조하면, 본 실시예의 반도체 패키지(100c)는 더미 실리콘 칩(140c)의 구조에서, 도 1b의 반도체 패키지(100)와 다를 수 있다. 구체적으로 설명하면, 본 실시예의 반도체 패키지(100c)는, 패키지 기판(110), 적층 칩(120), 메모리 칩(130), 더미 실리콘 칩(140c), 밀봉재(150c), 및 외부 접속 단자(160)를 포함할 수 있다. 패키지 기판(110), 적층 칩(120), 메모리 칩(130), 및 외부 접속 단자(160)은 도 1b의 반도체 패키지(100)의 설명 부분에서 설명한 바와 같다.
본 실시예의 반도체 패키지(100c)에서, 제2 방향(Y 방향)으로 더미 실리콘 칩(140a)의 길이는 패키지 기판(110), 또는 밀봉재(150c)와 실질적으로 동일할 수 있다. 그에 따라, 제2 방향(Y 방향)으로 더미 실리콘 칩(140c)의 양 측면이 노출될 수 있다. 또한, 본 실시예의 반도체 패키지(100c)에서, 더미 실리콘 칩(140c)과 밀봉재(150c)는 제1 방향(X 방향)으로 오른쪽 측면에 단차(S)가 형성될 수 있다.
밀봉재(150c)는, 더미 실리콘 칩(140c)의 하면의 일부, 제1 방향(X 방향)으로 왼쪽 측면의 일부, 그리고 제1 방향(X 방향)으로 왼쪽 측면의 일부를 덮을 수 있다. 여기서, 더미 실리콘 칩(140c)의 하면의 일부는 하부 칩(122)으로부터 돌출된 부분의 하면을 의미할 수 있다. 또한, 더미 실리콘 칩(140c)의 제1 방향(X 방향)으로 왼쪽 측면의 일부는, 제2 방향(Y 방향)으로 상부 칩(124)의 양쪽으로 돌출된 부분에서 제1 방향(X 방향)으로 왼쪽 측면을 의미할 수 있다. 한편, 제1 방향(X 방향)으로 오른쪽 측면의 일부는, 단차(S)가 형성된 더미 실리콘 칩(140c)의 하부 부분의 오른쪽 측면을 의미하며, 밀봉재(150c)는 더미 실리콘 칩(140c)의 하부 부분의 오른쪽 측면을 덮을 수 있다. 일부 실시예에서, 더미 실리콘 칩(140c)의 하부 부분도 노출된 구조를 가질 수도 있다.
덧붙여, 제2 방향(Y 방향)으로 더미 실리콘 칩(140a)의 길이가 밀봉재(150c)의 길이와 동일하므로, 밀봉재(150c)의 단차(S) 부분은, 더미 실리콘 칩(140c)의 단차(S) 부분에서 제1 방향(X 방향) 외곽으로 연장된 구조를 가질 수 있다.
본 실시예의 반도체 패키지(100c)에서, 도 2의 반도체 패키지(100a)와 도 3a의 반도체 패키지(100b)에서 설명한 열 방출 특성이 복합적으로 작용될 수 있다. 즉, 더미 실리콘 칩(140c)이 제2 방향(Y 방향)으로 양 측면이 노출됨으로써, 적층 칩(120)에서 발생한 열이 더미 실리콘 칩(140c)의 제2 방향(Y 방향)의 양 측면을 통해 용이하게 배출될 수 있다. 또한, 더미 실리콘 칩(140c)의 노출된 측면은 제1 방향(X 방향)으로 상부 칩(124)에 인접하고, 하부 칩(122)의 오른쪽 부분이 더미 실리콘 칩(140c)의 단차(S) 부분의 상면에 인접함으로써, 적층 칩(120)에서 발생한 열이 더미 실리콘 칩(140c)을 통해 보다 용이하게 배출될 수 있다.
덧붙여, 본 실시예의 반도체 패키지(100c)에서도, 더미 실리콘 칩(140c)은 평면적으로 'ㄷ'자 구조를 가지고, 하부 칩(122) 상에 상부 칩(124)의 3 측면에 접하여 상부 칩(124)을 둘러싸는 구조로 배치될 수도 있다. 더미 실리콘 칩(140c)이 그러한 구조로 배치됨으로써, 적층 칩(120)에서 발생한 열이 더미 실리콘 칩(140c)을 통해 더욱 용이하게 배출될 수 있다.
도 5a 및 도 5b은 본 발명의 실시예들에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도들이다. 도 1a 내지 도 4의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5a를 참조하면, 본 실시예의 반도체 패키지(100d)는 수동 소자(170)를 더 포함한다는 측면에서, 도 1b의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100d)는, 패키지 기판(110), 적층 칩(120), 메모리 칩(130), 더미 실리콘 칩(140), 밀봉재(150), 외부 접속 단자(160), 및 수동 소자(170)를 포함할 수 있다. 패키지 기판(110), 적층 칩(120), 메모리 칩(130), 더미 실리콘 칩(140), 밀봉재(150), 및 외부 접속 단자(160)는 도 1b의 반도체 패키지(100)의 설명 부분에서 설명한 바와 같다.
본 실시예의 반도체 패키지(100d)에서, 수동 소자(170)가 패키지 기판(110)의 하면 상에 배치될 수 있다. 수동 소자(170)는 저항, 커패시터, 인덕터 등의 2 단자 소자들을 포함할 수 있다. 도 5a에서, 1개의 수동 소자(170)가 배치되고 있다. 그러나 패키지 기판(110)의 하면 상에 배치된 수동 소자(170)의 개수가 1개에 한정되는 것은 아니다. 본 실시예의 반도체 패키지(100d)에서, 수동 소자(170)는, 예컨대, 실리콘 커패시터 또는 MLCC(Multi-Layer Ceramic Capacitor)일 수 있다. 그러나 수동 소자(170) 실리콘 커패시터나 MLCC에 한정되는 것은 아니다.
도 5b를 참조하면, 본 실시예의 반도체 패키지(100e)는 수동 소자(170)가 패키지 기판(110) 상면 상에 배치된다는 점에서, 도 5a의 반도체 패키지(100e)와 다를 수 있다. 도 5b에서, 1개의 수동 소자(170)가 배치되고 있다. 그러나 패키지 기판(110)의 상면 상에 배치된 수동 소자(170)의 개수가 1개에 한정되는 것은 아니다. 또한, 수동 소자(170)가 적층 칩(120)과 메모리 칩(130) 사이에 배치되고 있는데, 수동 소자(170)의 배치 위치가 그에 한정되는 것은 아니다. 예컨대, 수동 소자(170)는 패키지 기판(110)의 상면에서 여유 공간의 어디에도 배치될 수 있다. 한편, 수동 소자(170)가 패키지 기판(110) 상면 상에 배치된 경우, 수동 소자(170)는 밀봉재(150)에 의해 밀봉될 수 있다.
앞서 도 5a와 도 5b에서, 수동 소자(170)가 패키지 기판(110)의 하면, 또는 상면 상에 배치된 실시예에 대해 설명하였는데, 수동 소자(170)의 배치 위치가 그에 한정되는 것은 아니다. 예컨대, 수동 소자(170)는 패키지 기판(110)의 내부에 배치될 수도 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 개략적으로 보여주는 단면도이다. 도 1b를 함께 참조하여 설명하고, 도 1a 내지 도 5b의 설명 부분에서 이미 설명한 내용을 간단히 설명하거나 생략한다.
도 6를 참조하면, 본 실시예의 반도체 패키지(100f)는, 메모리 칩(130a)이 HBM 패키지 구조를 갖는다는 점에서, 도 1b의 반도체 패키지(100)와 다를 수 있다. 구체적으로, 본 실시예의 반도체 패키지(100f)는, 패키지 기판(110), 적층 칩(120), 메모리 칩(130a), 더미 실리콘 칩(140), 밀봉재(150), 외부 접속 단자(160), 및 수동 소자(170)를 포함할 수 있다. 패키지 기판(110), 더미 실리콘 칩(140), 밀봉재(150), 및 외부 접속 단자(160)는 도 1b의 반도체 패키지(100)의 설명 부분에서 설명한 바와 같다.
본 실시예의 반도체 패키지(100f)에서, 메모리 칩(130a)은 버퍼 칩(130B), 코어 칩(130C), 및 밀봉재(134)를 포함할 수 있다. 버퍼 칩(100B)은 메모리 칩(130a)의 최하부에 배치될 수 있다. 버퍼 칩(130B)은 상부로 배치된 코어 칩들(130C)보다 사이즈가 클 수 있다. 그러나 버퍼 칩(130B)의 사이즈가 그에 한정되는 것은 아니다. 예컨대, 버퍼 칩(130B)은 코어 칩들(130C)과 실질적으로 동일한 사이즈를 가질 수도 있다.
버퍼 칩(130B)은 기판(131B), 배선층(133B), 및 관통 전극(137B)을 포함할 수 있다. 기판(131B)은, 예컨대, 실리콘 기판일 수 있다. 그러나 기판(131B)이 실리콘 기판에 한정되는 것은 아니다. 예컨대, 기판(131B)은 저마늄(Ge)과 같은 다른 반도체 원소, 또는 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등과 같은 화합물 반도체를 포함할 수도 있다.
기판(131B)은 바디층과 집적 회로층을 포함할 수 있다. 바디층은 버퍼 칩(130B)의 바디를 구성할 수 있다. 집적 회로층은 바디층의 하부에 배치되고, 다수의 로직 소자들을 포함할 수 있다. 그에 따라, 버퍼 칩(130B)은 로직 칩, 또는 컨트롤 칩으로 언급될 수 있다. 버퍼 칩(130B)은 코어 칩들(130C)의 하부에 배치되어, 코어 칩들(130C)의 신호를 통합하여 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 코어 칩들(130C)로 전달할 수 있다. 실시예에 따라, 버퍼 칩(130B)은 버퍼 메모리 소자와 일반 메모리 소자를 포함할 수 있다.
배선층(133B)은 기판(131B)의 하부에 배치될 수 있다. 즉, 배선층(133B)은 기판(131B)의 집적 회로층의 하부에 배치될 수 있다. 배선층(133B)은 절연층 및 절연층 내의 다층의 배선들을 포함할 수 있다.
관통 전극(137B)은 기판(131B)을 관통하는 구조로 배치될 수 있다. 한편, 반도체 기판(131B)이 실리콘으로 형성됨에 따라, 관통 전극(137B)은 TSV로 언급될 수 있다. 관통 전극(137B)에 대해 좀더 구체적으로 설명하면, 본 실시예의 반도체 패키지(100f)에서, 관통 전극(137B)은 비아-미들(Via-middle) 구조를 가질 수 있다. 그러나 이에 한하지 않고, 관통 전극(137B)은 비아-퍼스트(Via-first) 또는 비아-라스트(Via-last) 구조를 가질 수도 있다. 여기서, 비아-퍼스트 구조는 집적 회로층이 형성되기 전에 관통 전극이 형성된 구조를 지칭하고, 비아-미들 구조는 집적 회로층 형성 후 배선층이 형성되기 전에 관통 전극이 형성된 구조를 지칭하며, 비아-라스트 구조는 배선층이 형성된 후에 관통 전극이 형성된 구조를 지칭할 수 있다. 본 실시예에서 반도체 패키지(100f)에서, 비아-미들 구조에 기인하여 관통 전극(137B)은 집적 회로층을 포함한 기판(131B)을 관통하여 배선층(133B)까지 연장할 수 있다.
관통 전극(137B)의 하면은 하부 전극 패드(134B)에 연결되고, 상면은 상부 전극 패드(136B)에 연결될 수 있다. 도 6에 도시된 바와 같이, 관통 전극(137B)의 하면은 배선층(133B)을 통해 하부 전극 패드(134B)에 연결될 수 있다. 반면에, 관통 전극(137B)의 상면은 상부 전극 패드(136B)에 바로 연결될 수 있다. 한편, 도시하지 않았지만, 기판(131B)의 상면과 배선층(133B)의 하면 상에 보호층이 형성될 수 있고, 하부 전극 패드(134B)와 상부 전극 패드(136B)는 보호층으로부터 노출될 수 있다. 하부 전극 패드(134B) 상에는 제2 범프(135)가 배치되고, 상부 전극 패드(136B) 상에는 코어 칩(130C)의 범프(135C)가 배치될 수 있다.
제2 범프(135)는 하부 전극 패드(134B) 및 배선층(133B)을 통해 관통 전극(137B)에 연결될 수 있다. 제2 범프(135)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 제2 범프(135)의 재질이 그에 한정되는 것은 아니다. 한편, 제2 범프(135)는 다중층 또는 단일층으로 형성될 수 있다. 예컨대, 다중층으로 형성되는 경우에, 외 제2 범프(135)는 구리 필러(pillar) 및 솔더를 포함할 수 있다. 단일층으로 형성되는 경우에, 제2 범프(135)는 주석-은 솔더나 구리를 포함할 수 있다.
코어 칩(130C)은 버퍼 칩(130B), 또는 하부에 배치된 다른 코어 칩(130C) 상에 범프(135C)와 접착층(132)을 통해 적층될 수 있다. 코어 칩(130C)은 버퍼 칩(130B)에 상대적인 개념일 수 있다. 코어 칩(130C)은 집적 회로층에 다수의 메모리 소자들을 포함할 수 있다. 예컨대, 메모리 소자는 DRAM, SRAM과 같은 휘발성 메모리 소자, 또는, PRAM, MRAM, FeRAM 또는 RRAM과 같은 비휘발성 메모리 소자를 포함할 수 있다. 따라서, 코어 칩(130C)은 메모리 칩일 수 있다.
코어 칩(130C)은, 기판(131C), 배선층(133C), 범프(135C), 및 관통 전극(137C)을 포함할 수 있다. 반도체 기판(131C)은 실리콘 기판일 수 있고, 바디층과 집적 회로층을 포함할 수 있다. 또한, 배선층(133C)은 층간 절연층과 다중 배선층을 포함할 수 있다. 하부 전극 패드(134C)와 상부 전극 패드(136C), 및 관통 전극(137C)은, 앞서 버퍼 칩(130B)의 하부 전극 패드(134B) 및 상부 전극 패드(136B), 및 관통 전극(137B)에 대해 설명한 바와 같다. 다만, 하부 전극 패드(134C) 상에는 범프(135C)가 배치될 수 있다.
본 실시예의 반도체 패키지(100f)의 메모리 칩(130a)에서, 버퍼 칩(130B) 상에 코어 칩들(130C)이 8개 적층될 수 있다. 그러나 버퍼 칩(130B) 상에 적층되는 코어 칩들(130C)의 개수가 8개에 한정되는 것은 아니다. 예컨대, 코어 칩들(130C)은 버퍼 칩(130B) 상에 1개 내지 7개, 또는 9개 이상 적층될 수 있다.
본 실시예의 반도체 패키지(100f)의 메모리 칩(130a)에서, 코어 칩(130C)은 DRAM 소자들을 포함한 HBM 칩일 수 있다. 그에 따라, 본 실시예의 반도체 패키지(100f)의 메모리 칩(130a)은 HBM 패키지 구조를 가질 수 있다. 이러한 HBM 패키지 구조의 메모리 칩(130a)은, 웨이퍼 상태의 버퍼 칩들(130B) 각각에 대응하는 개별 HBM 칩들, 즉 코어 칩들(130C)을 적층하고, 밀봉재(134)로 밀봉한 후, 소잉 공정을 통해 개별화하는 방법으로 제조될 수 있다.
밀봉재(134)는 버퍼 칩(130B) 상의 코어 칩들(130C), 및 접착층(132)을 덮어 밀봉할 수 있다. 밀봉재(134)는 코어 칩들(130C)을 밀봉하여 코어 칩들(130C)을 외부의 물리적 화학적 손상으로부터 보호할 수 있다. 밀봉재(134)는 예컨대, EMC로 형성될 수 있다. 그러나 밀봉재(134)는 EMC에 한정되지 않고, 다양한 물질, 예컨대, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리(UV curable) 물질 등으로 형성될 수 있다. 또한, 밀봉재(134)는 레진으로 형성되되, 필러(filler)를 함유할 수 있다. 도 6에 도시된 바와 같이, 밀봉재(134)는 최상부에 배치된 코어 칩(130C)의 상면을 덮을 수 있다. 그러나 그에 한하지 않고, 밀봉재(134)는 최상부의 코어 칩(130C)의 상면을 덮지 않을 수도 있다. 즉, 최상부의 코어 칩(130C)의 상면이 밀봉재(134)로부터 노출될 수 있다.
도 7a 내지 도 7i는 본 발명의 일 실시예에 따른 도 1b 또는 도 2의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다. 도 1b 또는 도 2를 함께 참조하여 설명하고, 도 1a 내지 도 6의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7a를 참조하면, 본 실시예의 반도체 패키지 제조방법은, 먼저, 패키지 기판(110S)을 형성한다. 본 실시예의 반도체 패키지 제조방법에서, 패키지 기판(110S)은 재배선 기판일 수 있다. 그에 따라, 패키지 기판(110S)은 바디 절연층과 재배선 라인들을 포함할 수 있다. 패키지 기판(110S)은 제1 캐리어 기판(200) 상에서 형성될 수 있다. 제1 캐리어 기판(200)은 웨이퍼와 같이 큰 사이즈의 기판일 수 있다. 또한, 제1 캐리어 기판(200) 상에서 형성된 패키지 기판(110S) 역시 다수의 패키지 기판들(110)을 포함하는 큰 사이즈의 패키지 기판(110S)일 수 있다. 참고로, 큰 사이즈의 패키지 기판 상에 후속 구성 요소들이 형성된 후, 싱귤레이션 공정을 통해 개별화 된 반도체 패키지를 웨이퍼 레벨 패키지(Wafer Level Package: WLP)라고 한다.
도 7b를 참조하면, 패키지 기판(110S) 형성 후, 패키지 기판(110S) 상에 적층 칩(120)의 하부 칩(122)을 실장한다. 하부 칩(122)은 제1 범프(125)를 통해 패키지 기판(110S) 상에 실장될 수 있다. 도 7b에 도시된 바와 같이, 하부 칩(122)은 제1 방향(X 방향)으로 패키지 기판(110) 상의 오른쪽에 배치될 수 있다. 그러나 그에 한하지 않고, 하부 칩(122)은 제1 방향(X 방향)으로 패키지 기판(110) 상의 왼쪽에 배치될 수도 있다. 도 7b에서, 하나의 하부 칩(122)이 도시되고 있지만, 패키지 기판(110S)에 포함된 개별 패키지 기판(110)에 대응하는 부분에 하나씩 하부 칩(122)이 실장될 수 있다.
하부 칩(122)은 아날로그 칩일 수 있다. 예컨대, 하부 칩(122)은 상부 칩(124)의 통신을 지원하는 모뎀(modem) 칩일 수 있다. 그러나 하부 칩(122)의 종류가 아날로그 칩이나 모뎀 칩에 한정되는 것은 아니다. 예컨대, 하부 칩(122)은 상부 칩(124)의 동작을 지원하는 다양한 종류의 집적 소자들을 포함할 수 있다.
도 7c를 참조하면, 계속해서, 상부 칩(124)이 하부 칩(122) 상에 적층될 수 있다. 상부 칩(124)은 HB 구조로 하부 칩(122) 상에 적층 및 결합할 수 있다. 본 실시예의 반도체 패키지 제조 방법에서, 상부 칩(124)의 결합이 HB 구조에 한정되는 것은 아니다. 예컨대, 본 실시예의 반도체 패키지(100)에서, 상부 칩(124)은, ACF을 이용한 본딩 구조, 범프나 솔더 볼 등과 같은 접속 부재 이용한 본딩 구조 등을 통해서 하부 칩(122)에 적층 및 결합할 수도 있다. 상부 칩(124)은, 예컨대, AP 칩일 수 있다. 상부 칩(124)은, 그 기능에 따라, 컨트롤 칩, 프로세스 칩, CPU 칩 등으로 언급될 수도 있다.
상부 칩(124)은 대응하는 하부 칩(122)에 하나씩 배치될 수 있다. 또한, 상부 칩(124)은, 도 4c에 도시된 바와 같이, 제1 방향(X 방향)으로 왼쪽으로 치우쳐, 하부 칩(122) 상에 배치될 수 있다. 그에 따라, 제1 방향(X 방향)으로 하부 칩(122)의 오른쪽 부분에 어느 정도의 여유 공간이 존재할 수 있다. 상부 칩(124)이 하부 칩(122)에 결합함으로써, 적층 칩(120)이 완성될 수 있다. 패키지 기판(110S)에 포함된 개별 패키지 기판(110)에 대응하는 부분에 하나씩 적층 칩(120)이 실장될 수 있다.
도 7d를 참조하면, 상부 칩(124)의 배치 후, 더미 실리콘 칩(140)을 하부 칩(122) 상에 상부 칩(124)의 측면에 접하도록 배치한다. 도 7d에 도시된 바와 같이, 더미 실리콘 칩(140)은 하부 칩(122)의 오른쪽 부분의 여유 공간 부분에 배치될 수 있다. 또한, 제1 방향(X 방향)으로 더미 실리콘 칩(140)의 일부가 돌출되도록 더미 실리콘 칩(140)이 하부 칩(122) 상에 배치될 수 있다.
더미 실리콘 칩(140)은 접착층(145)을 통해 하부 칩(122) 상에 접착 및 고정될 수 있다. 접착층(145) 열 전도성이 높은 재질을 포함할 수 있다. 예컨대, 접착층(145)은 TIM을 포함할 수 있다.
더미 실리콘 칩(140)은, 제2 방향(Y 방향)으로 상부 칩(124)과 실질적으로 동일한 길이를 가질 수 있다. 이러한 경우, 도 1a의 반도체 패키지(100)가 제조될 수 있다. 한편, 더미 실리콘 칩(140)은, 제2 방향(Y 방향)으로 상부 칩(124)보다 큰 길이를 가질 수 있다. 이러한 경우, 도 2의 반도체 패키지(100a)가 제조될 수 있다.
도 7e를 참조하면, 계속해서, 패키지 기판(110) 상에 메모리 칩(130)을 실장한다. 메모리 칩(130)은 제2 범프(135)를 통해 패키지 기판(110S) 상에 실장될 수 있다. 도 7e에 도시된 바와 같이, 메모리 칩(130)은 제1 방향(X 방향)으로 패키지 기판(110) 상의 왼쪽에 배치될 수 있다. 그러나 앞서 적층 칩(120)이 제1 방향(X 방향)으로 왼쪽에 배치된 경우, 메모리 칩(130)은 제1 방향(X 방향)으로 패키지 기판(110) 상의 오른쪽에 배치될 수도 있다. 도 7e에서, 하나의 메모리 칩(130)이 도시되고 있지만, 패키지 기판(110S)에 포함된 개별 패키지 기판(110)에 대응하는 부분에 하나씩 메모리 칩(130)이 실장될 수 있다.
메모리 칩(130)은 MCP 구조를 가지거나 HBM 패키지 구조를 가질 수 있다. 또한, MCP 구조나 HNB 패키지 구조에 한하지 않고, 단일 칩 구조를 가질 수도 있다. 본 실시예의 반도체 소자 제조방법에서, 메모리 칩(130)은, 예컨대, 다수의 DRAM 칩들을 포함한 MCP 구조를 가질 수 있다.
도 7f를 참조하면, 메모리 칩(130)의 실장 후, 패키지 기판(110S) 상의 적층 칩(120), 더미 실리콘 칩(140), 및 메모리 칩(130)을 덮는 밀봉재(150S)를 형성한다. 밀봉재(150S)는 패키지 기판(110S) 상에 배치된 다수의 적층 칩들(120), 더미 실리콘 칩들(140), 및 다수의 메모리 칩들(130)을 모두 덮을 수 있다. 밀봉재(150S)는 예컨대, EMC로 형성될 수 있다. 그러나 밀봉재(150S)의 재질이 EMC에 한정되는 것은 아니다.
도 7g를 참조하면, 밀봉재(150S) 형성 후, 굵은 화살표로 표시된 바와 같이, 밀봉재(150S)의 상부 부분을 제거하는 평탄화 공정을 수행한다. 평탄화 공정은 백-그라인딩 공정이라고도 한다. 평탄화 공정은, 예컨대, CMP를 통해 수행할 수 있다. 밀봉재(150S)의 평탄화 공정을 통해 적층 칩(120)의 상부 칩(124)의 상면과 더미 실리콘 칩(140)의 상면이 밀봉재(150S)로부터 노출될 수 있다. 밀봉재(150S)의 평탄화 공정 후, 상부 칩(124)의 상면, 더미 실리콘 칩(140)의 상면, 및 밀봉재(150S)의 상면은 실질적으로 동일 평면을 이룰 수 있다. 한편, 도 7g에 도시된 바와 같이, 메모리 칩(130)의 상부에는 소정 두께의 밀봉재(150S)가 유지될 수 있다.
도 7h를 참조하면, 이후, 제1 캐리어 기판(200)을 패키지 기판(110S)으로부터 분리한다. 또한, 패키지 기판(110S)과 패키지 기판(110S) 상의 구조물을 뒤집어 제2 캐리어 기판(300)에 부착한다. 즉, 제2 캐리어 기판(300) 상에 밀봉재(150S)와, 밀봉재(150S)로부터 노출된 상부 칩(124)의 상면 및 더미 실리콘 칩(140)의 상면이 부착되어 결합할 수 있다. 이때, 도 7h에 도시된 바와 같이, 패키지 기판(110S)의 하면은 상방을 향할 수 있다.
계속해서, 패키지 기판(110S)의 하면 상에 외부 접속 단자(160)를 형성한다. 외부 접속 단자(160)는, 도전성 물질, 예를 들어 솔더, Sn, Ag, Cu 및 Al 중 적어도 하나를 포함할 수 있다.
도 7i를 참조하면, 외부 접속 단자(160)의 형성 후, 패키지 기판(110S)과 패키지 기판(110S) 상의 구조물에 대하여, 화살표(S)로 표시된 바와 같이, 싱귤레이션 공정을 수행하여 개별 반도체 패지지로 분리한다. 싱귤레이션 공정을 통해, 도 1, 또는 도 2와 같은 반도체 패키지(100, 100a)가 완성될 수 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 도 1b 또는 도 2의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다. 도 1b 또는 도 2를 함께 참조하여 설명하고, 도 7a 내지 도 7i의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8a를 참조하면, 본 실시예의 반도체 패키지 제조방법은, 먼저, 제1 캐리어 기판(200) 상에 패키지 기판(110S)을 형성한다. 패키지 기판(110S)의 형성 방법에 대해서는 도 7a의 설명 부분에서 설명한 바와 같다.
도 8b를 참조하면, 패키지 기판(110) 형성 후, 패키지 기판(110) 상에 적층 칩(120)을 적층 칩(120)을 실장한다. 적층 칩(120)은 제1 범프(125)를 통해 패키지 기판(110S) 상에 실장될 수 있다. 도 8b에 도시된 바와 같이, 적층 칩(120)은 제1 방향(X 방향)으로 패키지 기판(110) 상의 오른쪽에 배치될 수 있다. 그러나 그에 한하지 않고, 적층 칩(120)은 제1 방향(X 방향)으로 패키지 기판(110) 상의 왼쪽에 배치될 수도 있다.
본 실시예의 패키지 제조방법에서는, 적층 칩(120)이 먼저 형성된 후, 적층 칩(120) 전체가 패키지 기판(110) 상에 실장될 수 있다. 다시 말해서, 하부 칩(122) 상에 상부 칩(124)을 실장하여 적층 칩(120)을 먼저 만들고, 이후, 적층 칩(120)을 패키지 기판(110) 상에 실장할 수 있다. 한편, 적층 칩(120)의 경우, 다수의 하부 칩들을 포함한 웨이퍼 상에 상부 칩들(124)을 적층하고, 싱귤레이션 함으로써, 적층 칩(120)을 만들 수 있다.
이후, 도 7d 내지 도 7i의 과정을 거쳐, 도 1b 또는 도 2의 반도체 패키지(100, 100a)를 제조할 수 있다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 도 3b 또는 도 4의 반도체 패키지를 제조하는 과정을 개략적으로 보여주는 단면도들이다. 도 3b 또는 도 4를 함께 참조하여 설명하고, 도 7a 내지 도 7i의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 9a를 참조하면, 본 실시예의 반도체 패키지 제조 방법은, 도 7a 내지 도 7g의 과정을 통해 상부 칩(124)의 상면과 더미 실리콘 칩(140)의 상면을 노출시킨다. 이후, 제1 커팅 공정(S1)을 통해, 더미 실리콘 칩(140)과 밀봉재(150S)에 소정 깊이의 트렌치(T)를 형성한다. 트렌치(T)는 제2 방향(Y 방향)으로 연장하고, 더미 실리콘 칩(140)과 밀봉재(150S)의 경계 부분에 형성될 수 있다. 트렌치(T)의 바닥면에는 남은 더미 실리콘 칩(140)의 일부가 노출되고, 제1 방향(X 방향)으로 트렌치(T)의 왼쪽 내벽에 더미 실리콘 칩(140)의 측면이 노출되며, 오른쪽 내벽에 밀봉재(150S)의 측면이 노출될 수 있다. 트렌치(T)의 형성에 의해, 밀봉재(150S)와 더미 실리콘 칩(140a)과 밀봉재(150S)에 단차 부분이 형성될 수 있다. 한편, 제1 방향(X 방향)으로 트렌치(T)의 폭은 제1 커팅 공정(S1)을 수행한 블레이드(blade)의 두께와 실질적으로 동일할 수 있다.
도 9b를 참조하면, 트렌치 형성 후, 도 7h에서 설명한 바와 같이, 제1 캐리어 기판(200)의 분리, 및 제2 캐리어 기판(300)의 부착 과정을 수행한다. 이때, 패키지 기판(110S)의 하면은 상방을 향할 수 있다. 계속해서, 패키지 기판(110S)의 하면 상에 외부 접속 단자(160)를 형성한다.
도 9c를 참조하면, 외부 접속 단자(160)의 형성 후, 패키지 기판(110S)과 패키지 기판(110S) 상의 구조물에 대하여, 싱귤레이션 공정을 수행하여 개별 반도체 패지지로 분리한다. 싱귤레이션 공정에서, 트렌치(T) 부분이 노출되고, 그에 따라, 더미 실리콘 칩(140a)과 밀봉재(150S)의 단차 부분이 외부로 노출될 수 있다. 싱귤레이션 공정을 통해, 도 3b, 또는 도 4와 같은 반도체 패키지(100b, 100c)가 완성될 수 있다. 한편, 싱귤레이션 공정은 커팅 공정이고, 제1 커팅 공정(S1)에 이어서 수행되므로, 싱귤레이션 공정은 제2 커팅 공정(S2)에 해당할 수 있다. 결국, 본 실시예의 반도체 패키지 제조방법은 2 스텝 커팅 공정을 통해 제조될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a ~ 100f: 반도체 패키지, 110, 110S: 패키지 기판, 120: 적층 칩, 122: 하부 칩, 124: 상부 칩, 125, 135: 범프, 130, 130a: 메모리 칩, 130B: 버퍼 칩, 130C: 코어 칩, 140a ~ 140c: 더미 실리콘 칩, 145: 접착층, 150, 150a ~ 150c, 110S: 밀봉재, 160: 외부 접속 단자, 170: 수동 소자, 200, 300: 캐리어 기판

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상에 배치되고, 하부 칩과 상부 칩을 구비한 적층 칩;
    상기 패키지 기판 상의 상기 적층 칩에 인접하여 배치된 메모리 칩; 및
    상기 패키지 기판 상에 상기 적층 칩과 메모리 칩을 밀봉하되, 상기 상부 칩의 상면이 노출되도록 밀봉하는 밀봉재;를 포함하고,
    상기 상부 칩에 접하여 상기 하부 칩 상에 더미 실리콘 칩이 배치된, 반도체 패키지.
  2. 제1 항에 있어서,
    상기 더미 실리콘 칩은 상면은, 상기 상부 칩의 상면과 실질적으로 동일 평면을 이루며, 상기 밀봉재로부터 노출된 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 더미 실리콘 칩의 측면은 상기 밀봉재와 패키지 기판의 측면과 실질적으로 동일 평면을 이루며, 상기 밀봉재로부터 노출된 것을 특징으로 하는 반도체 패키지.
  4. 제2 항에 있어서,
    상기 더미 실리콘 칩은, 상기 상부 칩 방향으로, 상부가 얇고 하부가 두꺼운 구조를 가지며,
    상기 더미 실리콘 칩의 얇은 부분의 측면은 상기 밀봉재로부터 노출된 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 더미 실리콘 칩은, 열 전도성 접착층을 통해 상기 하부 칩에 결합된 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 메모리 칩은 DRAM 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 재배선 기판;
    상기 재배선 기판 상에 배치되고, 하부 칩과 상부 칩을 구비한 적층 칩;
    상기 재배선 기판 상의 상기 적층 칩에 인접하여 배치된 메모리 칩;
    상기 상부 칩 상에 접하여 상기 하부 칩 상에 배치된 더미 실리콘 칩; 및
    상기 패키지 기판 상에 상기 적층 칩, 메모리 칩, 및 더미 실리콘 칩을 밀봉하는 밀봉재;를 포함하고,
    상기 상부 칩 및 더미 실리콘 칩의 상면이 상기 밀봉재로부터 노출된, 반도체 패키지.
  8. 제7 항에 있어서,
    상기 더미 실리콘 칩의 측면은 상기 패키지 기판의 측면과 실질적으로 동일 평면을 이루며, 상기 밀봉재로부터 노출된 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 더미 실리콘 칩은, 상기 상부 칩 방향으로, 상부가 얇고 하부가 두꺼운 구조를 가지며,
    상기 더미 실리콘 칩의 얇은 부분의 측면은 상기 밀봉재로부터 노출되고, 두꺼운 부분의 측면은 상기 밀봉재에 의해 덮인 것을 특징으로 하는 반도체 패키지.
  10. 재배선 기판;
    상기 재배선 기판 상에 배치되고, 하부 칩과 상부 칩을 구비한 적층 칩;
    상기 재배선 기판 상의 상기 적층 칩에 인접하여 배치된 DRAM 칩;
    상기 상부 칩 상에 접하여 상기 하부 칩 상에 배치된 더미 실리콘 칩;
    상기 패키지 기판 상에 상기 적층 칩, 메모리 칩, 및 더미 실리콘 칩을 밀봉하는 밀봉재; 및
    상기 재배선 기판 하면 상에 배치된 외부 접속 단자;를 포함하고,
    상기 상부 칩 및 더미 실리콘 칩의 상면이 상기 밀봉재로부터 노출되고, 상기 더미 실리콘 칩의 적어도 일부의 측면이 상기 밀봉재로부터 노출된, 반도체 패키지.
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