JPS61281544A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS61281544A JPS61281544A JP60123171A JP12317185A JPS61281544A JP S61281544 A JPS61281544 A JP S61281544A JP 60123171 A JP60123171 A JP 60123171A JP 12317185 A JP12317185 A JP 12317185A JP S61281544 A JPS61281544 A JP S61281544A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、−導電型の半導体基板上に形成された反対導
電型のエピタキシャル成長層内にノマイヂーラトランジ
スタと相補型ＭＯＳトランジスタを分離層を挟んで形成
する半導体集積回路の製造方法に関する。
電型のエピタキシャル成長層内にノマイヂーラトランジ
スタと相補型ＭＯＳトランジスタを分離層を挟んで形成
する半導体集積回路の製造方法に関する。
従来、モノリシック半導体集積回路の中のバイポーラト
ランジスタと相補型トランジスタは、第２図に示すよう
な構造をとっている０図において例えばＰ型のシリコン
基板１の上に部分的にＮ０埋込拡散層２を介して成長さ
せたＮ型エピタキシャル層３の中の埋込拡散層２の上の
Ｎ型領域中にはＰ型ベース層・６とＮ°エミッタ層５の
二重拡散層構造をもつバイポーラ型トランジスタが構成
され、ベース層６の外側にはＮ１コレクタコンタクｌ■
が拡散されている。このバイポーラ・、トランジスタの
領域とＰ型置離層４を介して相補型ＭＯＳトランジスタ
が位置する。すなわちＰチャネルＭＯＳトランジスタは
Ｎ型エピタキシャル層３の表面牽チャネル形成部分とす
るもので、エピタキシャル層３に拡散されたＰ型ソース
、ドレイン９．１０およびそれを囲むＮ１チャネルスト
・ツノ々８を有する。 ＮチャネルＭＯＳ ）ランジスタはＰチャネルＭＯ５
型トランジスタの領域に隣接するエピタキシャル層３の
中に設けられた島状のＰＩ″７エル１１の表面をチャネ
ル形成部分とするもので、Ｐウェル１１に拡散されたＮ
型ソース、ドレイン１３．１４およびそれを囲むＰ型チ
ャネルスト・ツバ１２を有する。図示しないが各ソース
、ドレインの間の表面」二にはゲート酸化膜を介してゲ
ート電極を備える。 バイポーラ型トランジスタは、ＭＯＳ トランジスタ
に比較して大電流を流せる特徴があり、一方ＭＯＳトラ
ンジスタはバイポーラトランジスタに比較して入力イン
ピーダンスが高く、消費電力が低いという特徴がある。 そこで第２図に示したように両者も同一半導体基板内に
形成し、各々の特徴を生かす方法として論理回路をＭＯ
Ｓ型で構成し、出力回路をバイポーラ型で構成する事が
知られている。 この場合バイポーラトランジスタに要求される特徴とし
て高耐圧、大電流があるが、そのような要求を満たすこ
とは、ＭＯＳトランジスタと共通エピタキシャル層内に
形成するために種々の制約があった。高耐圧化のために
バイポーラトランジスタを耐圧とｈｒｔを各々独立に制
約できる二重ベース構造にする方法がある。しかしその
ためには製造工程が複雑化する欠点があった。
ランジスタと相補型トランジスタは、第２図に示すよう
な構造をとっている０図において例えばＰ型のシリコン
基板１の上に部分的にＮ０埋込拡散層２を介して成長さ
せたＮ型エピタキシャル層３の中の埋込拡散層２の上の
Ｎ型領域中にはＰ型ベース層・６とＮ°エミッタ層５の
二重拡散層構造をもつバイポーラ型トランジスタが構成
され、ベース層６の外側にはＮ１コレクタコンタクｌ■
が拡散されている。このバイポーラ・、トランジスタの
領域とＰ型置離層４を介して相補型ＭＯＳトランジスタ
が位置する。すなわちＰチャネルＭＯＳトランジスタは
Ｎ型エピタキシャル層３の表面牽チャネル形成部分とす
るもので、エピタキシャル層３に拡散されたＰ型ソース
、ドレイン９．１０およびそれを囲むＮ１チャネルスト
・ツノ々８を有する。 ＮチャネルＭＯＳ ）ランジスタはＰチャネルＭＯ５
型トランジスタの領域に隣接するエピタキシャル層３の
中に設けられた島状のＰＩ″７エル１１の表面をチャネ
ル形成部分とするもので、Ｐウェル１１に拡散されたＮ
型ソース、ドレイン１３．１４およびそれを囲むＰ型チ
ャネルスト・ツバ１２を有する。図示しないが各ソース
、ドレインの間の表面」二にはゲート酸化膜を介してゲ
ート電極を備える。 バイポーラ型トランジスタは、ＭＯＳ トランジスタ
に比較して大電流を流せる特徴があり、一方ＭＯＳトラ
ンジスタはバイポーラトランジスタに比較して入力イン
ピーダンスが高く、消費電力が低いという特徴がある。 そこで第２図に示したように両者も同一半導体基板内に
形成し、各々の特徴を生かす方法として論理回路をＭＯ
Ｓ型で構成し、出力回路をバイポーラ型で構成する事が
知られている。 この場合バイポーラトランジスタに要求される特徴とし
て高耐圧、大電流があるが、そのような要求を満たすこ
とは、ＭＯＳトランジスタと共通エピタキシャル層内に
形成するために種々の制約があった。高耐圧化のために
バイポーラトランジスタを耐圧とｈｒｔを各々独立に制
約できる二重ベース構造にする方法がある。しかしその
ためには製造工程が複雑化する欠点があった。
本発明は、Ｆ述の欠点を除去して製造工程を従来より複
雑化することなく、二重ベース構造を有するバイポーラ
トランジスタを相補型ＭＯＳトランジスタと共通エピタ
キシャル層内に形成してバイポーラトランジスタの高耐
圧化を得る半導体集積回路の製造方法を提供することを
目的とする。
雑化することなく、二重ベース構造を有するバイポーラ
トランジスタを相補型ＭＯＳトランジスタと共通エピタ
キシャル層内に形成してバイポーラトランジスタの高耐
圧化を得る半導体集積回路の製造方法を提供することを
目的とする。
本発明は、相補型ＭＯ５トランジスタの形成にはエピタ
キシャル層の導電型と異なる導電型の拡散が不純物濃度
を変えて２回収−り行われることを利用して二重ベース
構造のエクストリンシックベースを相補型ＭＯ５Ｌラン
ジス゛りの低不純物濃度領域形成と同一工程の拡散によ
り形成し、イントリンシックベースを相補型Ｍｏｓ ”
）ランジスタの高不純物濃度領域形成と同一１程の拡散
により形成することによって上記の目的を達成する。Ｍ
ＯＳ）ランジスタの低不純物濃度領域としてはウェル領
域あるいはチャネルストッパ領域を利用し、高年・□臓
物濃度領域としてはソース、ドレイン領域を利用するこ
とが望ましい。
キシャル層の導電型と異なる導電型の拡散が不純物濃度
を変えて２回収−り行われることを利用して二重ベース
構造のエクストリンシックベースを相補型ＭＯ５Ｌラン
ジス゛りの低不純物濃度領域形成と同一工程の拡散によ
り形成し、イントリンシックベースを相補型Ｍｏｓ ”
）ランジスタの高不純物濃度領域形成と同一１程の拡散
により形成することによって上記の目的を達成する。Ｍ
ＯＳ）ランジスタの低不純物濃度領域としてはウェル領
域あるいはチャネルストッパ領域を利用し、高年・□臓
物濃度領域としてはソース、ドレイン領域を利用するこ
とが望ましい。
【発明の実施例】 ′
以下本発明に基づいた実施例を図を引用して説明する。
各図において第２図と共通の部分には同一の符号が付さ
れている。第１図は本・発明の一実施例を製造工程順に
示し、第１図（ａ）において比抵抗１０〜２０Ω・１の
Ｐ型シリコン基板ｌの上に１０〜２００７口の抵抗のＮ
゛埋込拡散層２を介して比抵抗２〜５Ω・１．厚さ８〜
１２ｐ１ａのＮ型エピタキシャルｉｉ成長させ、さらに
アイツレ−□ジョン拡散を行ってＰ型置離層４を形成し
た状態を示し、第２図に示した従来構造の製造の場合と
同様である。 次に第１図（ｂｌにおいては、分離層４で囲まれた領域
にＰ型の拡・散により二重ベース構造のエクストリンシ
ックベー１層１６を形成すると同時にＮチ・ヤネルＭＯ
３）ランジスタのＰウェル１１を形成する。 この時のエクストリンシックベース層１６およびＰウェ
ル」１は１・Ｘ’ＩＯ”ｅｌｍ−’前後の表面不純物濃
度。 約５ｎの拡散深さである。第１図（０）は、イントリン
シックベ−ス層１５とＰチャネルＭＯＳトラ・ン□ジス
タのソース、ドレイン９．１０およびＮチャネルＭＯＳ
トランジスタのチャネルストッパ１２と同時に形成する
工程を示す。このＰ型拡散は、１０１畠〜ｌ Ｑ ”
ｃｓ−”となる表面不純物濃度、２〜３−の拡散深さで
行う、第１図（ｄｌにおいては、さらにＮ型拡散を行い
、バイポーラトランジスタのエミッタ５．コレクタコン
タクト？、Ｐチ・ヤネルＭＯＳトランジスタのチャネル
ストッパ８．ＮチャネルＭＯＳ トランジスタのソー
ス、ドレイン１３．１４を同時に形成・する、このＮ型
拡散はＩＱ２６〜ＩＱ”ａｍ−”となる表面不純物濃度
、１〜２μの拡散深さで行われる。 このような製造工程を経ることにより、従来と変わらな
い工程数によってバイポーラ部のヘースを二重ベース構
造とすることができ、かつ二重ベース構造のエクストリ
ンシックベース層をＰウェルと同時に拡散形成するので
、拡散深さが深くしかも低濃度にでき、バイポーラトラ
ンジスタの高耐圧化が容品に達成できることになる。本
実施例では二重ベース構造でない場合に約７０Ｖ程度で
あった■。。の（直を１００ｖ以上とすることができる
。 第３図は別の実施例によりつくられた半導体集積回路を
示し、エクストリンシックベース１６をＮチャネルＭＯ
Ｓ ）ランジスタのチャネルストッパ１２と同時に形
成し、ＰチャネルＭＯＳ ）ランジスタのソース、ド
レイン９．ｌＯと同時にイントリンシソクヘース１５を
形成したものである。
れている。第１図は本・発明の一実施例を製造工程順に
示し、第１図（ａ）において比抵抗１０〜２０Ω・１の
Ｐ型シリコン基板ｌの上に１０〜２００７口の抵抗のＮ
゛埋込拡散層２を介して比抵抗２〜５Ω・１．厚さ８〜
１２ｐ１ａのＮ型エピタキシャルｉｉ成長させ、さらに
アイツレ−□ジョン拡散を行ってＰ型置離層４を形成し
た状態を示し、第２図に示した従来構造の製造の場合と
同様である。 次に第１図（ｂｌにおいては、分離層４で囲まれた領域
にＰ型の拡・散により二重ベース構造のエクストリンシ
ックベー１層１６を形成すると同時にＮチ・ヤネルＭＯ
３）ランジスタのＰウェル１１を形成する。 この時のエクストリンシックベース層１６およびＰウェ
ル」１は１・Ｘ’ＩＯ”ｅｌｍ−’前後の表面不純物濃
度。 約５ｎの拡散深さである。第１図（０）は、イントリン
シックベ−ス層１５とＰチャネルＭＯＳトラ・ン□ジス
タのソース、ドレイン９．１０およびＮチャネルＭＯＳ
トランジスタのチャネルストッパ１２と同時に形成する
工程を示す。このＰ型拡散は、１０１畠〜ｌ Ｑ ”
ｃｓ−”となる表面不純物濃度、２〜３−の拡散深さで
行う、第１図（ｄｌにおいては、さらにＮ型拡散を行い
、バイポーラトランジスタのエミッタ５．コレクタコン
タクト？、Ｐチ・ヤネルＭＯＳトランジスタのチャネル
ストッパ８．ＮチャネルＭＯＳ トランジスタのソー
ス、ドレイン１３．１４を同時に形成・する、このＮ型
拡散はＩＱ２６〜ＩＱ”ａｍ−”となる表面不純物濃度
、１〜２μの拡散深さで行われる。 このような製造工程を経ることにより、従来と変わらな
い工程数によってバイポーラ部のヘースを二重ベース構
造とすることができ、かつ二重ベース構造のエクストリ
ンシックベース層をＰウェルと同時に拡散形成するので
、拡散深さが深くしかも低濃度にでき、バイポーラトラ
ンジスタの高耐圧化が容品に達成できることになる。本
実施例では二重ベース構造でない場合に約７０Ｖ程度で
あった■。。の（直を１００ｖ以上とすることができる
。 第３図は別の実施例によりつくられた半導体集積回路を
示し、エクストリンシックベース１６をＮチャネルＭＯ
Ｓ ）ランジスタのチャネルストッパ１２と同時に形
成し、ＰチャネルＭＯＳ ）ランジスタのソース、ド
レイン９．ｌＯと同時にイントリンシソクヘース１５を
形成したものである。
本発明によれば、バイポーラトランジスタの二重ベース
構造を、ＭＯＳ ）ランジスタのウェルあるいはチャネ
ルスＩ・ソバの形成のようなエピタキシ □ャル層と異
なる導電形の低不純物濃度領域形成のための拡散と同時
にエクストリンシックベースを形成し、ソース、ドレイ
ンの形成のようなエピタキシャル層と異なる導電形の高
不純物濃度領域形成のための拡散と同時にイントリンシ
ソクヘースを形成することにより作成する事によって、
従来と製造工程数を増加さセる事なく、半導体集積回路
のバイポーラトランジスタの高耐圧化を達成できる。
構造を、ＭＯＳ ）ランジスタのウェルあるいはチャネ
ルスＩ・ソバの形成のようなエピタキシ □ャル層と異
なる導電形の低不純物濃度領域形成のための拡散と同時
にエクストリンシックベースを形成し、ソース、ドレイ
ンの形成のようなエピタキシャル層と異なる導電形の高
不純物濃度領域形成のための拡散と同時にイントリンシ
ソクヘースを形成することにより作成する事によって、
従来と製造工程数を増加さセる事なく、半導体集積回路
のバイポーラトランジスタの高耐圧化を達成できる。
第１図は本発明の一実施例の製造］二重を順に示す断面
図、第２図は従来の半導体集積回路の要部を示す断面図
、第３図は本発明の別の実施例による半導体集積回路の
要部を示す断面図である。 ！：Ｐ型シリコン基板、３：Ｎ型エピタキシャル成長層
、４：Ｐ型分離層、８，１２：チャネルストッパ、９，
１０，１３，１４ ：ソース、ドレイン、ｌｌ：Ｐウ
ェル、１５：’イントリンシックベースＮｇ、１６：＼
；
図、第２図は従来の半導体集積回路の要部を示す断面図
、第３図は本発明の別の実施例による半導体集積回路の
要部を示す断面図である。 ！：Ｐ型シリコン基板、３：Ｎ型エピタキシャル成長層
、４：Ｐ型分離層、８，１２：チャネルストッパ、９，
１０，１３，１４ ：ソース、ドレイン、ｌｌ：Ｐウ
ェル、１５：’イントリンシックベースＮｇ、１６：＼
；
Claims (1)
- 【特許請求の範囲】 １）第一導電型の半導体基板上に形成された第二導電型
のエピタキシャル成長層内に二重ベース構造を有するバ
イポーラトランジスタと相補型ＭＯＳトランジスタを分
離層を挟んで形成する際に、バイポーラトランジスタの
エクストリンシックベースを相補型ＭＯＳトランジスタ
の第一導電型の低不純物濃度領域の形成と同一工程の拡
散により形成し、イントリンシックベースを相補型ＭＯ
Ｓトランジスタの第一導電型の高不純物濃度領域の形成
と同一工程の拡散により形成することを特徴とする半導
体集積回路の製造方法。 ２）特許請求の範囲第１項記載の方法において、第一導
電型の低不純物濃度領域がウェル領域あるいはチャネル
ストッパ領域であることを特徴とする半導体集積回路の
製造方法。 ３）特許請求の範囲第１項記載の方法において、第一導
電型の高不純物濃度領域がソース、ドレイン領域である
ことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123171A JPS61281544A (ja) | 1985-06-06 | 1985-06-06 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123171A JPS61281544A (ja) | 1985-06-06 | 1985-06-06 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281544A true JPS61281544A (ja) | 1986-12-11 |
Family
ID=14853939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123171A Pending JPS61281544A (ja) | 1985-06-06 | 1985-06-06 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281544A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01111366A (ja) * | 1987-10-26 | 1989-04-28 | Hitachi Ltd | 半導体装置の製造方法 |
| EP0319047A2 (en) * | 1987-12-04 | 1989-06-07 | Nissan Motor Co., Ltd. | Power integrated circuit |
| EP0403449A2 (en) * | 1989-06-14 | 1990-12-19 | STMicroelectronics S.r.l. | Mixed technology intergrated device comprising complementary LDMOS power transistors, CMOS and vertical PNP integrated structures having an enhanced ability to withstand a relatively high supply voltage |
| USRE37424E1 (en) * | 1989-06-14 | 2001-10-30 | Stmicroelectronics S.R.L. | Mixed technology integrated device comprising complementary LDMOS power transistors, CMOS and vertical PNP integrated structures having an enhanced ability to withstand a relatively high supply voltage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269360A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Micro Comput Eng Ltd | 半導体装置とその製造方法 |
-
1985
- 1985-06-06 JP JP60123171A patent/JPS61281544A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269360A (ja) * | 1985-05-24 | 1986-11-28 | Hitachi Micro Comput Eng Ltd | 半導体装置とその製造方法 |
Cited By (4)
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|---|---|---|---|---|
| JPH01111366A (ja) * | 1987-10-26 | 1989-04-28 | Hitachi Ltd | 半導体装置の製造方法 |
| EP0319047A2 (en) * | 1987-12-04 | 1989-06-07 | Nissan Motor Co., Ltd. | Power integrated circuit |
| EP0403449A2 (en) * | 1989-06-14 | 1990-12-19 | STMicroelectronics S.r.l. | Mixed technology intergrated device comprising complementary LDMOS power transistors, CMOS and vertical PNP integrated structures having an enhanced ability to withstand a relatively high supply voltage |
| USRE37424E1 (en) * | 1989-06-14 | 2001-10-30 | Stmicroelectronics S.R.L. | Mixed technology integrated device comprising complementary LDMOS power transistors, CMOS and vertical PNP integrated structures having an enhanced ability to withstand a relatively high supply voltage |
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