JP2005166796A - 半導体装置 - Google Patents

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Abstract

【課題】 従来での半導体装置では、主電流が流れる主配線部の配線幅が、狭く、均一に形成されており、主配線部での電圧降下により、素子内のセルが均一動作しないという問題があった。
【解決手段】 本発明の半導体装置では、主電流が流れる主配線部２４の一端２４１の配線幅Ｗ１を、主配線部２４の他端２４２の配線幅Ｗ２より広く形成する。そして、主配線部２４の配線幅は、一端２４１から他端２４２へと徐々に狭まるように形成される。そのことで、主電流が流れる電極パッド部２２の近傍に位置するセルと遠方に位置するセルとにおける、駆動電圧の差を低減できる。その結果、本発明では、主配線部２４での電圧降下を抑止し、素子内のセルの均一動作を実現できる。
【選択図】 図４

Description

本発明の半導体装置は、多結晶シリコンから形成される固定電位絶縁電極及びソース領域と金属層とのオーミック接続性を向上させる素子に関する。
従来の横型絶縁ゲートトランジスタでは、半導体層の主表面にエミッタ電極とゲート電極とが櫛歯形状に配置されている。そして、それらの歯部において、長手方向の単位長さ当たりの抵抗が等しく、コレクタ電極からエミッタ電極に流れるオン電流の一部集中を防止する構造が開示されている（例えば、特許文献１参照）。
従来のトランジスタでは、櫛歯形状のベース電極及びエミッタ電極を有する構造が開示されている（例えば、非特許文献１参照）。
図１０及び図１１を参照して、従来における半導体装置の構造の一例を示す。図１０（Ａ）は素子の斜視図であり、図１０（Ｂ）は上面図である。図１１（Ａ）は図１０（Ｂ）のＣ−Ｃ線方向の断面図であり、図１１（Ｂ）は図１０（Ｂ）のＤ−Ｄ線方向の断面図である。
先ず、図１０（Ａ）に示す如く、従来の半導体装置は、Ｎ型の半導体基板５１、Ｎ型の半導体基板５１上にはＮ型のエピタキシャル層５２が形成されている。Ｎ型のエピタキシャル層５２には、Ｎ型のソース領域５４とトレンチ５７とが互いに直交するように形成されている。そして、トレンチ５７には、その内壁を被覆するように絶縁膜５６が形成されている。また、トレンチ５７には、高濃度のＰ型多結晶シリコン（ポリシリコン）から成る固定電位絶縁電極５５が形成されている。尚、エピタキシャル層５２は主にドレイン領域５３として用いられ、エピタキシャル層５２の固定電位絶縁電極５５に挾まれた領域をチャネル領域５８と呼ぶことにする。
そして、固定電位絶縁電極５５が高濃度のＰ型ポリシリコンであり、チャネル領域５８表面に形成されるソース領域５４と固定電位絶縁電極５５とがＡｌ層６１を介して同電位に保たれる。そのため、チャネル領域５８には、仕事関数差により、周囲の固定電位絶縁電極５５より空乏層が形成される。そして、チャネル領域５８には伝導電子に対するポテンシャル障壁が形成され、ソース領域５４とドレイン領域５３とは初めから電気的に遮断された状態となっている。
次に、図１０（Ｂ）に示す如く、固定電位絶縁電極５５はストライプ状をしており、その両端はＰ型のゲート領域５９に接している。そして、ゲート領域５９表面にはゲート電極Ｇが形成されている。ゲート領域５９からドレイン領域５３及びチャネル領域５８へ自由キャリア（正孔）が供給される。また、固定電位絶縁電極５５間に囲まれたチャネル領域５８は、ひとつの単位セルを形成している。
図１１（Ａ）に示す如く、Ｈ２をチャネル厚み、Ｌ２をチャネル長と呼ぶ。つまり、チャネル厚みＨ２とは、チャネル領域において対向する絶縁膜５６間の間隔であり、チャネル長Ｌ２とは、溝の側壁に沿って、ソース領域５４の底面から固定電位絶縁電極５５の底面までの距離をいう。また、基板５１裏面にはＡｌ層６０が形成されている。
特開平５−２９６１４号公報（第７−８頁、第１−３図） Ｓ．Ｍ．Ｚｅｅ著「半導体デバイス」産業図書、Ｐ１２６−１２７
上述したように、従来の半導体装置では、図示したように、ソース領域５４はゲート領域５９間に配置されている。主電流が流れるソース電極配線は、ソース領域５４上面にオーミックコンタクトする複数のソース電極枝配線とエピタキシャル層５２の１側辺近傍に配置される１本のソース電極主配線とから成る。そして、ソース電極主配線の一端は、例えば、エピタキシャル層５２表面のコーナー部に配置されるソース電極Ｓパッド部に接続している。つまり、ソース電極枝配線は、該ソース電極パッド部の近傍の地点と、遠方の地点とでは、配線抵抗により、電位が異なるという問題があった。そして、１つの素子内には複数のセルが形成されており、接続するソース電極枝配線の配置地点により、セル毎のゲート−ソース間電圧の差が生じていた。この電圧差により、素子内での不均一動作をもたらしていた。
本発明では、主電流の流れるソース電極主配線の配線幅に関し、ソース電極パッド部近傍を広くし、離れるにつれて徐々に狭めるように形成することで、配線抵抗の低減を図り、素子内の任意のセルが均一動作することを目的とする。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、複数のセルが形成される半導体層と、該半導体層の主表面に露出する複数の電流通過領域及び制御領域と、前記主表面上で、前記電流通過領域と電気的に接続する第１配線層と、前記主表面上で、前記第１配線層と電気的に接続する電流通過電極パッド部とを有し、前記第１配線層は第１主配線部及び該第１主配線部から一方向へと延在する複数の第１枝配線部とから成り、前記第１主配線部の配線幅は前記第１枝配線部の配線幅よりも広いことを特徴とする。従って、本発明の半導体装置では、主配線部での過度の電流集中を抑制できる。
また、本発明の半導体装置では、前記第１主配線部の一端は前記通過電極パッド部と接続し、前記第１主配線部の一端の配線幅は、前記第１主配線部の他端の配線幅よりも広いことを特徴とする。従って、本発明の半導体装置では、電流通過電極パッド部近傍の第１主配線部での配線抵抗を低減させ、電流通過電極パッド部から遠方に配置されたセルに対しても、より均一な電圧を印加することができる。
また、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体基板及び該基板表面に積層される一導電型のエピタキシャル層と、実質、等間隔をなして互いに平行になるように、前記エピタキシャル層表面から形成された複数のトレンチと、前記トレンチの内壁には絶縁膜が形成され、前記絶縁膜を覆うように前記トレンチ内を充填する逆導電型の多結晶シリコンから成る固定電位絶縁電極と、前記トレンチ間に位置し、前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、前記ソース領域と離間され、少なくとも前記絶縁膜とその一部を隣接するように配置されるゲート領域と、前記固定電位絶縁電極間に位置し、少なくとも前記ソース領域の下方に位置するチャネル領域とを具備し、前記エピタキシャル層表面上で、前記ソース領域と電気的に接続するソース電極配線層は、ソース電極主配線部及び該ソース電極主配線部から一方向へと延在する複数のソース電極枝配線部とから成り、前記ソース電極主配線部の配線幅は前記ソース電極枝配線部の配線幅よりも広いことを特徴とする。従って、本発明の半導体装置では、主電流を授受するソース電極配線において、チップ内の全てのセルを均一に動作させるために、ソース電極主配線部における配線抵抗を低減させることができる。
本発明の半導体装置では、主電流が流れる主配線部の配線幅に関し、電極パッド部と接続する一端の配線幅がその他端の配線幅よりも広くなるように形成される。そして、大電流を流す素子では、配線抵抗による電圧降下が大きく、配線による電圧降下を抑えることが必要である。そこで、本発明では、該一端の配線幅を広くし、配線幅を徐々に狭めることで、主配線部での電圧降下を抑止し、素子内でのセルの均一動作を実現できる。
また、本発明の半導体装置では、主電流を流し、特に、配線による電圧降下の影響を受ける主配線部のみの配線幅を広げる。この構造により、本発明では、素子内の実動作領域も確保でき、主電流を流す主配線部での電圧降下も抑止できる。そして、所望のセル数が確保され、そのセルの均一動作も実現できる。
以下に、本発明における半導体装置及びその製造方法の一実施の形態について、図１〜図９を参照にして詳細に説明する。
先ず、図１から図４を参照とし、本実施の形態の半導体装置について、以下に説明する。
図１（Ａ）は本発明の半導体装置の構造を示す斜視図であり、図１（Ｂ）は本発明の半導体装置の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ型の半導体基板１上にはＮ型のエピタキシャル層２が堆積されている。複数のトレンチ７が、エピタキシャル層２表面から形成されている。トレンチ７は、等間隔をなして互いに平行となるように配置されている。そして、基板１はドレイン取り出し領域として用いられており、エピタキシャル層２は、主に、ドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面に対して側壁がほぼ垂直にエッチングされ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が注入された、例えば、多結晶シリコンが堆積されている。そして、詳細は後述するが、トレンチ７内の多結晶シリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）を介してソース領域４と電気的に接続されている。そのことで、トレンチ７内のＰ型の多結晶シリコンは、ソース電極Ｓと同電位の固定電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。
図１（Ａ）及び図１（Ｂ）に示す如く、本実施の形態では、ゲート領域９はソース領域４と離間され、エピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図示の如く、Ｙ軸方向に延びる２本のゲート領域９間には、１本のソース領域４が形成されている。ソース領域４は、それぞれのゲート領域９から等距離に位置するように１本形成されている。ソース領域４は、Ｙ軸方向にゲート領域９とほぼ平行に位置している。一方、固定電位絶縁電極５を形成するトレンチ７は、ソース領域４及びゲート領域９と直交する方向に、つまり、Ｘ軸方向に形成されている。そして、トレンチ７の両端は、それぞれゲート領域９とその形成領域の一部を重畳する。また、トレンチ７はＹ軸方向に一定の間隔を保ちながら、形成されている。
次に、図２を参照して本発明の半導体装置の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向の断面図であり、図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向の断面図である。
図２（Ａ）に示す如く、主に、ソース領域４の下方に位置し、トレンチ７に囲まれた領域がチャネル領域８である。チャネル領域８では、矢印Ｈ１をチャネル厚み、矢印Ｌ１をチャネル長とする。つまり、チャネル厚みＨ１とは、チャネル領域８において対向する絶縁膜６間の間隔であり、チャネル長Ｌ１とは、トレンチ７の側壁に沿って、ソース領域４底面から固定電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ型の基板１の裏面には、例えば、Ａｌ層１０がオーミックコンタクトしている。このＡｌ層１０を介してドレイン電極Ｄが形成されている。
一方、エピタキシャル層２表面には絶縁層としてのシリコン酸化膜１２（図２（Ｂ）参照）が形成されている。そして、このシリコン酸化膜１２に設けられたコンタクト領域１３（図２（Ｂ）参照）を介して、Ａｌ層１１がソース領域４にオーミックコンタクトしている。また、Ａｌ層１１はコンタクト領域１３を介して、固定電位絶縁電極５にもオーミックコンタクトしている。この構造により、上述の如く、固定電位絶縁電極５にはソース電位が印加され、ソース領域４と固定電位絶縁電極５とは同電位に保たれる。また、実質、ソース領域４の下方に位置するチャネル領域８も固定電位絶縁電極５と同電位に保たれる。尚、チャネル領域８は主電流の導通路となり、電流を遮断、もしくは電流量を制御し得る。そのため、その条件を満たしていれば単位セルを構成する固定電位絶縁電極５の形状、ソース領域４の形状などは任意である。
図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、ゲート領域９上には、シリコン酸化膜１２に設けられたコンタクト領域１４を介して、例えば、Ａｌから成るゲート電極Ｇが形成されている。尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、図１（Ａ）、図１（Ｂ）、図２（Ａ）及び図２（Ｂ）に示す如く、断面図および上面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
次に、本発明の半導体素子の動作原理を説明する。
先ず、半導体素子のＯＦＦ動作について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ型の基板１、Ｎ型のエピタキシャル層２から成るドレイン領域３、トレンチ７間に位置するＮ型のチャネル領域８およびＮ型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作させるとＯＦＦ動作を成すことができないようにみられる。
しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層１１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ型のポリシリコンとＮ型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル厚みＨ１を調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。
この構造により、Ｎ型のドレイン領域３とＮ型のソース領域４とを擬似的なＰ型領域であるチャネル領域８によって、ＰＮ接合分離することができる。つまり、本発明の半導体装置は、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体装置がＯＦＦ時ではドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓおよびゲート電極Ｇが接地されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面には、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体装置の耐圧特性を左右する。
ここで、図３を参照とし、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示している。図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ型のポリシリコン領域とチャネル領域８であるＮ型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１１を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
具体的には、Ａｌ層１１を介してＰ型のポリシリコン領域とＮ型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されている。この状態は、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そのことで、Ｎ型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。
しかしながら、チャネル領域８の不純物濃度は１Ｅ１４（／ｃｍ３）程度、厚みは１．０〜１．４μｍ程度であるため、チャネル領域８は、固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。そのことで、図示の如く、Ｐ型のポリシリコン領域内のイオン化アクセプタとＮ型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。その結果、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。
次に、半導体素子のＯＦＦ動作からＯＮ動作へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入されるが、上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜６界面に流れ込む。そして、チャネル領域８の絶縁膜６界面に自由キャリア（正孔）が充填されることで、Ｐ型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そのことで、チャネル領域８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その結果、チャネル領域８の空乏層が減退し、中央領域からチャネルが開き、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時に行き渡り、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Ｇが所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８ならびにドレイン領域３の形成するＰＮ接合が順バイアスとなる。そして、自由キャリア（正孔）がチャネル領域８ならびにドレイン領域３に直接注入される。その結果、チャネル領域８ならびにドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。すると伝導度変調によりドレイン領域３およびチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
次に、図４から図７を参照して、本発明の半導体素子表面の配線構造について説明する。図４は本発明の半導体素子のソース配線層及びゲート配線層を示した上面図である。図５（Ａ）から（Ｃ）は本発明のソース配線層を模式的に示した上面図である。図６は（Ａ）は本発明の半導体素子上面の配線層を模式的に示した上面図である。図６（Ｂ）は従来の半導体素子上面の配線層を模式的に示した上面図である。図７は本発明の配線層の特徴を説明するための特性図である。
図４に、Ａｌから成るソース電極パッド２２、ソース電極配線層２３、ゲート電極パッド２６、ゲート電極配線層２７の配置を示す。尚、ソース領域４、固定電位絶縁電極５、ゲート領域９、絶縁層は図示していない。
本実施の形態では、ソース電極パッド部２２は、例えば、正方形の形状である主表面のコーナー部に配置されている。そして、ソース電極配線層２３は、ソース電極主配線部２４及びソース電極枝配線部２５から構成されている。ソース電極主配線部２４は、エピタキシャル層２表面の１側辺の近傍領域に配置されている。具体的には、図示したＸ軸方向に、その主表面側辺と平行に１本配置されている。一方、ソース電極枝配線部２５は、複数本形成され、図示したＹ軸方向に、ソース電極主配線部２４から延在している。尚、本実施の形態では、ソース電極パッド部２２及びソース電極主配線部２４は、実動作領域の周囲に配置される非実動作領域上面に形成されている。
また、ゲート電極パッド部２６は、ソース電極パッド部２２が配置されているコーナー部と対向するコーナー部に配置されている。そして、ゲート電極配線層２７は、ゲート電極主配線部２８及びゲート電極枝配線部２９から構成されている。ゲート電極主配線部２８は、エピタキシャル層２表面の１側辺の近傍領域に配置されている。具体的には、図示したＸ軸方向に、その主表面側辺と平行に１本配置されている。一方、ゲート電極枝配線部２９は、複数本形成され、図示したＹ軸方向に、ゲート電極主配線部２８から延在している。本実施の形態では、図示していないが、ゲート領域９を構成するＰ型の拡散領域が実動作領域の周囲を囲っている。そのことで、半導体素子の主表面では、ゲート電極配線層２７が、ソース電極配線層２３の周囲を囲むように配置されている。尚、本実施の形態では、ゲート電極パッド部２６及びゲート電極主配線部２８は、実動作領域の周囲に配置される非実動作領域上面に形成されている。
図示したように、本実施の形態では、ソース電極主配線部２４とゲート電極主配線部２８とは、それぞれエピタキシャル層２表面の対向する側辺の近傍に配置されている。上述したように、ソース電極枝配線部２５とゲート電極枝配線部２９とは、それぞれ図示したＹ軸方向に延在する。そして、ソース電極枝配線部２５とゲート電極枝配線部２９とは、交互に櫛歯状に配置されている。ソース電極枝配線部２５及びゲート電極枝配線部２９では、それぞれソース電極主配線部２４及びゲート電極主配線部２８と電流の授受を行う。また、ソース電極枝配線部２５及びゲート電極枝配線部２９では、それぞれソース領域４及びゲート領域９と電流の授受を行う。
本実施の形態では、主電流を授受するソース電極主配線部２４において、ソース電極パッド部２２と接続するその一端２４１の配線幅Ｗ１が、ソース電極パッド部２２から遠方に位置する他端２４２の配線幅Ｗ２よりも広くなるように形成されている。図示したように、ソース電極主配線部２４からは、ソース電極枝配線部２５が延在している。図４では、例えば、ソース電極主配線部２４から７本のソース電極枝配線部２５が出る場合を示している。そして、各ソース電極枝配線部２５が各セルのソース領域４とオーミックコンタクトし、主電流を授受する。尚、図示したように、ソース電極主配線部２４の配線幅は、ソース電極枝配線部２５の配線幅より広くなるように形成されている。
ここで、上述したように、ソース領域４の幅はチャネル厚みＨ１と同じであり、半導体装置のＯＦＦ動作との関係により決定される。そして、ソース領域４は実動作領域のＹ軸方向に同一幅で配置されるので、ソース電極枝配線部２５の配線幅Ｗ３も、一定である。よって、各７本のソース電極枝配線部２５での電圧降下の程度にはあまり差はない。問題となるのは、電流が、ソース電極パッド部２２からソース電極枝配線部２５に流れ着くまでの間の、ソース電極主配線部２４における電圧降下である。ソース電極主配線部２４は、１本ないし、７本分のソース電極枝配線部２５に供給される電流が集中する。そのため、該電流と配線抵抗の積で決まる電圧降下の影響が大きくなる。そして、これらの電圧降下は、各セルのゲート−ソース間電圧の相違をもたらし、チップ内での不均一動作を招く。
そこで、本実施の形態では、ソース電極主配線部２４の配線幅をＷ１＞Ｗ２とすることで、ソース電極パッド部２２近傍領域での配線抵抗を低減し、実動作領域内の各セルをより均一に動作させる。つまり、ソース電極パッド部２２近傍に位置するセルとソース電極パッド部２２遠方に位置するセルにおいて、配線抵抗における電圧降下差を抑制し、半導体素子２１内での各セルの均一動作を実現する。
例えば、図４に示す半導体素子２１では、ソース電極主配線部２４からは７本のソース電極枝配線部２５が延在している。そして、ソース電極主配線部２４の一端２４１では、７本のソース電極枝配線部２５に供給する電流が流れる。そして、本実施の形態では、個々のソース電極枝配線部２５の配線幅Ｗ３に対し、ソース電極主配線部２４の一端２４１の配線幅Ｗ１は、配線幅Ｗ３×７だけの配線幅を有することが望ましい。そのことで、ソース電極パッド部２２から遠方に位置するセルに対してもより均一に電流を供給でき、半導体素子２１内でのセルの均一動作を実現できる。
尚、上述したように、ソース電極主配線部２４は半導体素子２１の非動作領域上面に配置されるため、必ずしも、その先に位置するソース電極枝配線部２５の本数に関係する訳ではなく、半導体素子２１の実動作領域の有効配置との関係で決定される。
図４に示すように、本実施の形態では、ソース電極主配線部２４の配線幅はＷ１＞Ｗ２であり、その一端２４１から他端２４２へとその配線幅を狭めながら形成されている。しかしながら、上述したように、ソース主配線部２４は実動作領域の配置と関係する。例えば、図５（Ａ）に示すように、ソース電極主配線部２４の配線幅はＷ１＞Ｗ２であり、その一端２４１から他端２４２の間で、その配線幅Ｗ４で統一する形状でも良い。また、図５（Ｂ）に示すように、ソース電極主配線部２４の配線幅はＷ１＞Ｗ２であり、その一端２４１から狭くなり、その途中から配線幅Ｗ２で統一する形状でも良い。また、図５（Ｃ）に示すように、ソース電極主配線部２４の配線幅はＷ１＞Ｗ２であり、その一端２４１から狭くなり、その途中で配線幅Ｗ５（＜Ｗ２）とし、そこから配線幅を広げる形状でも良い。その他、半導体素子２１内の各セルが、確実に均一動作できる配線形状であれば任意の変更が可能である。
尚、上述の場合では、配線厚みが同じ場合に関して説明したが、配線厚みを変えることで配線抵抗の低減を実現し、半導体素子２１内の各セルが、より確実に均一動作できるように対処しても良い。また、本実施の形態では、Ｗ１は７４μｍ程度であり、Ｗ２は７．４μｍ程度であり、Ｗ１／Ｗ２は１０程度である。
また、図２に示したように、半導体素子２１の主表面、つまり、エピタキシャル層２の表面には、シリコン酸化膜１２が形成されている。そして、シリコン酸化膜１２に設けられたコンタクト領域１３、１４を介して、ソース電極配線層２３、ゲート電極配線層２７は、それぞれソース領域４、ゲート領域９とオーミックコンタクトしている。
次に、図６（Ａ）及び（Ｂ）に示すように、本実施の形態及び従来の配線形状において、本実施の形態のＡ地点と従来のＣ地点とが対応しており、本実施の形態のＢ地点と従来のＤ地点とが対応している。
ここで、図６（Ｂ）に示したように、従来のソース電極主配線部３４は、その一端３４１と他端３４２とでは、その配線幅が等しく形成されている。そして、本実施の形態及び従来のソース電極主配線部３４には、それぞれ同数のソース電極枝配線部３５が形成されている。また、本実施の形態及び従来のソース電極枝配線部３５の配線幅は、実質、等しい幅を有している。
図７では、ソース電極主配線部における電圧降下を示した図である。図では、例えば、電流として２Ａを流し、ソース電極主配線部２４の一端２４１の配線幅Ｗ１、他端２４２の配線幅Ｗ２とし、その配線厚みを３μｍのＡｌ配線から成る場合について示している。尚、ソース電極主配線部２４の配線形状としては、本実施の形態では、例えば、ソース電極主配線部２４の一端２４１を上底とし、他端２４２を下底とした台形形状としている。
一方、従来の場合は、同様に、電流として２Ａを流し、ソース電極主配線部３４の一端３４１の配線幅Ｗ２、他端２４２の配線幅もＷ２とし、その配線厚みを３μｍのＡｌ配線から成る。つまり、従来のソース電極主配線部３４の配線形状は、長方形形状とした場合である。
図示したように、従来のソース電極主配線部３４では、配線の一端３４１と他端３４２との配線幅の比Ｗ２／Ｗ２は１であり、Ｄ地点では、Ｃ地点よりも０．５３Ｖ程度の電圧降下がある。一方、本実施の形態のソース電極主配線部２４では、配線の一端２４１と他端２４２との配線幅の比Ｗ１／Ｗ２が５では、Ｂ地点はＡ地点に対し、０．４２Ｖ程度の電圧降下がある。Ｗ１／Ｗ２が１０では、Ｂ地点はＡ地点に対し、０．２７Ｖ程度の電圧降下があり、Ｗ１／Ｗ２が１５では、Ｂ地点はＡ地点に対し、０．１２Ｖ程度の電圧降下がある。つまり、ソース電極主配線部２４の他端２４２での配線幅Ｗ２は、従来の構造と同じ幅であり、ソース電極主配線部２４では、ソース電極パッド２２と接続する配線の一端２４１の配線幅Ｗ１を広くすることで、Ａ地点とＢ地点との電圧降下差を低減することができる。
ここで、ソース電極主配線部２４の配線厚みに関し、検討する。本実施の形態では、ソース電極配線層２３の配線厚みは、３μｍ程度である。図４に示した半導体素子２１は、例えば、０．１３ｃｍ角で形成されており、実動作領域は０．００４ｃｍ２である。そして、上述したように、この実動作領域に２Ａの主電流が流れるので、単位面積当たり５００Ａ／ｃｍ２の主電流が流れる。そのため、配線抵抗による電圧降下が大きく、半導体素子２１内の均一動作を実現するためには、配線幅を広くすることで対処するか、あるいは、配線厚みを厚くすることで対処することができる。
そして、配線厚みを厚く形成するためには、ウエットエッチングを行うが、その場合、配線の側面からサイドエッチングが同時に進行する。そのため、エッチング液と交わる時間が長い配線上層面では、配線形状が一定の幅で形成されず、場所により配線抵抗値が異なってしまう問題がある。また、ウエットエッチングを用いることで、配線層の微細加工が困難となり、半導体素子２１内のセル領域の高集積化に対し、配線層が対応できないという問題がある。
そこで、本実施の形態では、ソース電極配線層２３の配線厚みを３μｍ程度とすることで、ソース電極配線層２３をドライエッチングで形成する。あるいは、配線エッチング時間を短縮するために、最初に、若干、ウエットエッチングを行い、その後、ドライエッチングを行うことで、上述した配線形状、微細化構造等の問題を解決することができる。つまり、配線厚みでは、配線抵抗による電圧降下に対処するには限界があり、配線幅で対処する。その結果、本実施の形態のように、特に、主電流値が大きく、配線抵抗による電圧降下が半導体素子２１の均一動作性に影響する場合には、配線幅を広くすることで、電圧降下を低減し、半導体素子２１の均一動作性を向上できる。
次に、図８では、本実施の形態での半導体素子での駆動電圧と主電流との関係を示しており、（Ａ）は本実施の形態の配線構造の、（Ｂ）は従来の場合を示している。図９では、バイポーラトランジスタ素子での駆動電圧と主電流との関係を示しており、（Ａ）は本実施の形態の配線構造の、（Ｂ）は従来の配線構造の場合を示している。尚、図８（Ａ）の説明に用いるＡ〜Ｄ地点は、図６中のＡ〜Ｄ地点に対応しており、バイポーラトランジスタ素子は図示していないが、図９のデータは、図６に示す配線構造にした場合のデータである。そして、バイポーラトランジスタ素子では、ソース電極の配線構造がエミッタ電極の配線構造に置き換えられ、ゲート電極の配線構造がベース電極の配線構造に置き換えられる。
先ず、図８（Ｂ）に示すように、図６（Ｂ）の従来の配線構造（配線比が１の場合）では、ソース電極主配線部３４の一端３４１であるＣ地点近傍のセルでは、ゲート−ソース間の電圧が０．６Ｖ程度印加されると、駆動する。一方、ソース電極主配線部３４の他端３４２であるＤ地点近傍のセルでは、ゲート−ソース間の電圧が１．２Ｖ程度印加されると、駆動する。つまり、図６（Ｂ）に示す従来の配線構造では、ソース電極主配線部３４の一端３４１と他端３４２とでは、配線抵抗による電圧降下により、駆動電圧が２倍近く異なり、均一動作を妨げている。
一方、図８（Ａ）に示すように、図６（Ａ）の本発明の配線構造（配線比が１０の場合）では、ソース電極主配線部２４の一端２４１であるＡ地点近傍のセルでは、ゲート−ソース間の電圧が０．６Ｖ程度印加されると、駆動する。一方、ソース電極主配線部２４の他端２４２であるＢ地点近傍のセルでは、ゲート−ソース間の電圧が０．７Ｖ程度印加されると、駆動する。つまり、図６（Ａ）に示す本発明の配線構造では、ソース電極主配線部２４の一端２４１と他端２４２とでは、配線抵抗による電圧降下が抑えられ、駆動電圧にも差がなく、均一動作を実現できる。
図９（Ｂ）に示すように、バイポーラトランジスタ素子では、図６（Ｂ）の従来の配線構造（配線比が１の場合）では、エミッタ電極主配線部の一端であるＣ地点近傍のセルでは、ベース−エミッタ間の電圧が０．６Ｖ程度印加されると、駆動する。一方、エミッタ電極主配線部の他端であるＤ地点近傍のセルでは、ベース−エミッタ間の電圧が０．７Ｖ程度印加されると、駆動する。つまり、図６（Ｂ）に示す従来の配線構造では、エミッタ電極主配線部の一端と他端とでは、配線抵抗による電圧降下により、均一動作が妨げられている。しかしながら、図８（Ａ）に示す本実施の形態における程度の駆動電圧差は見られない。
同様に、図９（Ａ）に示すように、バイポーラトランジスタ素子においても、図６（Ａ）の本発明の配線構造（配線比が１０の場合）では、エミッタ電極主配線部の一端であるＡ地点近傍のセルでは、ベース−エミッタ間の電圧が０．６Ｖ程度印加されると、駆動する。一方、エミッタ電極主配線部の他端であるＢ地点近傍のセルでは、ベース−エミッタ間の電圧が、同様に、０．６Ｖ程度印加されると、駆動する。つまり、図６（Ａ）に示す本発明の配線構造では、エミッタ電極主配線部の一端と他端とでは、配線抵抗による電圧降下の差がほぼ無く、均一動作を実現できる。
上述したように、バイポーラトランジスタ素子と比較することで、特に、本実施の形態の素子に適用することで、多大な効果を発揮することが分かる。このことは、本実施の形態の素子が、バイポーラトランジスタ素子と比べて、大電流密度素子であることに起因する。例えば、本実施の形態の素子では、５００Ａ／ｃｍ２程度を流すのに対して、バイポーラトランジスタ素子では、１００Ａ／ｃｍ２程度を流す。つまり、本実施の形態の素子が大電流密度素子であり、配線部における電圧降下も大きいので、本実施の形態における配線構造が多大な効果を発揮する。
尚、上述したように、本実施の形態では、配線幅により電圧降下に対処する場合について述べたが、配線厚みにより電圧降下に対処する場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。 本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。 本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。 本発明の半導体装置の配線構造を説明するための上面図である。 本発明の半導体装置の配線構造を説明するための（Ａ）上面図、（Ｂ）上面図、（Ｃ）上面図である。 （Ａ）本発明の半導体装置の配線構造を説明するための上面図、（Ｂ）従来の半導体装置の配線構造を説明するための上面図である。 本発明及び従来の半導体装置を配線部での電圧降下を説明するための特性図である。 （Ａ）本発明での半導体素子の、本発明の配線構造での駆動電圧と主電流の関係を示す特性図、（Ｂ）本発明での半導体素子の、従来の配線構造部での駆動電圧と主電流の関係を示す特性図である。 （Ａ）バイポーラトランジスタ素子の、本発明の配線構造での駆動電圧と主電流の関係を示す特性図、（Ｂ）バイポーラトランジスタ素子の、従来の配線構造部での駆動電圧と主電流の関係を示す特性図である。 従来の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。 従来の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
符号の説明
１、５１ 基板
２、５２ エピタキシャル層
３、５３ ドレイン領域
４、５４ ソース領域
５、５５ 固定電位絶縁電極
６、５６ 絶縁膜
７、５７ トレンチ
８、５８ チャネル領域
９、５９ ゲート領域
１０、１１、６０、６１ Ａｌ層
１２、６２ シリコン酸化膜
１３、１４、１５ コンタクト領域
２１、３１ 半導体素子
２２、３２ ソース電極パッド部
２３、３３ ソース電極配線層
２４、３４ ソース電極主配線部
２４１、３４１ ソース電極主配線部の一端
２４２、３４２ ソース電極主配線部の他端
２５、３５ ソース電極枝配線部
２６、３６ ゲート電極パッド部
２７、３７ ゲート電極配線層
２８、３８ ゲート電極主配線部
２９、３９ ゲート電極枝配線部
６３ 軸部

Claims (10)

  1. 複数のセルが形成される半導体層と、
    該半導体層の主表面に露出する複数の電流通過領域及び制御領域と、
    前記主表面上で、前記電流通過領域と電気的に接続する第１配線層と、
    前記主表面上で、前記第１配線層と電気的に接続する電流通過電極パッド部とを有し、
    前記第１配線層は第１主配線部及び該第１主配線部から一方向へと延在する複数の第１枝配線部とから成り、前記第１主配線部の配線幅は前記第１枝配線部の配線幅よりも広いことを特徴とする半導体装置。
  2. 前記第１主配線部の一端は前記通過電極パッド部と接続し、前記第１主配線部の一端の配線幅は、前記第１主配線部の他端の配線幅よりも広いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１主配線部は、前記一端から前記他端へとその配線幅を狭めながら延在していることを特徴とする請求項２に記載の半導体装置。
  4. 前記半導体層は前記セルが形成される実動作領域と非実動作領域とから成り、前記第１主配線部は前記非実動作領域の主表面上に配置されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
  5. 前記制御領域と電気的に接続する第２配線層とを有し、
    前記第２配線層は第２主配線部及び該第２主配線部から一方向へと延在する複数の第２枝配線部とから成り、前記第１枝配線部と前記第２枝配線部とは交互に配置されていることを特徴とする請求項４に記載の半導体装置。
  6. ドレイン領域を構成する一導電型の半導体基板及び該基板表面に積層される一導電型のエピタキシャル層と、
    実質、等間隔をなして互いに平行になるように、前記エピタキシャル層表面から形成された複数のトレンチと、
    前記トレンチの内壁には絶縁膜が形成され、前記絶縁膜を覆うように前記トレンチ内を充填する逆導電型の多結晶シリコンから成る固定電位絶縁電極と、
    前記トレンチ間に位置し、前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、
    前記ソース領域と離間され、少なくとも前記絶縁膜とその一部を隣接するように配置されるゲート領域と、
    前記固定電位絶縁電極間に位置し、少なくとも前記ソース領域の下方に位置するチャネル領域とを具備し、
    前記エピタキシャル層表面上で、前記ソース領域と電気的に接続するソース電極配線層は、ソース電極主配線部及び該ソース電極主配線部から一方向へと延在する複数のソース電極枝配線部とから成り、前記ソース電極主配線部の配線幅は前記ソース電極枝配線部の配線幅よりも広いことを特徴とする半導体装置。
  7. 前記ソース電極主配線部の一端はソース電極パッド部と接続し、前記ソース電極主配線部の一端の配線幅は、前記ソース電極主配線部の他端の配線幅よりも広いことを特徴とする請求項６に記載の半導体装置。
  8. 前記ソース電極主配線部は、前記一端から前記他端へとその配線幅を狭めながら延在していることを特徴とする請求項７に記載の半導体装置。
  9. 前記エピタキシャル層は実動作領域と非実動作領域とから成り、前記ソース電極主配線部は前記非実動作領域のエピタキシャル層表面上に配置されていることを特徴とする請求項６から請求項８のいずれかに記載の半導体装置。
  10. 前記エピタキシャル層表面上で、前記ゲート領域と電気的に接続するゲート電極配線層は、ゲート電極主配線部及び該ゲート電極主配線部から一方向へと延在する複数のゲート電極枝配線部とから成り、前記ソース電極枝配線部と前記ゲート電極枝配線部とは交互に配置されていることを特徴とする請求項９に記載の半導体装置。
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