JP2001237426A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 高耐圧化を実現でき、素子特性の安定性を確
保できる信頼性の高い半導体装置の提供。 【解決手段】 ＤＭＯＳＦＥＴにおいて、ドレイン部１
２６には、高濃度のＮ型ベース層４１９とＰ型アノード
領域４３０とを基板面に平行な方向に亘り交互に繰り返
して、基板面に対して垂直のｐｎ接合が配列しており、
Ｐ型アノード領域４３０はソース電極１６に導電接続し
ている。順方向阻止時には、ドレイン部において配列し
た多数のｐｎ接合からそれぞれ空乏層が拡がり、ドレイ
ン部側での空乏化を早めることができるため、耐圧向上
に寄与する。また、多数のｐｎ接合は基板面に対して垂
直のｐｎ接合であることから、接合面積が大きく、電流
断面積が大きく確保できるため、電流遮断時の誘導負荷
によるアバランシェ耐量も大きくできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳ電界効果ト
ランジスタを備えた半導体装置に関し、特に、高耐圧を
目的としたパワーＭＩＳＦＥＴの構成に関する。

【０００２】

【従来の技術】近年、数百ボルト以上の耐圧と数アンペ
ア程度の高電流容量（耐量）を持つパワーＭＯＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）と、５ボルト程
度の低電圧で作動する制御回路とをワンチップ化したパ
ワーＩＣの開発が盛んに行なわれており、特開昭６３−
３１４８６９号に開示されているように、スイッチング
電源用のＩＣとしては既に実現されているものもある。

【０００３】図１１及び図１２は本出願人の提出に係る
特願平４−３０９９２０号に開示のパワーＩＣを示す。
このパワーＩＣは、ワンチップ上にパワーＭＯＳＦＥＴ
部１と低耐圧の制御回路部２を有しており、パワーＭＯ
ＳＦＥＴ部１は図１２に示す断面構造を有している。先
ず図１２の断面図に基づきパワーＭＯＳＦＥＴ部１の構
成を説明すると、パワーＭＯＳＦＥＴ部１は横型ＤＭＯ
ＳＦＥＴであり、Ｐ型半導体基板１０の主面側に形成さ
れたＮ型ウェル層１１の内部にはＭＯＳ部２５とドレイ
ン部２６を有している。ＭＯＳ部２５には、チャネル形
成層となる相離間した一対の第１のＰ型ベース層１２，
１２が形成されており、第１のＰ型ベース層１２の内部
にはＮ^＋ 型ソース層１３及びＰ^＋ 型ベースコンタク
ト層１４がそれぞれ形成されている。そしてゲート絶縁
膜（図示せず）を介して一対のソース層１３，１３に跨
がるポリシリコンのゲート電極１５が被着され、またソ
ース層１３及びベースコンタクト層１４にはコンタクト
孔を介してソース電極１６が導電接触している。このソ
ース電極１６はドレイン部２６側に向かって張り出した
フィールドプレート部１６ａを有しており、ソース層１
２の端部の電界集中が緩和される高耐圧構造となってい
る。なお、１７は層間絶縁膜、１８はパシベーション膜
である。一方、ドレイン部２６において、Ｎ型ウェル層
１１の主面側にドレイン層となるＮ型ベース層１９が形
成されており、このＮ型ベース層１９の一部主面側には
Ｎ^＋ 型ベースコンタクト層２０が形成されている。そ
してベースコンタクト層２０にはコンタクト孔を介して
ドレイン電極２１が導電接触している。このドレイン電
極２１はＭＯＳ部側に張り出したフィールドプレート部
２１ａを有しており、ドレイン層であるＮ型ベース層１
９の端部の電界集中が緩和される高耐圧構造となってい
る。なお、２２は厚い絶縁膜（ＬＯＣＯＳ；局所酸化
膜）である。そしてまた、ＭＯＳ部２５とドレイン部２
６との間においては、Ｎ型ウェル層１１の主面側には第
１のＰ型ベース層１２とＮ型ベース層１９に亘って第２
のＰ型ベース層２３が形成されている。

【０００４】このように、ゲート電極１５の直下及びそ
の周辺部で構成されるＭＯＳ部２５と、ドレイン電極２
１の直下及びその周辺部で構成されるドレイン部２６と
の間には、第２のＰ型ベース層（オフセット層）２３が
介在しており、図１１に示すように、第２のＰ型ベース
層２３はチップ平面上で櫛歯状に褶曲して形成され、第
２のＰ型ベース層２３を境にその外側はソースパッド１
６ｂを含むＭＯＳ部２５の形成領域であり、第２のＰ型
ベース層２３を境にその内側はドレインパッド２１ｂを
含むドレイン部２６の形成領域となっている。

【０００５】ここで、Ｎチャネルの横型ＤＭＯＳＦＥＴ
において、ドレインドリフト領域たるＮ型ウェル層１１
の主面側に第１のＰ型ベース層１２に接続させてＮ型ベ
ース層１９の端部まで第２のＰ型ベース層２３を形成し
た理由は次の通りである。

【０００６】 ＭＯＳＦＥＴのオン時、即ち、ゲート
電極１５にソース電位よりも高電位を印加すると共に、
ドレイン電極２１に高電位を印加すると、ゲート電極１
５直下の第１のベース層１２の表面に反転層が生成し、
多数キャリアである電子がソース層１３からチャネルを
介してゲート電極１５直下のＮ型ウェル層１１に流れ出
し、縦型ＤＭＯＳＦＥＴと同様に、ゲート電極１５直下
のＮ型ウェル層１１を下向きに流れ、次にＮ型ウェル層
１１に沿って横向きの流れとなってＮ型ベース層（ドレ
イン層）１９に達し、ドレインコンタクト層２０を介し
てドレイン電極２１に吸収されるが、電子の横向きの流
れ経路であるＮ型ウェル層１１の上に第２のＰ型ベース
層２３が存在しない場合には、大電流を流したときにホ
ットエレクトロンが絶縁膜（フィールド酸化膜）２２に
注入され、電界分布を経時的に変化させ、素子信頼性に
不具合を招く。しかし、Ｎ型ウェル層１１が第２のＰ型
ベース層２３に覆われているときには、その接合は逆バ
イアスであるので、Ｎ型ウェル層１１中の電子は絶縁膜
２２に接することはなく、ホットエレクトロンによる影
響を無くすることができる。

【０００７】 ＭＯＳＦＥＴのオフ時（順方向阻止
時）、即ち、ドレイン電極２１に高電位を印加したまま
ゲート電極１５の電位を低電圧（ソース電位，接地電
位）とすると、第１のＰ型ベース層１２や第２のＰ型ベ
ース層２３とＮ型ウェル層１１の接合、及びＮ型ウェル
層１１とＰ型半導体基板１０の接合が逆バイアス状態に
なるため、それらの接合面から空乏層がＮ型ウェル層１
１内に拡がる。Ｎ型ベース層（ドレイン層）１９側の第
１のＰ型ベース層１２と基板１０から拡がる空乏層を考
慮すると、ゲート電極１５直下近傍のウェル層１１の内
部がピンチオフし、ＪＥＦＴと同様に電子流の経路が遮
断される。更に、第２のＰ型ベース２３と基板１０から
拡がる空乏層も考慮すると、第２のＰ型ベース２３下の
ウェル層１１の内部がピンチオフし、ここにおいてもＪ
ＥＦＴと同様に電子流の経路が遮断される。

【０００８】従って、逆バイアスが印加されると、ウェ
ル層１１の内部にて第２のＰ型ベース２３によるＪＥＦ
Ｔ効果によっても電流経路が確実に遮断される。このた
め、耐圧を確保する目的でＮ型ウェル層１１のオフセッ
ト領域（第１のベース層１２からＮ型ベース層１９まで
の領域）を低濃度で長くする必要がなく、Ｎ型ウェル層
１１の濃度を比較的高く設定することができ、高耐圧化
と低オン抵抗化を共に図ることができる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
オフセット領域を覆う第２のベース層２３を備えた横型
ＤＭＯＳＦＥＴにおいては、次のような問題点がある。

【００１０】即ち、順方向阻止状態時では第２のベース
層２３下にピンチオフが発生するが、ドレイン電位が更
に高くなると、フィールドプレート部２１ａの端部下の
第２のベース層２３とＮ型ウェル１１の接合部位２４で
図示矢印方向の電界Ｅが集中し、アバランシェブレイク
ダウン領域２４が発生する。なぜなら、この領域２４は
フィールドプレート部２１ａの端部に近接しており、そ
の端部電界の影響を受け易く、第２のベース層２３とＮ
型ウェル１１との垂直電界と第２のベース層２３とＮ型
ベース層１９の水平電界との合成電界Ｅが極大になる部
位だからである。この領域２４で律速的にアバランシェ
ブレイクダウンが発生すると、発生した電子の一部は酸
化膜２２に容易に注入され、ブレイクダウン発生部近傍
の電界分布を経時的に変化させる。これにより、ブレイ
クダウン電圧が経時的に変化し、素子の安定性及び信頼
性を損ねてしまう。またブレイクダウン領域２４の発生
部位は拡散規模や濃度等により定位置でなく変動し易
く、ブレイクダウン電圧自体も変動する。他方、アバラ
ンシェブレイクダウンにより発生した正孔は図示してい
ないＰＮ接合分離層（アイソレーション）に向かって横
方向に流れるが、図１１に示すようにパワーＭＯＳＦＥ
Ｔ部１はチップ面積の相当の比率を占めているため、正
孔はＰＮ接合分離層に至るまでに分散してしまい、これ
は素子特性の安定性の障害となる。

【００１１】そこで上記問題点に鑑み、本発明の課題
は、高耐圧化を実現でき、素子特性の安定性を確保でき
る信頼性の高い半導体装置を提供することにある。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体装置は、第１導電型のチャネル
拡散領域内に第２導電型のソース領域を持ち、チャネル
拡散領域及びソース領域に導電接続したソース電極を有
する二重拡散型ＭＩＳ部と、この二重拡散型ＭＩＳ部か
ら第２導電型のドレインドリフト領域を介して隔たり、
ドレイン電極に導電接続してなるドレイン部とを備えた
半導体装置において、ドレイン部には、第１導電型領域
と第２導電型領域とを基板面に平行な方向に亘り交互に
繰り返して、基板面に対して垂直のｐｎ接合が配列して
おり、第１導電型領域はソース電極に導電接続している
と共に、第２導電型領域は前記ドレイン電極に導電接続
していることを特徴とする。

【００１３】相隣接する第２導電型領域と第１導電型領
域とはｐｎ接合ダイオードを形成し、その繰り返し作り
込み構造によって配列した多数のｐｎ接合ダイオードが
ドレイン部に形成されている。オン状態では、二重拡散
型ＭＩＳ部からの多数キャリアはドレインドリフト領域
を介してドレイン電極に引き抜かれるが、順方向阻止時
には、チャネル拡散領域とドレインドリフト領域のｐｎ
接合からその双方に空乏層が拡張するばかりか、ドレイ
ン部において配列した多数のｐｎ接合からそれぞれ空乏
層が拡がり、ドレイン部側での空乏化を早めることがで
きるため、耐圧向上に寄与する。また、ドレイン部にお
いて配列した多数のｐｎ接合は基板面に対して垂直のｐ
ｎ接合であることから、接合面積が大きく、電流断面積
が大きく確保できるため、電流遮断時の誘導負荷による
アバランシェ耐量も大きくできる。従って、高耐圧化を
実現でき、素子特性の安定性を確保できる信頼性の高い
半導体装置を提供できる。

【００１４】なお、複数の第１導電型領域が基板面に沿
う平面上で点在状に配置されている配置を採用できる。

【００１５】

【発明の実施の形態】次に、本発明の実施例を添付図面
に基づいて説明する。

【００１６】（第１実施例）図１は本発明の第１実施例
に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣのチップ
平面構成を示す平面図で、図２は図１中ａ−ａ′に沿っ
て切断した状態を示す断面図である。

【００１７】本例のパワーＩＣも、ワンチップ上にパワ
ーＭＯＳＦＥＴ部１００と低耐圧の制御回路部１５０を
有しており、パワーＭＯＳＦＥＴ部１００は図２に示す
断面構造を有している。先ず図２の断面図に基づきパワ
ーＭＯＳＦＥＴ部１００の構成を説明する。パワーＭＯ
ＳＦＥＴ部１００は２重拡散型ＭＯＳの横型ＤＭＯＳＦ
ＥＴであり、Ｐ型半導体基板１０の主面側にＭＯＳ部１
２５とドレイン部１２６を有している。ＭＯＳ部１２５
には、Ｐ型半導体基板１０の主面側に形成されたＮ型ウ
ェル層１１１の主面側にチャネル形成層となる相離間し
た一対の第１のＰ型ベース層（チャネル拡散層）１２，
１２が形成されており、第１のＰ型ベース層１２の内部
にはＮ^＋ 型ソース層１３及びＰ^＋ 型ベースコンタク
ト層１４がそれぞれ形成されている。そしてゲート絶縁
膜（図示せず）を介して一対のソース層１３，１３に跨
がるポリシリコンのゲート電極１５が被着され、またソ
ース層１３及びベースコンタクト層１４にはコンタクト
孔を介してソース電極１６が導電接触している。このソ
ース電極１６はドレイン部２６側に向かって張り出した
フィールドプレート部１６ａを有しており、ソース層１
２の端部の電界集中が緩和される高耐圧構造となってい
る。なお、１７は層間絶縁膜、１８はパシベーション膜
である。

【００１８】ドレインドリフト領域となるＮ型ウェル層
１１１のオフセット部分はドレイン部１２６側に延長さ
れており、Ｐ型半導体基板１０の主面側に形成されたＮ
型ベース（ドレイン層）１９に接続されている。Ｎ型ベ
ース１９の一部主面側にはＮ ^＋ 型ベースコンタクト層
２０が形成されており、ベースコンタクト層２０にはコ
ンタクト孔を介してドレイン電極１２１が導電接触して
いる。このドレイン電極１２１はＭＯＳ部側に張り出し
たフィールドプレート部１２１ａを有しており、ドレイ
ン層であるＮ型ベース層１９の端部の電界集中が緩和さ
れる高耐圧構造となっている。また、ＭＯＳ部１２５と
ドレイン部１２６との間においては、Ｎ型ウェル層１１
１の主面側に第１のＰ型ベース層１２とＮ型ベース層１
９に亘って第２のＰ型ベース層２３が形成されている。
なお、２２は厚い絶縁膜（ＬＯＣＯＳ；局所酸化膜）で
ある。そしてまた、ドレインコンタクト層２０の真下に
おいてはＮ型ベース層１９よりも深く、第２のベース層
１１１とは隔離したＰ型ウェル状のアノード領域１３０
が形成されている。図１に示すように、第２のＰ型ベー
ス層２３はチップ平面上で櫛歯状に褶曲して形成され、
第２のＰ型ベース層２３を境にその外側はソースパッド
１６ｂを含むＭＯＳ部１２５の形成領域であり、第２の
Ｐ型ベース層２３を境にその内側はドレインパッド１２
１ｂを含むドレイン部１２６の形成領域となっている。
ドレインパッド１２１ｂは円形であり、このドレインパ
ッド１２１ｂの周りはドレインコンタクト層２０に導電
接触するドレイン電極１２１である。そしてこのドレイ
ン電極１２１の周りはフィールドプレート部１２１ａと
なっている。従って、円形のドレインパッド１２１ｂの
周りにはリング状のアノード領域１３０が形成されてい
る。

【００１９】ここで、本例においては、櫛歯状に褶曲す
るソース・ドレインの１周期Ｔ_１は６００Ｖ程度の耐圧
で約１２０μｍであり、ドレインパッド１２１ｂの直径
Ｔ _２ はワイヤボンダの精度から約２４０μｍとしてあ
る。従って、ドレインパッド１２１ｂの周囲には幅寸法
Ｔ_３ が約１２０μｍのリング状アノード領域１３０が
付帯している。

【００２０】上述の半導体構造は次のようにして製造さ
れる。まずＰ型半導体基板１０の主面にリンをイオン注
入によりドープすると共に、ボロンをイオン注入により
ドープした後、ドライブして、それぞれ約６μｍ程度の
拡散深さを持つＮ型ウェル層１１１及びＰ型のアノード
領域１３０を形成する。次に、アノード領域１３０を含
む領域に２μｍ程度の拡散深さを有するＮ型ベース層１
９を形成する。これにより、アノード領域１３０とＮ型
ベース層１９とにより接合ダイオードが形成される。こ
の際、ボロンをイオン注入によりドープし、同時にドラ
イブすることにより、第１及び第２のＰ型ベース層１
２，２３も形成する。次に、フィールド酸化膜２２，ポ
リシリコンのゲート電極１５を形成した後、ゲート電極
１５をマスクとして自己整合的に第１及のＰ型ベース層
１２にＮ^＋ ソース層１３を形成すると共に、Ｎ^＋ ベ
ースコンタクト２０を形成する。その後、層間絶縁膜１
７を形成してから、コンタクト孔を開口し、電極１６，
１２１を設け、最後のパジベーション膜１８を形成す
る。

【００２１】このように、従来の横型ＤＭＯＳＦＥＴに
対しドレイン電極１２１直下にＰ型アノード領域１３０
を有する半導体構造は、図３に示すような等価回路とな
っている。即ち、ソース層１３とドレイン領域としての
Ｎ型ウェル層１１１，Ｎ型ベース層１９及びベースコン
タクト層２０とゲート電極１５とにより横型パワーＭＯ
ＳＦＥＴを構成しており、第１のベー層１２はバックゲ
ートであるボディーを構成している。第１のベース層１
２には第２のベース層２３が接続され、これがＮ型ウェ
ル層１１１を覆っているので、オフセット領域における
第２のベース層２３とＮ型ウェル層１１１は接合ダイオ
ードＤ_１ を構成している。ここまでの回路構成は従来
と同様であるが、本例の半導体構造においては、Ｎ型ウ
ェル層１１１とは孤立した領域に深いＰウェル状のアノ
ード領域１３０が形成されている。

【００２２】ここで、Ｐ型半導体基板１０の裏面側は通
常導電性接着剤を以てリードフレームのダイパッドに接
合され、ダイパッドは接地電位に維持される。このた
め、Ｐ型のアノード領域１３０とＮ型ベース層１９とは
上記の接合ダイオードＤ_１ とは別の接合ダイオードＤ
_２ を構成している。なお、本例においては半導体基板
１０をダイパッドに接着剤で直接固定するようにしてい
るが、半導体基板１０の裏面全面にアルミニウム等の裏
面電極を形成し、半田等でダイパッドに融着するように
しても良い。

【００２３】以下に本例の半導体装置の動作を説明す
る。

【００２４】〔ＭＯＳＦＥＴのオン時〕ゲート電極１５
にソース電位よりも高電位を印加すると共に、ドレイン
電極１２１に高電位を印加すると、ゲート電極１５直下
の第１のベース層１２の表面に反転層が生成し、多数キ
ャリアである電子がソース層１３からチャネルを介して
ゲート電極１５直下のＮ型ウェル層１１１に流れ出し、
縦型ＤＭＯＳＦＥＴと同様に、ゲート電極１５直下のＮ
型ウェル層１１１を下向きに流れ、次にＮ型ウェル層１
１１に沿って横向きの流れとなってＮ型ベース層（ドレ
イン層）１９の端部に達し、ドレインコンタクト層２０
を介してドレイン電極１２１に吸収される。ここで、Ｎ
型ウェル層１１１が第２のＰ型ベース層２３に覆われて
いるため、その接合は逆バイアスであるので、Ｎ型ウェ
ル層１１１中の電子は絶縁膜２２に接することはなく、
ホットエレクトロンによる影響を無くすることができ
る。

【００２５】〔ＭＯＳＦＥＴのオフ時（順方向阻止
時）〕即ち、ドレイン電極１２１に高電位を印加したま
まゲート電極１５の電位を低電圧（ソース電位，接地電
位）とすると、第１のＰ型ベース層１２や第２のＰ型ベ
ース層２３とＮ型ウェル層１１１のＰＮ接合、及びＮ型
ウェル層１１１とＰ型半導体基板１０の接合が逆バイア
ス状態になるため、それらの接合面から空乏層がＮ型ウ
ェル層１１１内に拡がるが、Ｎ型ベース層（ドレイン
層）１９側の第１のＰ型ベース層１２と基板１０から拡
がる空乏層を考慮すると、ゲート電極１５直下近傍のウ
ェル層１１１の内部がピンチオフし、ＪＥＦＴと同様に
電子流の経路が遮断される。更に、第２のＰ型ベース２
３と基板１０から拡がる空乏層も考慮すると、第２のＰ
型ベース２３下のウェル層１１１の内部がピンチオフ
し、ここにおいてもＪＥＦＴと同様に電子流の経路が遮
断される。従って、逆バイアスが印加されると、ウェル
層１１１の内部にて第２のＰ型ベース２３によるＪＥＦ
Ｔ効果によっても電流経路が確実に遮断される。このた
め、耐圧を確保する目的でＮ型ウェル層１１１のオフセ
ット領域を低濃度で長くする必要がなく、Ｎ型ウェル層
１１１の濃度を比較的高く設定することができ、高耐圧
化と低オン抵抗化を共に図ることができる。

【００２６】本例においては、アノード領域１３０とＮ
型ベース層１９とによりダイオードＤ_２ が形成されて
いるため、順方向阻止時にはその接合面からも空乏層が
拡がる。このため、最初にブレイクダウンが発生する部
位１２４はアノード領域１３０とＮ型ベース層１９の接
合面にあり、そのブレイクダウンは面状に発生する。従
って、アノード領域１３０とＮ型ベース層１９とから成
るダイオードＤ_２ は耐圧リミッタ用ダイオードないし
犠牲ダイオードをなっている。また、この接合面から拡
がる空乏層のほとんどが高抵抗のＰ型半導体基板（１０
０Ω・ｃｍ程度）に伸び、表面方向への空乏層の伸びは
比較的高濃度のＮ型ベース層１９で阻止される。このた
め、ブレイクダウンで発生した電子はＮウェルに到達
し、電子流となると共に、ブレイクダウンで発生した正
孔はＰ型半導体基板１０を介して裏面電極等へ流入す
る。ここで、上述の製造工程の後、５００μｍ程度のウ
ェハを３００μｍ程度になる迄裏面研磨し、裏面にコン
タクト（裏面電極）を形成してから、ダイパッドに接合
し組立時のリードフレームにより基板電位をソース電位
（接地電位）と同電位にすることで、ブレイクダウン電
流はドレイン電極１２１及び裏面電極を介して速やかに
放電する。この放電経路の寄生抵抗が低く抑えられてい
るため、内部発熱を抑制できる。また、ブレイクダウン
が発生する部位１２４は点状でなく面状であり、従前に
比して電流断面積が大きくなり、電流容量も大きくとれ
るため、電流遮断時のＬ（インダクタンス）負荷による
アバランシェ耐量を大きくできる。

【００２７】図４は本例の図２におけるｂ−ｂ′方向の
不純物分布を示す。横軸の基点はＮ ^＋ 型ベースコンタ
クト層２０の主面である。この分布から判るように、Ｎ
型ベース層１９とＰ型アノード層１３０とで形成される
ＰＮ接合面は約１．３μｍの深さに存在している。

【００２８】図５はダイオードＤ_２ のアノード領域１
３０のインプラドーズ量とダイオードＤ_２ の耐圧との
関係を説明するデバイスシミュレーション結果を示す。
このデバイスシュミレーションではＰ型半導体基板１０
の抵抗率を１０２Ω・ｃｍ、１２０Ω・ｃｍ、１３８Ω
・ｃｍ、１７５Ω・ｃｍ、２２５Ω・ｃｍとしてある。
インプラドーズ量を多くするとダイオード耐圧は低下す
る。図５には試作半導体装置の耐圧特性結果も併せて示
してある。試作半導体装置は図３に示すように主パワー
ＭＯＳＦＥＴとダイオードＤ_２ との並列接続であるた
め、実測値で示すように、インプラドーズ量が４．５×
１０^１２ｃｍ以下では主パワーＭＯＳＦＥＴの耐圧がダ
イオードＤ_２ の耐圧よりも低い（ブレイクダウン発生
部１２４よりも以前にダイオードＤ_１ がブレイクダウ
ンする）。これでは従来と同様に、耐圧変動等の問題が
発生してしまうが、本例においてはインプラドーズ量を
４．５×１０^１２ｃｍ以上に設定してあるので、主パワ
ーＭＯＳＦＥＴがブレイクダウンする前に必ずダイオー
ドＤ_２ がブレイクダウンするようになっている。

【００２９】（第２実施例）図６は本発明の第２実施例
に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣを示す断
面図である。なお、図６において図２に示す部分と同一
部分には同一参照符号を付し、その説明を省略する。本
例の半導体装置２００において、図２に示す第１実施例
の構造と異なる点は、Ｐ型アノード領域２３０の形成部
位がドレイン電極１２１直下ではなく、ドレインパッド
１２１ｂの直下領域が活用されている。このため、ドレ
インパッド１２１ｂの周囲にも近接させて主パワーＭＯ
ＳＦＥＴの素子領域を形成できる。なお、２２４はブレ
イクダウン発生部である。

【００３０】（第３実施例）図７は本発明の第３実施例
に係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣを示す断
面図である。なお、図７において図２に示す部分と同一
部分には同一参照符号を付し、その説明を省略する。本
例の半導体装置３００において、図２に示す第１実施例
の構造と異なる点は、Ｐ型アノード領域３２４の形成部
位がドレイン電極１２１直下及びドレインパッド１２１
ｂの直下にある。従って、ダイオードＤ_２ の接合部な
いしブレイクダウン発生部３２４の面積は図２及び図６
に示す以上を確保でき、ブレイクダウンにより発生する
電流量を大きくでき、アバランシシェブレイクダン耐量
が大きくなる。

【００３１】（第４実施例）図８は本発明の第４施例に
係る横型ＤＭＯＳＦＥＴを備えたパワーＩＣを示断面
図、図９（ａ）は第４実施例のドレイン部１２６を示す
平面図、図９（ｂ）は図９（ａ）中ｃ−ｃ′線に沿って
切断した状態を示す断面図である。

【００３２】本例の半導体装置４００においては、複数
のウェル状のＰ型アノード領域４３０とＮ型ベース層４
１９とが互いにマスクパターンにより重なるように形成
されている。即ち、図９（ａ）に示すように、Ｎ型ベー
ス層４１９はドレインパッド１２１ｂ直下において散在
的な非ドープ領域を以て一面に形成されており、このＮ
型ベース層４１９の非ドープ領域にＰ型アノード領域４
３０が形成されている。従って、Ｐ型アノード領域４３
０とＮ型ベース層４１９とで形成される接合部は両領域
の端部重なり領域である。このため、ブレイクダウン発
生部４２４は高濃度のＮ型ベース層４１９の端表面に起
こる。ここで、そのＰＮ接合は表面にほぼ垂直に存在
し、電界の向きは表面にほぼ平行である。従って、発生
したキャリアはほとんど酸化膜２２に注入されない。従
って、耐圧の経時的変化はほとんど生じない。また、ウ
ェル状のＰ型アノード領域４３０が円形であり、その周
囲にＮ型ベース層４１９が形成されているので、ダイオ
ードＤ_２ の接合面積を大きくでき、より大きな誘導負
荷に対するアバランシュブレイクダウン耐量を得ること
ができる。

【００３３】図１０は円形ウェル状のＰ型アノード領域
の半径Ｗ_ＰＷとダイオードの耐圧ＢＶのシミュレーショ
ン結果を示す。Ｐ型アノード領域の半径Ｗ_ＰＷを大きく
すると、単調減少的にダイオードＤ_２ の耐圧が低下す
る。従って、Ｐ型アノード領域４３０及びＮ型ベース層
４１９の不純物分布を固定したまま、Ｐ型アノード領域
の半径Ｗ_ＰＷ即ちマスクパターンにより一義的に耐圧が
決定される。このため、耐圧決定のための自由度が高ま
る。

【００３４】なお、図８の構造においては、ドレインパ
ッド１２１ｂの直下にＰ型アノード領域４３０が形成さ
れているが、これに限らず、ドレインパッド１２１ｂの
周囲、即ちベースコンタクト層２０の直下に形成しても
良いし、またドレインパッド１２１ｂの直下やその周囲
に形成しても良い。

【００３５】

【発明の効果】以上説明したように、本発明は、ドレイ
ン部には、第２導電型領域と第１導電型領域とを基板面
に平行な方向に亘り交互に繰り返して、基板面に対して
垂直のｐｎ接合が配列しており、第１導電型領域はソー
ス電極に導電接続していると共に、第２導電型領域はド
レイン電極に導電接続していることを特徴とする。順方
向阻止時には、チャネル拡散領域とドレインドリフト領
域のｐｎ接合からその双方に空乏層が拡張するばかり
か、ドレイン部において配列した多数のｐｎ接合からそ
れぞれ空乏層が拡がり、ドレイン部側での空乏化を早め
ることができるため、耐圧向上に寄与する。また、ドレ
イン部において配列した多数のｐｎ接合は基板面に対し
て垂直のｐｎ接合であることから、接合面積が大きく、
電流断面積が大きく確保できるため、電流遮断時の誘導
負荷によるアバランシェ耐量も大きくできる。従って、
高耐圧化を実現でき、素子特性の安定性を確保できる信
頼性の高い半導体装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る横型ＤＭＯＳＦＥＴ
を備えたパワーＩＣのチップ平面構成を示す平面図であ
る。

【図２】図１中ａ−ａ′に沿って切断した状態を示す断
面図である。

【図３】図１に示す半導体構造の等価回路を示す回路図
である。

【図４】図２におけるｂ−ｂ′方向の不純物分布を示す
グラフである。

【図５】同実施例におけるアノード領域のインプラドー
ズ量とダイオードＤ_２ の耐圧とのデバイスシミュレー
ション結果を示すグラフである。

【図６】本発明の第２実施例に係る横型ＤＭＯＳＦＥＴ
を備えたパワーＩＣを示す断面図である。

【図７】本発明の第３実施例に係る横型ＤＭＯＳＦＥＴ
を備えたパワーＩＣを示す断面図である。

【図８】本発明の第４施例に係る横型ＤＭＯＳＦＥＴを
備えたパワーＩＣを示す断面図である。

【図９】（ａ）は第４実施例のドレイン部を示す平面
図、（ｂ）は（ａ）中ｃ−ｃ′線に沿って切断した状態
を示す断面図である。

【図１０】第４実施例において、円形ウェル状のＰ型ア
ノード領域の半径Ｗ_ＰＷとダイオードの耐圧ＢＶのシミ
ュレーション結果を示すグラグである。

【図１１】従来の横型ＤＭＯＳＦＥＴを備えたパワーＩ
Ｃを示す平面図である。

【図１２】図１１中Ａ−Ａ′線に沿って切断した状態を
示す断面図である。

【符号の説明】

１，１００，２００，３００，４００…パワーＭＯＳＦ
ＥＴ部 ２…制御回路部 １０…Ｐ型半導体基板 １１，１１１…Ｎ型ウェル層 １２…第１のＰ型ベース層 １３…Ｎ^＋ 型ソース層 １４…Ｐ^＋ 型ベースコンタクト層 １５…ゲート電極 １６…ソース電極 １６ａ…フィールドプレート部 １６ｂ…ソースパッド １７…層間絶縁膜 １８…パシべーション膜 １９，４１９…Ｎ型ベース層 ２０…Ｎ^＋ 型ベースコンタクト層 ２１，１２１…ドレイン電極 ２１ａ，１２１ａ…フィールドプレート部 ２１ｂ，１２１ｂ…ドレインパッド ２２…厚い絶縁膜 ２３…第２のＰ型ベース層 ２４，１２４，２２４，３２４…ブレイクダウン発生部 ２５，１２５…ＭＯＳ部 １３０，２３０，３３０，４３０…Ｐ型アノード領域
（Ｐ型ウェル） ２６，１２６…ドレイン部。 １００，２００，３００，４００…パワーＭＯＳＦＥＴ
部。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電型のチャネル拡散領域内に第２
   導電型のソース領域を持ち、前記チャネル拡散領域及び
   ソース領域に導電接続したソース電極を有する二重拡散
   型ＭＩＳ部と、この二重拡散型ＭＩＳ部から第２導電型
   のドレインドリフト領域を介して隔たり、ドレイン電極
   に導電接続してなるドレイン部とを備えた半導体装置に
   おいて、 前記ドレイン部には、第１導電型領域と第２導電型領域
   とを基板面に平行な方向に亘り交互に繰り返して、前記
   基板面に対して垂直のｐｎ接合が配列しており、前記第
   １導電型領域は前記ソース電極に導電接続していると共
   に、前記第２導電型領域は前記ドレイン電極に導電接続
   していることを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、
   前記複数の第１導電型領域は、前記基板面に沿う平面上
   で点在状に配置されていることを特徴とする半導体装
   置。