JP2003282625A - Ｍｏｓトランジスタおよび該ｍｏｓトランジスタを用いた電子装置 - Google Patents
Ｍｏｓトランジスタおよび該ｍｏｓトランジスタを用いた電子装置Info
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- Power Engineering (AREA)
- Wire Bonding (AREA)
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Abstract
(57)【要約】
【課題】 ボンディングパッドの配置箇所の制約を取り
払うことによってレイアウト設計時からの特性劣化を防
ぎ、ボンディングパッドの下の領域を有効利用可能で低
オン抵抗で、より低オン抵抗のMOSトランジスタ、およ
び低オン抵抗のドライバトランジスタを用いた電子機器
を提供すること。 【解決手段】 CSP技術を採用することにより従来技術
におけるワイヤーボンディングの工程によるダメージが
なくなるのでパッドの配置場所の制約が少なくなりマト
リクス状に配置することができるため、トランジスタの
パーツを小さくすることができ、更にトランジスタ内で
のメタル配線の長さが短くできるのでメタルによるＯＮ
抵抗の上昇を防ぐことができる。１０はチップエッジ、
１１はボンディングパッド、１２はポリシリコン、１３
は拡散層、１４はコンタクトホールである。
払うことによってレイアウト設計時からの特性劣化を防
ぎ、ボンディングパッドの下の領域を有効利用可能で低
オン抵抗で、より低オン抵抗のMOSトランジスタ、およ
び低オン抵抗のドライバトランジスタを用いた電子機器
を提供すること。 【解決手段】 CSP技術を採用することにより従来技術
におけるワイヤーボンディングの工程によるダメージが
なくなるのでパッドの配置場所の制約が少なくなりマト
リクス状に配置することができるため、トランジスタの
パーツを小さくすることができ、更にトランジスタ内で
のメタル配線の長さが短くできるのでメタルによるＯＮ
抵抗の上昇を防ぐことができる。１０はチップエッジ、
１１はボンディングパッド、１２はポリシリコン、１３
は拡散層、１４はコンタクトホールである。
Description
【０００１】
【発明の属する技術分野】本発明は、低オン抵抗を目的
としたくし型構造のＭＯＳトランジスタに係り、特にボ
ンディングパッドの配置箇所の制約を取り払ってレイア
ウト設計時からの特性劣化を防ぐことが可能なくし型構
造のMOSトランジスおよび該MOSトランジスタを出力トラ
ンジスタとして用いる各種電子機器に関する。
としたくし型構造のＭＯＳトランジスタに係り、特にボ
ンディングパッドの配置箇所の制約を取り払ってレイア
ウト設計時からの特性劣化を防ぐことが可能なくし型構
造のMOSトランジスおよび該MOSトランジスタを出力トラ
ンジスタとして用いる各種電子機器に関する。
【０００２】
【従来の技術】従来の一般的な低オン抵抗を目的とした
ＭＯＳトランジスタのレイアウトパターンについて説明
する。図５は、従来知られている低オン抵抗を目的とし
たＭＯＳトランジスタのレイアウトパターンの概略図で
ある。図５中、５１はドレイン側のボンディングパッ
ド、５２はソース側のボンディングパッド、５３はメタ
ル、５４はポリシリコン、５５は拡散層、５６はコンタ
クトホールである。
ＭＯＳトランジスタのレイアウトパターンについて説明
する。図５は、従来知られている低オン抵抗を目的とし
たＭＯＳトランジスタのレイアウトパターンの概略図で
ある。図５中、５１はドレイン側のボンディングパッ
ド、５２はソース側のボンディングパッド、５３はメタ
ル、５４はポリシリコン、５５は拡散層、５６はコンタ
クトホールである。
【０００３】同図に示すように、低オン抵抗化するため
にＭＯＳトランジスタのゲート幅を大きくとる必要があ
るため、左側のボンディングパッド５１をドレイン端
子、右側のボンディングパッド５２をソース端子とし、
図４に示すパターンのＭＯＳトランジスタを複数個並列
に接続した形でレイアウトする。図４中、４１はポリシ
リコン、４２は拡散層、４３はコンタクトホールであ
る。
にＭＯＳトランジスタのゲート幅を大きくとる必要があ
るため、左側のボンディングパッド５１をドレイン端
子、右側のボンディングパッド５２をソース端子とし、
図４に示すパターンのＭＯＳトランジスタを複数個並列
に接続した形でレイアウトする。図４中、４１はポリシ
リコン、４２は拡散層、４３はコンタクトホールであ
る。
【０００４】図６は、図５のＭＯＳトランジスタのレイ
アウトパターンを等価的に示した回路図であり、６０は
共通ゲート、６１は共通ドレイン、６２は共通ソースを
示している。以後、説明を簡略化するために図４の構成
のトランジスタをレベル１のトランジスタ、図５の構成
のトランジスタをレベル２のトランジスタという。
アウトパターンを等価的に示した回路図であり、６０は
共通ゲート、６１は共通ドレイン、６２は共通ソースを
示している。以後、説明を簡略化するために図４の構成
のトランジスタをレベル１のトランジスタ、図５の構成
のトランジスタをレベル２のトランジスタという。
【０００５】また、各トランジスタのソース同士および
ドレイン同士をつないでいるメタル配線（メタル５３）
はボンディングパッド周辺に電流が集中するためメタル
の電流容量を考慮してボンディングパッド側を太く反対
側を細くしている。すなわち、通常のパッケージではボ
ンディングパッドをチップの周辺部にしか配置できない
ためにトランジスタ（レベル２）のソースおよびドレイ
ンの配線上に繋がっているレベル１のトランジスタ数が
増えメタルを流れる電流が多くなる。そのためメタルの
電流容量を考慮して電流が流れる部分のメタル幅を太く
する必要があるからです。
ドレイン同士をつないでいるメタル配線（メタル５３）
はボンディングパッド周辺に電流が集中するためメタル
の電流容量を考慮してボンディングパッド側を太く反対
側を細くしている。すなわち、通常のパッケージではボ
ンディングパッドをチップの周辺部にしか配置できない
ためにトランジスタ（レベル２）のソースおよびドレイ
ンの配線上に繋がっているレベル１のトランジスタ数が
増えメタルを流れる電流が多くなる。そのためメタルの
電流容量を考慮して電流が流れる部分のメタル幅を太く
する必要があるからです。
【０００６】ボンディングパッド５１または５２から離
れているレベル１のトランジスタになればなるほどボン
ディングパッドとの間のメタル配線長が長くなるために
メタル配線による抵抗成分が付きレベル２のトランジス
タのオン抵抗が大きくなりレベル２のトランジスタを使
用している回路の特性が設計値より悪くなる。図７は、
この事情を等価回路図で示したものである。図７におい
て、７０は共通ゲート、７１は共通ドレイン、７２は共
通ソースを示している。
れているレベル１のトランジスタになればなるほどボン
ディングパッドとの間のメタル配線長が長くなるために
メタル配線による抵抗成分が付きレベル２のトランジス
タのオン抵抗が大きくなりレベル２のトランジスタを使
用している回路の特性が設計値より悪くなる。図７は、
この事情を等価回路図で示したものである。図７におい
て、７０は共通ゲート、７１は共通ドレイン、７２は共
通ソースを示している。
【０００７】また、図４においてトランジスタのソース
側とドレイン側のメタルが対向している場所は実際には
図８のようにくし状のパターンにして、できるだけトラ
ンジスタのソースおよびドレインとメタルがコンタクト
が取れるようにしてトランジスタの有効エリアをなるべ
く増やせるようにしている。図８中、８１はポリシリコ
ン、８２は拡散層、８３はコンタクトホールである。
側とドレイン側のメタルが対向している場所は実際には
図８のようにくし状のパターンにして、できるだけトラ
ンジスタのソースおよびドレインとメタルがコンタクト
が取れるようにしてトランジスタの有効エリアをなるべ
く増やせるようにしている。図８中、８１はポリシリコ
ン、８２は拡散層、８３はコンタクトホールである。
【０００８】できるだけトランジスタのソースおよびド
レインとメタルがコンタクトが取れるようにする理由
は、メタルとコンタクトされていないトランジスタの領
域は拡散層で接続されることになって抵抗がつき実動作
時にはそれらの領域にほとんど電流が流れず、実際にレ
イアウトしたサイズの一部しかトランジスタが使われて
いないためである。しかし、実際には電流容量の関係で
くし状にしているエリアを広くできないためトランジス
タ（レベル２）のオン抵抗が設計値より大きくなってし
まうことになる。
レインとメタルがコンタクトが取れるようにする理由
は、メタルとコンタクトされていないトランジスタの領
域は拡散層で接続されることになって抵抗がつき実動作
時にはそれらの領域にほとんど電流が流れず、実際にレ
イアウトしたサイズの一部しかトランジスタが使われて
いないためである。しかし、実際には電流容量の関係で
くし状にしているエリアを広くできないためトランジス
タ（レベル２）のオン抵抗が設計値より大きくなってし
まうことになる。
【０００９】従来技術ではチップ外周部にしかボンディ
ングパッドを置けないため、図４のトランジスタ（レベ
ル２）を１つのパーツと見立てチップ上に図９のような
一方向に並べた配置しかできなかった。図９中、９０は
コンタクトホール、９１および９２はボンディングパッ
ド、９３はポリシリコン、９４は拡散層、９５はコンタ
クトホールである。
ングパッドを置けないため、図４のトランジスタ（レベ
ル２）を１つのパーツと見立てチップ上に図９のような
一方向に並べた配置しかできなかった。図９中、９０は
コンタクトホール、９１および９２はボンディングパッ
ド、９３はポリシリコン、９４は拡散層、９５はコンタ
クトホールである。
【００１０】また、従来のパッケージは製造過程にワイ
ヤーボンディングの工程があり、素子にダメージを与え
る可能性があるためボンディングパッドはトランジスタ
のパターンなどの上には配置することはできなかった。
ヤーボンディングの工程があり、素子にダメージを与え
る可能性があるためボンディングパッドはトランジスタ
のパターンなどの上には配置することはできなかった。
【００１１】
【発明が解決しようとする課題】上記従来技術ではアセ
ンブリ工程での制約によりボンディングパッドの配置箇
所が限定されてしまうことから、低オン抵抗を目的とし
た大規模なトランジスタの特性がレイアウト設計上特性
が設計時より悪くなってしまうという問題があった。
ンブリ工程での制約によりボンディングパッドの配置箇
所が限定されてしまうことから、低オン抵抗を目的とし
た大規模なトランジスタの特性がレイアウト設計上特性
が設計時より悪くなってしまうという問題があった。
【００１２】また、従来技術ではワイヤーボンディング
の工程によるダメージを防ぐためにトランジスタのパタ
ーンの上にボンディングパッドを配置することはできな
いという問題があった。
の工程によるダメージを防ぐためにトランジスタのパタ
ーンの上にボンディングパッドを配置することはできな
いという問題があった。
【００１３】本発明の目的は、上記問題を解消し、ボン
ディングパッドの配置箇所の制約を取り払うことによっ
てレイアウト設計時からの特性劣化を防ぐことを可能に
したMOSトランジスタ（請求項１）、ボンディングパッ
ドの下の領域を有効利用可能でさらに低オン抵抗のMOS
トランジスタ（請求項２）、より低オン抵抗のMOSトラ
ンジスタ（請求項３）、低オン抵抗のドライバトランジ
スタを用いた電子機器（請求項４）を提供することであ
る。
ディングパッドの配置箇所の制約を取り払うことによっ
てレイアウト設計時からの特性劣化を防ぐことを可能に
したMOSトランジスタ（請求項１）、ボンディングパッ
ドの下の領域を有効利用可能でさらに低オン抵抗のMOS
トランジスタ（請求項２）、より低オン抵抗のMOSトラ
ンジスタ（請求項３）、低オン抵抗のドライバトランジ
スタを用いた電子機器（請求項４）を提供することであ
る。
【００１４】
【課題を解決するための手段】本発明は上記目的を達成
するためにＣＳＰ技術を用いたものである。すなわち、
請求項１記載の発明は、再配線層を有するＣＳＰに実装
されている半導体チップ内に形成されるくし型のＭＯＳ
トランジスタであって、半導体チップのボンディングパ
ッドが該半導体チップのエッジ付近以外の位置に配置さ
れていることを特徴としている。ボンディングパッドの
配置箇所の制約を取り払うことによってレイアウト設計
時からの特性劣化を防ぐことができる。
するためにＣＳＰ技術を用いたものである。すなわち、
請求項１記載の発明は、再配線層を有するＣＳＰに実装
されている半導体チップ内に形成されるくし型のＭＯＳ
トランジスタであって、半導体チップのボンディングパ
ッドが該半導体チップのエッジ付近以外の位置に配置さ
れていることを特徴としている。ボンディングパッドの
配置箇所の制約を取り払うことによってレイアウト設計
時からの特性劣化を防ぐことができる。
【００１５】請求項２記載の発明は、請求項１の構成に
おいて、ボンディングパッドがMOSトランジスタパター
ン上に配置されていることを特徴としている。これによ
りボンディングパッドの下の領域を有効利用することに
よって特性の改善を図ることができる。
おいて、ボンディングパッドがMOSトランジスタパター
ン上に配置されていることを特徴としている。これによ
りボンディングパッドの下の領域を有効利用することに
よって特性の改善を図ることができる。
【００１６】請求項３記載の発明は、請求項１または２
記載のMOSトランジスタを、マトリックス状に配置した
ことを特徴とする。これにより、より低オン抵抗のMOS
トランジスタが得られる。
記載のMOSトランジスタを、マトリックス状に配置した
ことを特徴とする。これにより、より低オン抵抗のMOS
トランジスタが得られる。
【００１７】請求項４記載の発明は、請求項１から３の
いずれかに記載のMOSトランジスタを用いたことを特徴
とする電子機器である。この構成により、低オン抵抗の
ドライバトランジスタを用いた電子機器が得られる。
いずれかに記載のMOSトランジスタを用いたことを特徴
とする電子機器である。この構成により、低オン抵抗の
ドライバトランジスタを用いた電子機器が得られる。
【００１８】
【発明の実施の形態】（実施例１）まず、本発明の実施
例１（請求項１、３に対応）を、図面を用いて説明す
る。前述したように、従来技術ではチップ外周部にしか
ボンディングパッドを置けないため、図４のトランジス
タ（レベル２）を１つのパーツと見立てチップ上に図９
のような配置しかできなかったが、本発明の実施例１で
は、実装可能なＣＳＰを用いることによってボンディン
グパッドをチップ外周部に配置しなくてもメタルによる
トランジスタのＯＮ抵抗の上昇を防ぐことが可能とな
る。
例１（請求項１、３に対応）を、図面を用いて説明す
る。前述したように、従来技術ではチップ外周部にしか
ボンディングパッドを置けないため、図４のトランジス
タ（レベル２）を１つのパーツと見立てチップ上に図９
のような配置しかできなかったが、本発明の実施例１で
は、実装可能なＣＳＰを用いることによってボンディン
グパッドをチップ外周部に配置しなくてもメタルによる
トランジスタのＯＮ抵抗の上昇を防ぐことが可能とな
る。
【００１９】すなわち、ウエハレベルで蒸着などで再配
線を作製するCSP技術を採用することにより従来必要で
あったボンディングパッドへのワイヤーボンディングの
工程が不要となり、従来この工程で生じるダメージがな
くなるのでパッドの配置場所の制約が少なくなる。その
結果、図１のようにマトリクス状に配置することができ
るためにレベル２のトランジスタのパーツを小さくする
ことができ、更にトランジスタ内でのメタル配線の長さ
が短くできるのでメタルによるＯＮ抵抗の上昇を防ぐこ
とができる。図１中、１０はチップエッジ、１１はボン
ディングパッド、１２はポリシリコン、１３は拡散層、
１４はコンタクトホールである。
線を作製するCSP技術を採用することにより従来必要で
あったボンディングパッドへのワイヤーボンディングの
工程が不要となり、従来この工程で生じるダメージがな
くなるのでパッドの配置場所の制約が少なくなる。その
結果、図１のようにマトリクス状に配置することができ
るためにレベル２のトランジスタのパーツを小さくする
ことができ、更にトランジスタ内でのメタル配線の長さ
が短くできるのでメタルによるＯＮ抵抗の上昇を防ぐこ
とができる。図１中、１０はチップエッジ、１１はボン
ディングパッド、１２はポリシリコン、１３は拡散層、
１４はコンタクトホールである。
【００２０】また、レベル２のトランジスタに流れる電
流量が少なくなるので電流の流れる部分の配線を細くし
て図８にあるようなくし状になっている部分のエリアを
増やしてトランジスタの有効領域を増やすことが可能と
なる。電流量によっては図２のような完全なくし型のパ
ターンにすることも可能である。図２中、２１はボンデ
ィングパッド、２２はポリシリコン、２３は拡散層、２
４はコンタクトホールである。
流量が少なくなるので電流の流れる部分の配線を細くし
て図８にあるようなくし状になっている部分のエリアを
増やしてトランジスタの有効領域を増やすことが可能と
なる。電流量によっては図２のような完全なくし型のパ
ターンにすることも可能である。図２中、２１はボンデ
ィングパッド、２２はポリシリコン、２３は拡散層、２
４はコンタクトホールである。
【００２１】（実施例２）次に、本発明の実施例２（請
求項２に対応）を、図面を用いて説明する。通常、ボン
ディングパッドはワイヤーボンディング時のダメージを
防ぐために通常トランジスタのない領域に配置する必要
がある。そのために、レイアウト時にはボンディングパ
ッドを置くための領域をわざわざ設けていた。しかし、
それによって回路パターンをレイアウトする領域が減る
ために低オン抵抗を狙ったトランジスタのようなレイア
ウトする面積を広くとればとるほど特性が良くなるもの
に対してはデメリットとなっていた。
求項２に対応）を、図面を用いて説明する。通常、ボン
ディングパッドはワイヤーボンディング時のダメージを
防ぐために通常トランジスタのない領域に配置する必要
がある。そのために、レイアウト時にはボンディングパ
ッドを置くための領域をわざわざ設けていた。しかし、
それによって回路パターンをレイアウトする領域が減る
ために低オン抵抗を狙ったトランジスタのようなレイア
ウトする面積を広くとればとるほど特性が良くなるもの
に対してはデメリットとなっていた。
【００２２】ＣＳＰには他のパッケージとは異なりワイ
ヤーボンディングの工程がないためボンディングパッド
にダメージを受けることはない。したがって、ＣＳＰに
実装することを前提にしてレイアウト設計を行なうよう
にした場合ば、図３のようにトランジスタ領域の上にボ
ンディングパッド３１を配置することが可能となる。図
３において、３２はポリシリコン、３３は拡散層、３４
はコンタクトホールである。
ヤーボンディングの工程がないためボンディングパッド
にダメージを受けることはない。したがって、ＣＳＰに
実装することを前提にしてレイアウト設計を行なうよう
にした場合ば、図３のようにトランジスタ領域の上にボ
ンディングパッド３１を配置することが可能となる。図
３において、３２はポリシリコン、３３は拡散層、３４
はコンタクトホールである。
【００２３】このようにすることによって従来ボンディ
ングパッドを配置していた領域にトランジスタを配置す
ることができ、よりゲート幅大きいトランジスタをレイ
アウトすることが可能となる。これによりトランジスタ
の更なる低オン抵抗化が可能となる。
ングパッドを配置していた領域にトランジスタを配置す
ることができ、よりゲート幅大きいトランジスタをレイ
アウトすることが可能となる。これによりトランジスタ
の更なる低オン抵抗化が可能となる。
【００２４】（実施例３）上記実施例１，２に係るくし
型のMOSトランジスタを各種電子機器の出力トランジス
タとして使用することにより低オン抵抗の特性を有する
電子機器を実現できる。
型のMOSトランジスタを各種電子機器の出力トランジス
タとして使用することにより低オン抵抗の特性を有する
電子機器を実現できる。
【００２５】
【発明の効果】本発明の効果について説明する。請求項
１記載の発明によれば、ボンディングパッドをチップエ
ッジ周辺以外の部分に配置可能になるため、メタル配線
による抵抗を少なくレイアウトすることが可能となり従
来型のレイアウトパターンのトランジスタよりオン抵抗
を低減することができる。
１記載の発明によれば、ボンディングパッドをチップエ
ッジ周辺以外の部分に配置可能になるため、メタル配線
による抵抗を少なくレイアウトすることが可能となり従
来型のレイアウトパターンのトランジスタよりオン抵抗
を低減することができる。
【００２６】請求項２記載の発明によれば、ボンディン
グパッドをトランジスタの上に配置できるため、ボンデ
ィングパッドの配置の制約を受けずにレイアウトが可能
になるため請求項１の装置と比べより、さらに多くのト
ランジスタのレイアウトする領域を得ることができるた
め更なるオン抵抗の低減が可能となる。
グパッドをトランジスタの上に配置できるため、ボンデ
ィングパッドの配置の制約を受けずにレイアウトが可能
になるため請求項１の装置と比べより、さらに多くのト
ランジスタのレイアウトする領域を得ることができるた
め更なるオン抵抗の低減が可能となる。
【００２７】請求項３記載の発明によれば、上記MOSト
ランジスタをマトリックス状に配置することで、さらに
低オン抵抗のMOSトランジスタを得ることができる。請
求項４記載の発明によれば、低オン抵抗のドライバトラ
ンジスタを用いた電子機器を実現できる。
ランジスタをマトリックス状に配置することで、さらに
低オン抵抗のMOSトランジスタを得ることができる。請
求項４記載の発明によれば、低オン抵抗のドライバトラ
ンジスタを用いた電子機器を実現できる。
【図１】MOSトランジスタをマトリクス状に配置した例
を示す図である。
を示す図である。
【図２】完全なくし型のMOSトランジスタのパターンに
した例を示す図である。
した例を示す図である。
【図３】トランジスタ領域の上にボンディングパッドを
配置した例を示す図である。
配置した例を示す図である。
【図４】ＭＯＳトランジスタの一例を示す図である。
【図５】従来知られている低オン抵抗を目的としたＭＯ
Ｓトランジスタのレイアウトパターンの概略図である。
Ｓトランジスタのレイアウトパターンの概略図である。
【図６】図５のＭＯＳトランジスタのレイアウトパター
ンを等価的に示した回路図である。
ンを等価的に示した回路図である。
【図７】図６の等価回路図である。
【図８】トランジスタの有効エリアをなるべく増やした
例である。
例である。
【図９】MOSトランジスタを一方向に並べて配置した例
である。
である。
１０，９０：チップエッジ、
１１，２１，５１，５２，９１，９２：ボンディングパ
ッド、 １２，２２，３２，４１，５４，８１，９３：ポリシリ
コン、 １３，２３，３３，４２，５５，８２，９４：拡散層、 １４，２４，３４，４３：，５６，８３，９５：コンタ
クトホール、 ６０，７０：共通ゲート、 ６１，７１：共通ドレイン、 ６２，７２：共通ソース。
ッド、 １２，２２，３２，４１，５４，８１，９３：ポリシリ
コン、 １３，２３，３３，４２，５５，８２，９４：拡散層、 １４，２４，３４，４３：，５６，８３，９５：コンタ
クトホール、 ６０，７０：共通ゲート、 ６１，７１：共通ドレイン、 ６２，７２：共通ソース。
Claims (4)
- 【請求項１】 再配線層を有するＣＳＰに実装されてい
る半導体チップ内に形成されるくし型のＭＯＳトランジ
スタであって、 前記半導体チップのボンディングパッドが該半導体チッ
プのエッジ付近以外の位置に配置されていることを特徴
とするMOSトランジスタ。 - 【請求項２】 請求項１記載のMOSトランジスタであっ
て、前記ボンディングパッドがMOSトランジスタパター
ン上に配置されていることを特徴とするMOSトランジス
タ。 - 【請求項３】 請求項１または２記載のMOSトランジス
タを、マトリックス状に配置したことを特徴とするMOS
トランジスタ。 - 【請求項４】 請求項１から３のいずれかのMOSトラン
ジスタを用いたことを特徴とする電子機器。
Priority Applications (1)
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|---|---|---|---|
| JP2002084242A JP2003282625A (ja) | 2002-03-25 | 2002-03-25 | Ｍｏｓトランジスタおよび該ｍｏｓトランジスタを用いた電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002084242A JP2003282625A (ja) | 2002-03-25 | 2002-03-25 | Ｍｏｓトランジスタおよび該ｍｏｓトランジスタを用いた電子装置 |
Publications (1)
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Family
ID=29231683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002084242A Pending JP2003282625A (ja) | 2002-03-25 | 2002-03-25 | Ｍｏｓトランジスタおよび該ｍｏｓトランジスタを用いた電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003282625A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005166796A (ja) * | 2003-12-01 | 2005-06-23 | Sanyo Electric Co Ltd | 半導体装置 |
| WO2014073295A1 (ja) * | 2012-11-09 | 2014-05-15 | シャープ株式会社 | 電界効果トランジスタ |
-
2002
- 2002-03-25 JP JP2002084242A patent/JP2003282625A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005166796A (ja) * | 2003-12-01 | 2005-06-23 | Sanyo Electric Co Ltd | 半導体装置 |
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| CN104704616A (zh) * | 2012-11-09 | 2015-06-10 | 夏普株式会社 | 场效应晶体管 |
| US9306558B2 (en) | 2012-11-09 | 2016-04-05 | Sharp Kabushiki Kaisha | Field-effect transistor |
| JPWO2014073295A1 (ja) * | 2012-11-09 | 2016-09-08 | シャープ株式会社 | 電界効果トランジスタ |
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