JP2005079321A - 半導体装置 - Google Patents

Abstract

【課題】 従来での半導体装置では、固定電位絶縁電極を構成するトレンチがゲート領域の形成領域と重畳しており、ゲート領域からの自由キャリア（正孔）がソース領域に取り込まれ、直流信号電流増幅率が悪化するという問題があった。
【解決手段】 本発明の半導体装置では、固定電位絶縁電極５を構成するトレンチ７に関し、トレンチの一端７１はゲート領域９の形成領域外に配置し、トレンチの他端７２がゲート領域の形成領域内に配置されるようにする。そのことで、本発明では、トレンチ７とゲート領域９との接触領域を低減させ、半導体素子のＯＦＦ動作からＯＮ動作への移行時に、自由キャリア（正孔）がゲート領域９からトレンチ７側壁へ流れ込むことを抑制する。その結果、ゲート領域９からの自由キャリア（正孔）の過剰な注入を抑止し、ソース領域４から多量の自由キャリア（電子）を注入することができ、所望の直流信号電流増幅率を容易に得ることができる。
【選択図】 図１

Description

本発明の半導体装置は、ソース領域と同電位に保つ電極を構成するトレンチとゲート領域との配置箇所を考慮し、電流増幅率を向上させる大電流素子に関する。

従来の半導体装置では、ノーマリ・オフ型のバイポーラトランジスタで、制御性に優れ、低オン抵抗であり、微細化、高耐圧化を実現した素子構造が知られている（例えば、特許文献１参照）。

また、従来の半導体装置では、ノーマリ・オフ型のバイポーラトランジスタで、制御性に優れ、低オン抵抗であり、ターン・オフ速度に優れた素子構造が知られている（例えば、特許文献２参照）。

図６及び図７を参照して、従来における半導体装置の構造の一例を示す。図６（Ａ）は素子の斜視図であり、図６（Ｂ）は上面図である。図７（Ａ）は図６（Ｂ）のＣ−Ｃ線方向の断面図であり、図７（Ｂ）は図６（Ｂ）のＤ−Ｄ線方向の断面図である。

先ず、図６（Ａ）に示す如く、従来の半導体装置は、Ｎ＋型の半導体基板５１、Ｎ＋型の半導体基板５１上にはＮ−型のエピタキシャル層５２が形成されている。Ｎ−型のエピタキシャル層５２には、Ｎ＋型のソース領域５４とトレンチ５７とが互いに直交するように形成されている。そして、トレンチ５７には、その内壁を被覆するように絶縁膜５６、高濃度のＰ＋型多結晶シリコン（ポリシリコン）から成る固定電位絶縁電極５５が形成されている。尚、固定電位絶縁電極５５とソース領域５４とは、例えば、アルミニウム（Ａｌ）層６１（図７参照）がオーミックコンタクトし、両者の電位が同電位に固定されている。また、エピタキシャル層５２は主にドレイン領域５３として用いられ、エピタキシャル層５２の固定電位絶縁電極５５に挾まれた領域をチャネル領域５８と呼ぶことにする。

そして、固定電位絶縁電極５５が高濃度のＰ＋型ポリシリコンであり、チャネル領域５８表面に形成されるソース領域５４と固定電位絶縁電極５５とがＡｌ層６１を介して同電位に保たれる。そのため、チャネル領域５８には、仕事関数差により、周囲の固定電位絶縁電極５５より空乏層が形成される。そして、チャネル領域５８には伝導電子に対するポテンシャル障壁が形成され、ソース領域５４とドレイン領域５３とは初めから電気的に遮断された状態となっている。

次に、図６（Ｂ）に示す如く、固定電位絶縁電極５５はストライプ状をしており、その両端はＰ型のゲート領域５９に接している。そして、ゲート領域５９表面にはゲート電極Ｇが形成されており、ゲート領域５９からドレイン領域５３へ自由キャリア（正孔）を供給する。また、固定電位絶縁電極５５間に囲まれたチャネル領域５８は、ひとつの単位セルを形成している。尚、チャネルの状態によって電流を遮断、もしくは電流量を制御し得るという条件を満たしていれば、単位セルを構成する固定電位絶縁電極５５の形状、ソース領域５４の形状などは任意である。

図７（Ａ）に示す如く、Ｈ２をチャネル厚み、Ｌ２をチャネル長と呼ぶ。つまり、チャネル厚みＨ２とは、チャネル領域において対向する絶縁膜５６間の間隔であり、チャネル長Ｌ２とは、溝の側壁に沿って、ソース領域５４の底面から固定電位絶縁電極５５の底面までの距離をいう。また、基板５１裏面にはＡｌ層６０が形成されている。
特開平１１−４０８０２号公報（第１３−１４頁、第１６−１７図） 特開平９−３２１２９２号公報（第１０−１３頁、第１−３図）

上述したように、従来における半導体装置では、ドレイン電極Ｄに正の高電圧を印加し、ソース電極Ｓを接地した状態で、ゲート電極Ｇを接地することで、または、ゲート電極Ｇに負の電圧を印加することで、ＯＦＦ動作を成す。そして、この半導体装置のＯＦＦ動作では、Ｎ型のチャネル領域５８とＰ型の固定電位絶縁電極５５との仕事関数差によりチャネル領域５８が擬似的なＰ型領域となる。そして、ドレイン領域５３に正の高電圧が印加され、チャネル領域５８が接地状態となることで、擬似的なＰ型領域となるチャネル領域５８とＮ型領域のドレイン領域３とが逆バイアス状態となり、半導体装置はＯＦＦ動作を成す。

一方、半導体装置をＯＮ動作とするためには、ゲート電極Ｇに正の電圧を印加し、ゲート領域５９から自由キャリア（正孔）を注入し、チャネル領域５８をＮ型領域にする。そして、チャネル領域５８及びドレイン領域５３では、注入された自由キャリア（正孔）により伝導度変調を起こし、低抵抗状態を成す。つまり、半導体装置はゲート領域５９から注入する自由キャリア（正孔）によりＯＮ動作、ＯＦＦ動作を行っているので、ゲート領域５９からの自由キャリア（正孔）の注入量により直流信号電流増幅率が左右される。

しかしながら、従来の半導体装置では、トレンチ５７は、Ｙ軸方向（図６（Ｂ）参照）に軸部６３を有し、その軸部６３からＸ軸方向（図６（Ｂ）参照）に複数の枝部６４が延在する。Ｘ軸方向に延在するトレンチ５７の枝部６４は、ソース領域５４を縦断し、ゲート領域５９内にその一端が形成されている。そして、ＯＮ動作時には、ゲート領域５９から注入する自由キャリア（正孔）はトレンチ５７側壁へと流れ込む。その後、トレンチ５７側壁へと流れ込んだ自由キャリア（正孔）は、ソース領域５４にも取り込まれる。そのことで、ゲート領域５９から注入された自由キャリア（正孔）の一部は、ソース領域５４で自由キャリア（電子）と再結合することで消滅し、またはソース電極Ｓを介して外部へと排出されている。つまり、従来の半導体装置では、本来の目的であるチャネル領域５８でのスイッチング、伝導度変調等の役割を果たすことなく消滅する自由キャリア（正孔）が多数存在していた。そのため、ＯＮ動作時には、ゲート領域５９からは、必要以上の自由キャリア（正孔）を注入しなければならず、所望の直流信号電流増幅率を得られないという問題があった。

本発明は、固定電位絶縁電極を構成するトレンチの配置に関し、酸化膜が形成されている該トレンチの側壁とゲート領域との接触面積を低減し、ＯＮ動作時に、自由キャリア（正孔）がトレンチ側壁を伝わってソース領域へ流れ込むことを抑止し、直流信号電流増幅率を向上させることを目的とする。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体層と、互いに平行になるように前記半導体層表面から形成された複数のトレンチと、前記トレンチの内壁には絶縁膜が形成され、前記絶縁膜を覆うように前記トレンチ内を充填する逆導電型の多結晶シリコンから成る固定電位絶縁電極と、前記トレンチ間に位置し、前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、前記ソース領域と離間され、少なくとも前記絶縁膜とその一部を隣接するように配置されるゲート領域と、前記固定電位絶縁電極間に位置し、少なくとも前記ソース領域の下方に位置するチャネル領域とを具備し、一対の前記ゲート領域間には前記ソース領域が１本配置され、且つ、前記トレンチはそれぞれ独立して形成され、前記トレンチの延在方向の長さは、前記一対のゲート領域間より短いことを特徴とする。従って、本発明の半導体装置では、固定電位絶縁電極を構成するトレンチの側壁がゲート領域と接触する領域を必要最低限に抑えることで、ゲート領域からトレンチ側壁を伝わってソース領域へと取り込まれる自由キャリア（正孔）を低減することができる。

また、本発明の半導体装置では、全ての前記トレンチの側壁は前記ソース領域と接触しており、前記トレンチは前記ソース領域の延在方向に対し一定間隔で配置されていることを特徴とする。従って、本発明の半導体装置では、固定電位絶縁電極を構成するトレンチは、ソース領域を区切るように、一定の間隔で配置されることで、確実に、半導体装置のＯＦＦ動作を成すことができる。

また、本発明の半導体装置では、前記トレンチの一端及びその近傍領域の側壁は、交互に前記ゲート領域の一方と接触していることを特徴とする。従って、本発明の半導体装置では、トレンチの側壁がゲート領域と接触する領域は、一対のゲート領域に対して交互に配置されることで、セル間での均一動作性を向上させることができる。

また、本発明の半導体装置では、前記トレンチは、その一端及びその近傍領域の側壁が前記一対のゲート領域のどちらか一方と接触しているトレンチと、前記一対のゲート領域のどちらとも接触しないトレンチとからなり、それぞれの前記トレンチが交互に配置されていることを特徴とする。従って、本発明の半導体装置では、トレンチの側壁とゲート領域とが接触する領域を低減でき、より電流増幅率の増加を実現できる。また、トレンチの側壁とゲート領域とが接触する領域を一対のゲート領域に対して交互に配置されることで、セル間での均一動作性を向上させることができる。

上述したように、第１に、本発明の半導体装置では、固定電位絶縁電極を構成するトレンチに関し、トレンチの一端は、ソース領域を区分し、ゲート領域の形成領域外に配置される。一方、トレンチの他端は、ゲート領域の形成領域内に配置される。そのことで、本発明の半導体装置では、ＯＮ動作時に、自由キャリア（正孔）が、トレンチ側壁を通過してソース領域に取り込まれ、自由キャリア（電子）と再結合し、消滅するのを抑止できる。その結果、ゲート領域からの自由キャリア（正孔）の注入を抑え、ソース領域から多量の自由キャリア（電子）を注入することができ、所望の直流信号電流増幅率を得ることができる。

第２に、本発明の半導体装置では、セル領域を形成する一対のゲート領域に対し、それぞれのゲート領域の形成領域にトレンチの他端が、交互に配置される。そのことで、ゲート領域からチャネル領域及びドレイン領域に対する自由キャリア（正孔）の注入、あるいは、引き抜きをセル間で均一に行うことができる。その結果、自由キャリア（正孔）の偏りによる電流集中も抑止でき、素子の均一動作を実現できる。

以下に、本発明における半導体装置及びその製造方法の一実施の形態について、図１〜図８を参照にして詳細に説明する。

先ず、図１から図４を参照とし、本実施の形態の半導体装置について、以下に説明する。

図１（Ａ）は本発明の半導体装置の構造を示す斜視図であり、図１（Ｂ）は本発明の半導体装置の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ＋型の半導体基板１上にはＮ−型のエピタキシャル層２が堆積されている。等間隔をなして互いに平行になるような複数のトレンチ７が、このエピタキシャル層２の表面から形成されている。そして、基板１はドレイン取り出し領域として用いられており、エピタキシャル層２は、主に、ドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面に対して側壁がほぼ垂直にエッチングされ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が注入された、例えば、多結晶シリコンが堆積されている。そして、詳細は後述するが、トレンチ７内の多結晶シリコンは、半導体主表面で、例えば、アルミニウム（Ａｌ）を介してソース領域４と電気的に接続されている。そのことで、トレンチ７内のＰ型の多結晶シリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。

図１（Ａ）及び図１（Ｂ）に示す如く、本実施の形態では、ゲート領域９はソース領域４と離間され、エピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図示の如く、ソース領域４は、ゲート領域９の長手方向、つまり、Ｙ軸方向に延在し、１つのセルを形成する２本のゲート領域９間に形成されている。そして、本実施の形態では、ソース領域４は、Ｙ軸方向にゲート領域９とほぼ平行に位置し、それぞれのゲート領域９から等距離に配置される。一方、固定電位絶縁電極５を形成するトレンチ７は、ソース領域４及びゲート領域９と直交する方向に、つまり、Ｘ軸方向に延在している。

本実施の形態では、トレンチ７は、トレンチの一端７１側でソース領域４を一定間隔に区切り、トレンチ７の側壁がソース領域４と接触している。一方、トレンチ７の他端７２及びその近傍領域は、それぞれゲート領域９とその形成領域の一部を重畳させ、トレンチ７の側壁がゲート領域９と接触している。そして、トレンチ７の一端７１は、Ｘ軸方向に、少なくともソース領域４を区切る位置まで配置されることで、半導体装置のＯＦＦ動作時には、チャネル領域８が空乏層で満たされる構造となる。トレンチ７の一端７１は、その形成領域をゲート領域９と重畳しない位置に形成される。そのことで、半導体素子のＯＮ動作の際に、ゲート領域９から注入される自由キャリア（正孔）が、トレンチ７の側壁を介して、ソース領域４に必要以上に流れ込むことを抑止できる。

次に、図２を参照として本発明の半導体装置の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向の断面図であり、図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向の断面図である。

図２（Ａ）に示す如く、エピタキシャル層２に関し、主に、ソース領域４の下方に位置し、トレンチ７に囲まれた領域がチャネル領域８であり、矢印Ｈ１をチャネル厚み、矢印Ｌ１をチャネル長とする。つまり、チャネル厚みＨ１とは、チャネル領域８において対向する絶縁膜６間の間隔であり、チャネル長Ｌ１とは、トレンチ７の側壁に沿って、ソース領域４底面から固定電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ＋型の基板１の裏面には、例えば、Ａｌ層１０がオーミックコンタクトしており、このＡｌ層１０を介してドレイン電極Ｄが形成されている。

具体的には、本実施の形態では、チャネル厚みＨ１は０．８〜１．４μｍ程度であり、また、隣接するトレンチ７の中心間の間隔Ｔ１は３．２μｍ程度である。そして、トレンチ７は、チャネル厚みＨ１が上述した０．８〜１．４μｍ程度を保つように、Ｙ軸方向（図１（Ｂ）参照）に対し、平行に配置されている。

一方、図２（Ａ）では図示していないが、エピタキシャル層２表面には絶縁層としてのシリコン酸化膜１２（図２（Ｂ）参照）が形成されている。そして、このシリコン酸化膜１２に設けられたコンタクト領域１３（図２（Ｂ）参照）を介して、Ａｌ層１１がソース領域４にオーミックコンタクトしている。また、Ａｌ層１１はコンタクト領域１３を介して、固定電位絶縁電極５にもオーミックコンタクトしている。この構造により、上述の如く、固定電位絶縁電極５は接地状態となり、ソース領域４と固定電位絶縁電極５とは同電位に保たれる。また、実質、ソース領域４の下方に位置するチャネル領域８も固定電位絶縁電極５と同電位に保たれる。尚、本実施の形態の半導体装置では、チャネル領域８に形成される空乏層により主電流の導通、遮断を制御するので、その条件を満たしていれば単位セルを構成する固定電位絶縁電極５の形状、ソース領域４の形状などは任意である。

図２（Ｂ）に示す如く、ゲート領域９上面を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、ゲート領域９上面には、シリコン酸化膜１２に設けられたコンタクト領域１４を介して、例えば、Ａｌから成るゲート電極Ｇが形成されている。尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、図示の如く、断面図および表面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。

次に、本発明の半導体素子の動作原理を説明する。

先ず、半導体素子のＯＦＦ動作について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ＋型の基板１、Ｎ−型のエピタキシャル層２から成るドレイン領域３、トレンチ７間に位置するＮ−型のチャネル領域８およびＮ＋型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作させるとＯＦＦ動作を成すことができないようにみられる。

しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層１１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ＋型のポリシリコンとＮ−型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル幅Ｈを調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。

この構造により、Ｎ−型のドレイン領域３とＮ＋型のソース領域４とを擬似的なＰ型領域であるチャネル領域８によって、ＰＮ接合分離することができる。つまり、本発明の半導体装置は、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ動作状態）となっている。また、半導体装置がＯＦＦ動作時では、ドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓが接地され、ゲート電極Ｇが接地状態であるか、又は、ゲート電極Ｇに負の電位が印加されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面には、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体装置の耐圧特性を左右する。

ここで、図３を参照とし、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ動作時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ動作時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ＋型のポリシリコン領域とチャネル領域８であるＮ−型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１１を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。

具体的には、Ａｌ層１１を介してＰ＋型のポリシリコン領域とＮ−型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ＋型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ＋型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ＋型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そのことで、Ｎ−型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。

しかしながら、チャネル領域８の不純物濃度は１Ｅ１４（／ｃｍ^３）程度、厚みは０．８〜１．４μｍ程度であるため、チャネル領域８は、固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。そのことで、図示の如く、Ｐ＋型のポリシリコン領域内のイオン化アクセプタとＮ−型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。その結果、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。

次に、半導体素子のＯＦＦ動作からＯＮ動作へと転じる状態について説明する。半導体素子をターン・オンするためには、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入されるが、上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜６界面に流れ込む。そして、チャネル領域８の絶縁膜６界面に自由キャリア（正孔）が充填されることで、Ｐ＋型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そのことで、チャネル領域８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その結果、チャネル領域８の空乏層が減退し、中央領域からチャネルが開き、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。

つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時に行き渡り、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Ｇが所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８ならびにドレイン領域３の形成するＰＮ接合が順バイアスとなる。そして、自由キャリア（正孔）がチャネル領域８ならびにドレイン領域３に直接注入される。その結果、チャネル領域８ならびにドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。

最後に、半導体素子のＯＮ動作からＯＦＦ動作へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。すると伝導度変調によりドレイン領域３およびチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通路として素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。

上述したように、半導体素子のＯＦＦ動作からＯＮ動作に移行する際には、ゲート電極Ｇに正の電圧が印加され、ゲート領域９から自由キャリア（正孔）が注入される。そして、自由キャリア（正孔）は、トレンチ７の側壁を通路としてチャネル領域８へと流れ込む。更に、ゲート−ソース間の電圧が所定の値以上になると、自由キャリア（正孔）は、Ｐ型のゲート領域９と隣接するＮ型のエピタキシャル層２とのＰＮ接合を介してドレイン領域３へと流れ込む。

このとき、特に、半導体素子のＯＦＦ動作からＯＮ動作への移行時には、ゲート領域９とその形成領域を重畳させるトレンチ７の側壁には自由キャリア（正孔）が集中し易く、大部分の自由キャリア（正孔）はトレンチ７側壁へと流れ込む。トレンチ７の側壁は、ソース領域４と密接しており、ゲート領域９から注入された自由キャリア（正孔）は、トレンチ７側壁からソース領域４へと容易に取り込まれてしまう。そのことで、ソース領域４では、取り込まれた自由キャリア（正孔）と自由キャリア（電子）とが再結合し、チャネル領域８での伝導度変調に寄与することなく消滅してしまう。そして、ソース領域４内で無効に消滅した分の自由キャリア（正孔）は余分にゲート領域９から注入する必要があり、所望の直流信号電流増幅率が得られない。

しかしながら、本実施の形態では、図１に示すように、トレンチ７の他端７２はゲート領域９の形成領域内に配置し、トレンチ７の一端７１はゲート領域９の形成領域外に配置している。つまり、本発明の半導体装置は従来の半導体装置と比較すると、１つのセル領域内に形成されるトレンチ７の数は同じであるが、トレンチ７とゲート領域９との接触箇所は半分になっている。そのことで、一対のゲート領域９のそれぞれにおいて、トレンチ７と形成領域を重畳しない領域では、優先的に、自由キャリア（正孔）は、Ｐ型のゲート領域９と隣接するＮ型のエピタキシャル層２とのＰＮ接合を介してドレイン領域３へと流れ込む。

そして、ドレイン領域３へと流れ込んだ自由キャリア（正孔）は、上述したように、ドレイン領域３内のドリフト領域での伝導度変調に寄与し、主電流が低いオン抵抗で流れるようになる。一方、トレンチ７の他端７２がゲート領域９の形成領域内に配置される領域では、従来の構造と同様に、ゲート領域９から注入された自由キャリア（正孔）は、優先的にトレンチ７側壁へと流れ込む。本実施の形態では、直流信号電流増幅率を悪化させる要因となるトレンチ７とゲート領域９との接触領域を低減することで、ソース領域４内で無効に消滅する自由キャリア（正孔）を減らすことができる。そして、ゲート領域９からは必要以上の自由キャリア（正孔）を注入することはなく、ソース領域４からは多量の自由キャリア（電子）を注入することができ、所望の直流信号電流増幅率を容易に得ることができる。

更に、本実施の形態では、図１（Ｂ）に示すように、トレンチ７において、トレンチの一端７１はソース領域４を区分し、ゲート領域９の形成領域内に配置されない。一方、トレンチの他端７２はゲート領域９の形成領域内に配置されている。そして、セル領域を形成する１対のゲート領域９に対し、トレンチの他端７２は、それぞれのゲート領域９と交互にその形成領域を重畳させている。そのことで、本実施の形態の半導体装置では、一対のゲート領域９の両方を利用して、自由キャリア（正孔）をチャネル領域８及びドレイン領域３に注入し、また、引き抜くことができる。その結果、どちらか一方のゲート領域９に対し、自由キャリア（正孔）が集中することがなく、各セル間の均一動作を実現することができる。

また、各セル間の均一動作を実現することで、半導体素子のＯＮ動作からＯＦＦ動作時に、自由キャリア（正孔）がある領域に集中するのを防ぐことができる。そのことで、本実施の形態の半導体装置では、とりわけ自由キャリア（正孔）の引き抜きの弱いところに電流集中が生じ、その領域が大電流により焼け、故障することを防ぐことができる。

尚、上述したように、本実施の形態では、トレンチの一端７１は、ゲート領域９の形成領域内に配置させない場合に関し説明したが、この場合に限定する必要はない。例えば、トレンチの一端７１がゲート領域９と形成領域を重畳させるか、否かは、半導体装置のスイッチング特性と直流信号電流増幅率との必要性に応じ設計される。そのため、いくつかのトレンチ７において、トレンチの一端７１もゲート領域９と形成領域を重畳させても良い。

また、その他の実施の形態として、図４及び図５に半導体装置の上面図を示す。図４に示すように、トレンチ７において、トレンチの一端７１側においてはソース領域４を区分し、ゲート領域９の形成領域内に配置されない。一方、トレンチの他端７２はゲート領域９の形成領域内に配置されている。そして、セル領域を形成する１対のゲート領域９に対し、全てのトレンチの他端７２は、どちらか一方のゲート領域９と形成領域を重畳させている。この構造においても、上述したように、ゲート領域９からは必要以上の自由キャリア（正孔）をチャネル領域８へと注入することはなく、ソース領域４からは多量の自由キャリア（電子）を注入することができ、所望の直流信号電流増幅率を容易に得ることができる。

図５に示すように、ソース領域４を一定間隔で区分するが、その両端７４、７５が、一対のゲート領域９の形成領域内に配置されていないトレンチ７３を形成する場合もある。例えば、スイッチング特性よりも直流信号電流増幅率の方が重要である半導体装置の場合には、トレンチ７とゲート領域９との接触箇所を低減させる。そのことで、ゲート領域９から注入される自由キャリア（正孔）は、その大部分がドレイン領域３へと注入され、ドリフト領域での伝導度変調に寄与する。そのことで、主電流が低いオン抵抗で流れ、ソース領域４からは多量の自由キャリア（電子）を注入することができる。

また、本実施の形態では、図示していないが、半導体装置のスイッチング特性と直流信号電流増幅率との関係により、さまざまなトレンチ形状とすることができ、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。 本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。 本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。 本発明の半導体装置を説明するための上面図である。 本発明の半導体装置を説明するための上面図である。 従来の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。 従来の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。

符号の説明

１ 基板
２ エピタキシャル層
３ ドレイン領域
４ ソース領域
５ 固定電位絶縁電極
６ 絶縁膜
７、７３ トレンチ
８ チャネル領域
９ ゲート領域
１０、１１、１５ Ａｌ層
１２ シリコン酸化膜
１３、１４ コンタクト領域
７１、７４ トレンチの一端
７２、７５ トレンチの他端

Claims (9)

1. ドレイン領域を構成する一導電型の半導体層と、
   互いに平行になるように前記半導体層表面から形成された複数のトレンチと、
   前記トレンチの内壁には絶縁膜が形成され、前記絶縁膜を覆うように前記トレンチ内を充填する逆導電型の多結晶シリコンから成る固定電位絶縁電極と、
   前記トレンチ間に位置し、前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、
   前記ソース領域と離間され、少なくとも前記絶縁膜とその一部を隣接するように配置されるゲート領域と、
   前記固定電位絶縁電極間に位置し、少なくとも前記ソース領域の下方に位置するチャネル領域とを具備し、
   一対の前記ゲート領域間には前記ソース領域が１本配置され、且つ、前記トレンチはそれぞれ独立して形成され、前記トレンチの延在方向の長さは、前記一対のゲート領域間より短いことを特徴とする半導体装置。
2. 前記ソース領域は、前記一対のゲート領域のそれぞれから等しい位置に配置され、前記トレンチは、その延在方向の長さが前記ソース領域と前記ゲート領域間より長いことを特徴とする請求項１に記載の半導体装置。
3. 前記トレンチの側壁は前記ソース領域と接触しており、前記トレンチは前記ソース領域の延在方向に対し一定間隔で配置されていることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記トレンチの一端及びその近傍領域の側壁は、前記ゲート領域のどちらか一方と接触していることを特徴とする請求項３に記載の半導体装置。
5. 前記トレンチの一端及びその近傍領域の側壁は、交互に前記ゲート領域の一方と接触していることを特徴とする請求項４に記載の半導体装置。
6. 前記トレンチの一端及びその近傍領域の側壁は、前記ゲート領域の一方と接触していることを特徴とする請求項４に記載の半導体装置。
7. 前記ソース領域は、前記一対のゲート領域のそれぞれから等しい位置に配置され、前記トレンチは、その延在方向の長さが前記ソース領域と前記ゲート領域間より長いトレンチと、その延在方向の長さが前記ソース領域と前記ゲート領域間より短いトレンチとからなることを特徴とする請求項１に記載の半導体装置。
8. 前記トレンチの側壁は前記ソース領域と接触しており、前記トレンチは前記ソース領域の延在方向に対し一定間隔で配置されていることを特徴とする請求項７に記載の半導体装置。
9. 前記トレンチは、その一端及びその近傍領域の側壁が前記一対のゲート領域のどちらか一方と接触しているトレンチと、前記一対のゲート領域のどちらとも接触しないトレンチとからなり、それぞれの前記トレンチが交互に配置されていることを特徴とする請求項７または請求項８に記載の半導体装置。

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