JP2004095776A

JP2004095776A - 半導体装置

Info

Publication number: JP2004095776A
Application number: JP2002253780A
Authority: JP
Inventors: Tetsuya Yoshida; 吉田　哲哉; Tetsuya Okada; 岡田　哲也; Hiroaki Saito; 斎藤　洋明; Satoru Iwata; 岩田　哲; Kikuo Okada; 岡田　喜久雄
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-08-30
Filing date: 2002-08-30
Publication date: 2004-03-25

Abstract

【課題】従来での半導体装置では、対向する２つのゲート領域に対して２つのソース領域を形成し、それぞれのソース領域はトレンチにより区切られており、自由キャリア（正孔）の均一な注入及び引き抜きを行うことが出来ないという問題があった。
【解決手段】本発明の半導体装置では、対向する２つのゲート領域９に対して１つのソース領域４を形成している。そして、トレンチ７はそれらのゲート領域９に少なくともその端部重畳するように、且つＹ軸方向に一定間隔で形成している。そのことで、ソース領域４の両側から自由キャリア（正孔）の注入及び引き抜きを均一な状態で行うことができる。その結果、半導体装置のスイッチング動作、安全動作領域の改善等を行うことができる。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明の半導体装置は、固定絶縁電極の形状、配置間隔を改善し、ソース領域とゲート領域との距離を短縮し、ソース領域とゲート領域との位置関係を改善することで、スイッチング動作、安全動作領域の改善を行う大電流素子に関する。
【０００２】
【従来の技術】
従来の半導体装置では、ノーマリ・オフ型、制御性に優れ、且つスイッチング時のオン抵抗の低いトランジスタとして、例えば、特開平０６−２５２４０８号公報に示す構造が知られている。
【０００３】
図８および図９を参照して、以下にその構造の一例を示す。図８（Ａ）は素子の斜視図であり、図８（Ｂ）は上面図である。図９（Ａ）は図８（Ｂ）のＸ−Ｘ線の断面図であり、図９（Ｂ）は図８（Ｂ）のＹ−Ｙ線方向の断面図である。
【０００４】
先ず、図８（Ａ）に示す如く、従来の半導体装置は、Ｎ＋型の半導体基板５１、Ｎ＋型の半導体基板５１上にはＮ−型のエピタキシャル層５２が形成されている。Ｎ−型のエピタキシャル層５２には、Ｎ＋型のソース領域５４とトレンチ５７とが互いに直交するように形成されている。そして、トレンチ５７には、その側壁を被覆するように絶縁膜５６、高濃度のＰ＋型多結晶シリコン（ポリシリコン）から成る固定電位絶縁電極５５が形成されている。尚、固定電位絶縁電極５５とソース領域５４とは、例えば、アルミニウム（Ａｌ）層６１（図９参照）によりオーミックコンタクトし電位が固定されている。また、エピタキシャル層５２は主にドレイン領域５３として用いられ、エピタキシャル層５２のうち、固定電位絶縁電極５５に挾まれた領域をチャネル領域５８と呼ぶことにする。
【０００５】
そして、チャネル領域５８には、絶縁膜５６を介して隣接する固定電位絶縁電極５５が高濃度のＰ＋型ポリシリコンであるため、仕事関数差によって空乏層が形成される。そのことで、チャネル領域５８には伝導電子に対するポテンシャル障壁が形成されていて、ソース領域５４とドレイン領域５３とは初めから電気的に遮断された状態となっている。
【０００６】
次に、図８（Ｂ）に示す如く、固定電位絶縁電極５５はストライプ状をしており、その両端はＰ型のゲート領域５９に接している。そして、ゲート領域５９表面にはゲート電極Ｇが形成されており、ここからドレイン領域５３へ自由キャリア（正孔）を供給する。また、固定電位絶縁電極５５間に囲まれたチャネル領域５８は、ひとつの単位セルを形成している。尚、チャネルの状態によって電流を遮断、もしくは電流量を制御し得るという条件を満たしていれば、単位セルを構成する固定電位絶縁電極５５の形状、ソース領域５４の形状などは任意である。
【０００７】
図９（Ａ）に示す如く、Ｈ２をチャネル厚み、Ｌ２をチャネル長と呼ぶ。つまり、チャネル厚みＨ２とは、チャネル領域において対向する絶縁膜５６間の間隔であり、チャネル長Ｌ２とは、溝の側壁に沿って、ソース領域５４の底面から固定電位絶縁電極５５の底面までの距離をいう。また、基板５１裏面にはＡｌ層６０が形成されている。
【０００８】
【発明が解決しようとする課題】
上述したように、従来における半導体装置では、ドレイン電極Ｄに正の高電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇを接地または負の電圧を印加した状態でＯＦＦの状態を成す。そして、この半導体装置のＯＦＦの状態では、Ｎ型のチャネル領域５８とＰ型の固定電位絶縁電極５５との仕事関数差によりチャネル領域５８が擬似的なＰ型領域となる。そのことで、ドレイン領域５３に正の高電圧が印加され、チャネル領域５８が接地状態となることで逆バイアス状態となり、ＯＦＦの状態を成す。そして、半導体装置をＯＮの状態にするためには、ゲート電極Ｇに正の電圧を印加しゲート領域５９から自由キャリア（正孔）を注入し、チャネル領域５８をＮ型領域にすると同時にチャネル領域５８およびドレイン領域５３で伝導度変調を起こす。そして、半導体装置はゲート領域５９から注入する自由キャリア（正孔）によりＯＮ、ＯＦＦを行っているので、ゲート領域５９からの自由キャリア（正孔）の注入量により直流信号電流増幅率が左右される。
【０００９】
しかしながら、従来の半導体装置では、図９（Ｂ）に示す如く、固定電位絶縁電極５５を形成するトレンチ５７が、Ｙ軸方向に軸部６３を有し、その軸部６３からＸ軸方向に櫛歯状に延在している。そして、トレンチ５７の軸部６３からＸ軸方向にほぼ等距離の位置にそれぞれソース領域５４が形成されている。それぞれのソース領域５４は最も近傍に位置するゲート領域５９と対となり、上述したように半導体装置のＯＮ状態、ＯＦＦ状態を成す。このとき、従来の半導体装置では、丸印６４で示した領域の自由キャリア（正孔）は対となるゲート領域からは遠く、また、他方のゲート領域５９とはトレンチ５７の軸部６３により隔たれている。そのため、丸印６４で示した領域では、トレンチ軸部６３が存在するために、主として片側のゲート側からしか引き抜かれず、引き抜き効率が悪いという問題があった。また、トレンチ５７が軸部６３を有することで、丸印６２に示した領域のように自由キャリア（正孔）が偏る領域が存在する。そのことで、自由キャリア（正孔）の分布の不均一性が緩和されにくく、安全動作領域が狭くなる、また遮断速度が落ちるという問題があった。
【００１０】
更に、従来の半導体装置では、トレンチ５７間に位置するチャネル厚みＨ２が小さいため、１つのソースセルに対する電流密度が高くなり直流信号電流増幅率が低いという問題があった。
【００１１】
【課題を解決するための手段】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数のトレンチと、前記トレンチの内壁には絶縁膜を有し、且つ前記絶縁膜を覆うように前記トレンチ内を充填する逆導電型の多結晶シリコンから成る固定電位絶縁電極と、前記一主表面上の前記トレンチ間に位置し、且つ前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた複数の逆導電型のゲート領域と、前記半導体基体には前記固定電位絶縁電極間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、前記複数のゲート領域はその長手方向にほぼ平行に配置され、前記トレンチはそれぞれ独立し前記ゲート領域間に平行に位置し、且つ前記トレンチは前記ゲート領域の長手方向と直交し、少なくとも前記トレンチの両端及びその近傍領域をそれぞれ近傍に位置する前記ゲート領域と隣接するように形成されていることを特徴とする。
【００１２】
従って、本発明の半導体装置では、対向する２つのゲート領域に対して１つのソース領域が対応し、ソース領域の両側に位置するゲート領域により自由キャリア（正孔）の注入及び引き抜きを行うことができる。そのことで、ソース領域に対して自由キャリア（正孔）の注入及び引き抜きを均一に分布するように行うことができる。
【００１３】
また、本発明の半導体装置では、前記複数のトレンチは、前記ゲート領域の長手方向に１．０〜１．４μｍの離間距離を有し配置されることを特徴とする。
【００１４】
従って、本発明の半導体装置では、トレンチ間に位置するチャネル厚みを大きくすることができ、１つのソースセル当たりの電流密度を低減することができ、直流信号電流増幅率を増大することができる。
【００１５】
【発明の実施の形態】
以下に、本発明の半導体装置の一実施の形態について、図１〜図６を参照にして詳細に説明する。
【００１６】
図１（Ａ）は本発明の半導体装置の構造を示す斜視図であり、図１（Ｂ）は本発明の半導体装置の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ＋型の半導体基板１上にはＮ−型のエピタキシャル層２が堆積されている。このエピタキシャル層２には、表面から等間隔をなして互いに平行に複数のトレンチ７が形成されている。そして、基板１はドレイン取り出し領域として用いられており、主に、エピタキシャル層２はドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面から側壁がほぼ垂直に掘られ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が注入された、例えば、多結晶シリコン（ポリシリコン）が堆積されている。そして、詳細は後述するが、トレンチ７内のポリシリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）を介してソース領域４と電気的に接続されている。そのことで、トレンチ７内のＰ型のポリシリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。尚、特許請求の範囲で記載した半導体基体とは本実施の形態では基板１およびエピタキシャル層２とにより構成する。
【００１７】
図１（Ａ）および図１（Ｂ）に示す如く、本実施の形態では、ゲート領域９はソース領域４と離間され、且つ絶縁膜６に接するエピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図示の如く、ゲート領域９の長手方向、つまり、Ｙ軸方向に対向する２本のゲート領域９間には、それぞれのゲート領域９から等距離に位置するように１本のソース領域４が形成されている。ソース領域４もＹ軸方向にゲート領域９とほぼ平行に位置している。一方、固定電位絶縁電極５を形成するトレンチ７は、ソース領域４及びゲート領域９と直交する方向に、つまり、Ｘ軸方向に形成されている。そして、トレンチ７の両端はそれぞれゲート領域９とその形成領域の一部を重畳させ、且つ、トレンチ７はＹ軸方向に一定間隔でゲート領域９間に形成されている。尚、ゲート領域９では、隣のゲート領域９間に形成されたトレンチ７の端部が位置し、それぞれゲート領域９により隔てられている。
【００１８】
次に、図２を参照として本発明の半導体装置の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向の断面図であり、図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向の断面図である。
【００１９】
図２（Ａ）に示す如く、エピタキシャル層２の表面領域のなかでトレンチ７に囲まれた領域がチャネル領域８であり、矢印Ｈ１をチャネル厚み、矢印Ｌ１をチャネル長とする。つまり、チャネル厚みＨ１とは、チャネル領域８において対向するトレンチ７間の間隔であり、チャネル長Ｌ１とは、トレンチ７の側壁に沿って、ソース領域４底面から固定電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ＋型の基板１の裏面には、例えば、Ａｌ層１０がオーミックコンタクトしており、このＡｌ層１０を介してドレイン電極Ｄが形成されている。一方、エピタキシャル層２表面には絶縁層としてのシリコン酸化膜１２が形成されている。そして、このシリコン酸化膜１２に設けられたコンタクトホール１３を介して、Ａｌ層１１がソース領域４にオーミックコンタクトしている。また、Ａｌ層１１はコンタクトホール１４を介して、固定電位絶縁電極５にもオーミックコンタクトしている。この構造により、上述の如く、ソース領域４と固定電位絶縁電極５とは同電位に保たれる。尚、チャネル領域８に形成される主電流の導通路により電流を遮断、もしくは電流量を制御し得るため、その条件を満たしていれば単位セルを構成する固定電位絶縁電極５の形状、ソース領域４の形状などは任意である。
【００２０】
図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積されている。そして、ゲート領域９上には、シリコン酸化膜１２に設けられたコンタクトホール１６を介して、例えば、Ａｌから成るゲート電極Ｇが形成されている。尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、図示の如く、断面図および表面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００２１】
次に、本発明の半導体素子の動作原理を説明する。
【００２２】
先ず、半導体素子のＯＦＦ状態について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ＋型の基板１、Ｎ−型のエピタキシャル層２から成るドレイン領域３、エピタキシャル層２の表面領域で複数のトレンチ７間に位置するＮ−型のチャネル領域８およびＮ＋型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作するとＯＦＦ状態を成すことができないようにみられる。
【００２３】
しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層１１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ＋型のポリシリコンとＮ−型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル幅Ｈを調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。
【００２４】
この構造により、Ｎ−型のドレイン領域３とＮ＋型のソース領域４とを擬似的なＰ型領域であるチャネル領域８をもってＰＮ接合分離構造を形成することとなる。つまり、本発明の半導体装置は、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体装置がＯＦＦ時ではドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓおよびゲート電極Ｇが接地されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面からは、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体装置の耐圧特性を左右する。
【００２５】
ここで、図３を参照とし、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ＋型のポリシリコン領域とチャネル領域８であるＮ−型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１１を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。
【００２６】
具体的には、Ａｌ層１１を介してＰ＋型のポリシリコン領域とＮ−型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ＋型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ＋型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ＋型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、Ｐ＋型のポリシリコン領域の絶縁膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、Ｎ−型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。
【００２７】
しかしながら、チャネル領域８の不純物濃度は１Ｅ１４（／ｃｍ^３）程度、厚みは１．０〜１．４μｍ程度であるため、チャネル領域８を囲むように形成された固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。そのことで、図示の如く、Ｐ＋型のポリシリコン領域内のイオン化アクセプタとＮ−型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。その結果、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。
【００２８】
次に、半導体素子のＯＦＦ時からＯＮ時へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入されるが、上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜６界面に流れ込む。そして、チャネル領域８の絶縁膜６界面に自由キャリア（正孔）が充填されることで、Ｐ＋型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そのことで、チャネル領域８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その結果、チャネル領域８の空乏層が減退し、中央領域からチャネルが開き、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００２９】
つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時に行き渡り、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開くのである。更に、ゲート電極Ｇが所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８ならびにドレイン領域３の形成するＰＮ接合が順バイアスとなる。そして、自由キャリア（正孔）がチャネル領域８ならびにドレイン領域３に直接注入される。その結果、チャネル領域８ならびにドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。
【００３０】
最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。すると伝導度変調によりドレイン領域３およびチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。
【００３１】
そして、本発明の半導体装置では、図１（Ｂ）に示す如く、トレンチ７はＹ軸方向に延在する２本の対向するゲート領域９間に一定の間隔で複数形成されている。そして、その複数のトレンチ７はそれぞれＸ軸方向に延在し、その両端部及びその近傍をそれぞれゲート領域９と重畳するようにＹ軸方向に配列されている。つまり、本実施の形態の半導体装置では、従来の構造である図８（Ｂ）に示したように、Ｙ軸方向に一定間隔で配置された複数のトレンチ７を一体にするＹ軸方向に延在する軸部６３を省略した構造である。そして、従来のトレンチ５７の軸部６３が形成されていた領域、言い換えると２本の対向するゲート領域９から中間領域に１本のソース領域４をＹ軸方向に延在して形成している。
【００３２】
そのことで、本発明の半導体装置では、Ｙ軸方向に延在する２本の対向するゲート領域９からほぼ等しい距離のところに共通のソース領域４を１本有することで、以下に説明する効果を得ることができる。
【００３３】
第１に、２本の対向するゲート領域９に共通のソース領域４とすることで、ゲート領域９から注入され、引き抜かれる自由キャリア（正孔）を瞬時にバランス良く行うことができる。従来の構造では、２本の対向するゲート領域５９に対して２本のソース領域５４が形成され、２本のソース領域５４間にトレンチ５７の軸部６３が位置していた。そのため、チャネル領域５８内の自由キャリア（正孔）は主として片側のゲート領域５９からしか引き抜けず、遮断効率が悪かった。その結果、ターンオフ速度が遅く、とりわけ自由キャリア（正孔）の引き抜きの弱いところに電流集中が生じたため、その領域が大電流により焼け故障してしまっていた。
【００３４】
しかしながら、本実施の形態では、２本の対向するゲート領域９に共通のソース領域４とすることで、どちらのゲート領域９からも自由キャリア（正孔）を注入し、引き抜くことが可能である。そのことで、従来の構造の問題点である自由キャリア（正孔）が不均一に存在することが無くなり、逆バイアス安全動作領域（ＲＢＡＳＯ：Ｒｅｖｅｒｓｅ　Ｂｉａｓ　Ａｒｅａ　ｏｆ　Ｓａｆｅｔｙ　Ｏｐｅｒａｔｉｎｇ）が広くなる。具体的には、均一に自由キャリア（正孔）を注入し、引き抜くことが可能となることで、図４に示す如く、特に、ドレイン電圧（ＶＣＥＸ）の高電圧領域と単位面積当たりの電流（ＪＣ）の高電流領域でも機能し、ＲＢＡＳＯを改善することができる。その結果、本実施の形態のように大電流を扱う半導体装置を誘電負荷回路に組み込んで使う場合では、半導体装置をＯＦＦ状態とする時に一部の領域への大電流の集中を無くすことができ、大電流の集中による半導体装置の破壊を大幅に抑制することができる。
【００３５】
第２に、本実施の形態では、上述したように、２本の対向するゲート領域９に共通のソース領域４を設け、ソース領域４に対して両側から自由キャリア（正孔）を注入し、引き抜いている。更に、ゲート領域９の中心からソース領域４の中心までの距離Ｗ１を９．７μｍ程度と短縮し、且つエピタキシャル層２表面において、ソース領域４の端辺とゲート領域９の端辺との離間距離Ｗ２が１〜２μｍ程度となるように形成されている。従来の構造では、ソース領域５４に対してその近傍に位置するゲート領域５９により主として片側から自由キャリア（正孔）を注入し、引き抜いていた。そして、ゲート領域５９の中心からソース領域５４の中心までの距離Ｗ３（図８参照）を１８．５μｍ程度有し、エピタキシャル層５２表面において、ソース領域５４の端辺とゲート領域５９の端辺との離間距離Ｗ４が１３μｍ程度であった。そのため、ソース領域５４とゲート領域５９との距離が遠いため主電流の遮断が遅れ、フォール時間（ｔｆ）が遅れスイッチング動作に問題があった。
【００３６】
しかしながら、本実施の形態では、上述したように、ゲート領域９とソース領域４との距離を短縮し、エピタキシャル層２表面でのソース領域４の端辺とゲート領域９の端辺との離間距離Ｗ２を１〜２μｍ程度している。これは、ゲート領域９及びソース領域４はそれぞれ熱拡散工程を経て形成されるが、この時両者とも深さ方向の拡散に合わせて、横方向へも拡散するためである。そのことで、図５（Ａ）及び（Ｂ）に示すように、特に、大電流に対するスイッチング（ＳＷ）特性が改善する。例えば、３００（Ａ／ｃｍ２）では、フォール時間（ｔｆ）が約半分程度まで短縮される。これは、自由キャリア（正孔）を瞬時に両側に位置するゲート領域９から均一に引き抜くことができるからである。また、ターンオフ遅延時間に対するスイッチング（ＳＷ）特性は、全ての電流値において従来の状態をほぼ維持することができる。また、本実施の形態では、２本の対向するゲート領域９に共通のソース領域４を設けることで、ソース電極Ｓ用のＡｌ層１１とソースコンタクト孔であるコンタクトホール１３とのパターンニング余裕が大きくなる。
【００３７】
尚、本実施の形態ではエピタキシャル層２表面でのソース領域４の端辺とゲート領域９の端辺との離間距離Ｗ２を１〜２μｍ程度として説明した。これは、ソース領域とゲート領域とが隣接し、またはその一部の領域が重畳することを防ぐためである。しかし、半導体装置の製造方法の工程において、拡散領域のばらつき、マスク形成のばらつき等の製法上の誤差を多少生じてもソース領域４とゲート領域９とが隣接またはその一部が重畳しなければ、両者の離間距離が１〜２μｍ以下であっても問題はない。そして、両者の離間距離を１〜２μｍ以下に配置できる場合には、更に、上述した効果を得ることができる。
【００３８】
第３に、本実施の形態では、図１（Ｂ）に示すように、対向するゲート領域９に少なくともその端部を重畳させるようにＸ軸方向にトレンチ７が形成されている。更に、トレンチ７はＹ軸方向に一定の間隔を有し配置されている。そして、上述の如く、このトレンチ７を介して形成された固定電位絶縁電極５からチャネル領域８へと広がる空乏層により、半導体装置のＯＮ動作及びＯＦＦ動作を成している。従来の構造では、トレンチ５７はＹ軸方向に０．８μｍ程度の間隔、つまり、チャネル厚みＨ２（図９参照）が０．８μｍ程度有するように配置されていた。しかしながら、本実施の形態では、トレンチ７はＹ軸方向に１．０〜１．４μｍ程度の間隔で配置され、つまり、チャネル厚みＨ１（図２参照）が１．０〜１．４μｍ程度有するように配置されている。尚、本発明の構造及び従来の構造においても、トレンチの中心間の距離Ｔ１（図２参照）、Ｔ２（図９参照）は共に等しい。つまり、例えば、トレンチの中心間の距離Ｔ１、Ｔ２はそれぞれ３．２μｍ程度とし、トレンチの幅を任意とすることでチャネル厚みＨ１、Ｈ２を調整している。そして、この構造により、以下に説明する効果を得ることができる。
【００３９】
図６（Ａ）、（Ｂ）はチャネル厚みＨと直流信号電流増幅率（ｈＦＥ）との関係を表した表である。図６（Ａ）では５Ｖ／１００ｍＡの場合でのチャネル厚みＨとｈＦＥとの関係について示し、図６（Ｂ）では５Ｖ／２Ａの場合でのチャネル厚みＨとｈＦＥとの関係について示している。但し、チップサイズは２．２ｍｍ角である。図示の如く、実験により半導体装置の駆動条件に影響されること無くチャネル厚みＨ１が大きくなるにつれてｈＦＥが増大している関係が示されている。そして、本実施の形態では、チャネル厚みＨ１が１．０μｍ以上においてもｈＦＥが増大していることが示されている。これは、トレンチ７の中心間の距離Ｔ１が等しい場合、つまり、等しいチップ面積にソースセルが同じ数存在し、１つのソースセルに等しい電流が流れる場合である。このとき、例えば、ある状態を基準としその状態からチャネル厚みＨ１が半分になれば、そのソースセルでの電流密度は２倍、つまりキャリア濃度勾配も２倍となる。これはＮ＋型のソース領域４近傍のキャリア濃度もその分高くなっていることを示す。ここでいうキャリアとは主電流を形成する自由キャリア（電子）とゲート領域９から注入した自由キャリア（正孔）のことであるが、両者はほぼ同数存在している。
【００４０】
ところが、ソース領域４近傍に存在する自由キャリア（正孔）はソース領域４内に飛び込み消滅してしまう。よって、ソース領域４近傍に分布する自由キャリア（正孔）が多いほどソース領域４に飛び込み消滅する確率も高くなり、それを補うための自由キャリア（正孔）を多く注入する必要が有り、図示の如く、チャネル厚みＨが小さい程ｈＦＥが小さくなる。
【００４１】
一方、チャネル厚みＨが大きくなるにつれてｈＦＥが増加することが図６により示されたが、その値には上限がある。つまり、上述したように、本実施の形態では、トレンチ７間に位置するチャネル領域８を固定電位絶縁電極５から広がる空乏層で満たすことで半導体装置のＯＦＦ状態を成している。そのため、トレンチ７の中心間の距離Ｔ１は、チャネル領域８の両側から広がる空乏層が交わる距離である必要がある。そして、図７に示す如く、チャネル厚みＨ１が１．４μｍ以上になると耐圧（ＶＣＥＳ）が低下し、所望の耐圧が得られないことが示されている。その結果、本実施の形態では、チャネル厚みＨ１が１．０〜１．４μｍ程度有するように配置されている。
【００４２】
尚、チャネル厚みＨ１はその両側から広がる空乏層が交わり、ＯＮ状態及びＯＦＦ状態を成すことが可能であれば、１．４μｍ程度以上であっても良い。また、チャネルが充分に遮断できるためのチャネル厚みＨはＮ−型のエピタキシャル層２の不純物濃度によっても異なる。本発明では、例えば、Ｎ−型のエピタキシャル層２の不純物濃度が１．０Ｅ１４／ｃｍ^３のＳｉの場合を持って説明したが、他の材料を用いた場合でも同様の効果が得られる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４３】
【発明の効果】
上述したように、第１に、本発明の半導体装置では、２本の対向するゲート領域に共通のソース領域とすることで、どちらのゲート領域からも均一に自由キャリア（正孔）を注入し、引き抜くことが可能である。そのことで、本発明では、チップ内の一部に自由キャリア（正孔）残存する不均一領域を無くすことができ、特に、高電圧及び高電流時における逆バイアス安全動作領域を向上させることができる。
【００４４】
第２に、本発明の半導体装置では、ゲート領域とソース領域との距離を短縮し、エピタキシャル層表面でのソース領域の端辺とゲート領域の端辺との離間距離を１〜２μｍ程度している。そのことで、本発明では、自由キャリア（正孔）を瞬時に両側に位置するゲート領域から均一に引き抜くことができ、大電流に対するスイッチング特性が改善することができる。
【００４５】
第３に、本発明の半導体装置では、トレンチはゲート領域の長手方向に１．０〜１．４μｍ程度の間隔で配置され、つまり、チャネル厚みが１．０〜１．４μｍ程度有するように配置されている。そのことで、本発明では、１つのソースセルに対する電流密度を低減することで直流信号電流増幅率も増大させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。
【図２】本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。
【図３】本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。
【図４】本発明の半導体装置の逆バイアス安全動作領域を説明する特性図である。
【図５】本発明の半導体装置の（Ａ）フォール時間を説明する特性図、（Ｂ）ターンオフ遅延時間を説明する特性図である。
【図６】本発明の半導体装置の直流信号電流増幅率を説明するための（Ａ）特性図、（Ｂ）特性図である。
【図７】本発明の半導体装置の耐圧特性とチャネル厚みとの関係を示す特性図である。
【図８】従来の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。
【図９】従来の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。

Claims

ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数のトレンチと、
前記トレンチの内壁には絶縁膜を有し、且つ前記絶縁膜を覆うように前記トレンチ内を充填する逆導電型の多結晶シリコンから成る固定電位絶縁電極と、
前記一主表面上の前記トレンチ間に位置し、且つ前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、
前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた複数の逆導電型のゲート領域と、
前記半導体基体には前記固定電位絶縁電極間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、
前記複数のゲート領域はその長手方向にほぼ平行に配置され、前記トレンチはそれぞれ独立し前記ゲート領域間に平行に位置し、且つ前記トレンチは前記ゲート領域の長手方向と直交し、少なくとも前記トレンチの両端及びその近傍領域をそれぞれ近傍に位置する前記ゲート領域と隣接するように形成されていることを特徴とする半導体装置。
前記ソース領域はその領域を挟むように位置する前記ゲート領域からほぼ等しい距離に１本位置し、且つ前記ソース領域は前記ゲート領域の長手方向とほぼ平行に位置することを特徴とする請求項１記載の半導体装置。
少なくとも前記半導体基体の一主面では、前記ソース領域はその近傍に位置する前記ゲート領域に対して１〜２μｍの離間距離を有していることを特徴とする請求項２記載の半導体装置。
前記複数のトレンチは、前記ゲート領域の長手方向に１．０〜１．４μｍの離間距離を有し配置されることを特徴とする請求項１記載の半導体装置。
ドレイン領域を構成する一導電型の半導体基体の一主面に設けられ、且つ等間隔をなして互いに平行に配置された複数のトレンチと、
前記トレンチの内壁には絶縁膜を有し、且つ前記絶縁膜を覆うように前記トレンチ内を充填する逆導電型の多結晶シリコンから成る固定電位絶縁電極と、
前記一主表面上の前記トレンチ間に位置し、且つ前記固定電位絶縁電極と同電位に保たれる一導電型のソース領域と、
前記半導体基体には前記ソース領域と離間され、且つ各前記絶縁膜と少なくともその一部を隣接するように設けられた複数の逆導電型のゲート領域と、
前記半導体基体には前記固定電位絶縁電極間に位置し、且つ少なくとも前記ソース領域の下部に位置するチャネル領域とを具備し、
前記チャネル領域はその領域を挟むように隣接して配置された２つの前記固定電位絶縁電極から広がる空乏層が交わり、前記空乏層によりその領域を満たされることでＯＦＦ状態を成すことを特徴とする半導体装置。
前記複数のトレンチは、前記ゲート領域の長手方向に１．０〜１．４μｍの離間距離を有し配置されることを特徴とする請求項５記載の半導体装置。