KR20020062989A - 접합형 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

고내압 및 고전류의 스위칭 동작이 가능한, 저손실로 작동하는 불균일의 적은 접합형 전계 효과 트랜지스터(JFET)를 얻는다. 이 JFET는 반도체 기판의 표면에 형성된 제 2도전형의 게이트 영역(2)와, 제 1도전형의 소스 영역(1)과, 소스 영역과 연속하는 제 1도전형의 채널 영역(10)과, 게이트 영역과 연속해 채널 영역을 한정하는 제 2도전형의 한정 영역(5)와, 이면에 형성된 제 1도전형의 드레인 영역(3)과, 채널로부터 드레인으로, 기판의 두께 방향으로 연속하는 제 1도전형의 드리프트 영역(4)을 구비한다. 드리프트 영역과 채널 영역의 제 1도전형의 불순물 농도는, 소스 영역, 드레인 영역의 제 1도전형의 불순물 농도, 및 한정 영역의 제 2도전형의 불순물 농도 보다도 낮다.

Description

접합형 전계 효과 트랜지스터 및 그 제조 방법{JUNCTION FIELD-EFFECT TRANSISTOR AND METHOD OF MANUFACTURE THEREOF}
인버터등의 스위칭에 이용되는 접합형 전계 효과 트랜지스터(JFET)는, 고전류 및 고전압에 견디는 것이 요구된다. 도 25는, 통상의 횡형JFET를 표시한 도이다. 횡형JFET에서는, 캐리어는 실질적으로 반도체 기판면에 평행으로 이동하는, 소스 영역(101)에는 소스 전극(111)로부터 접지 전위, 또 드레인 영역(103)에는 드레인 전극(113)으로부터 정전위가 인가 된다. 게이트전극(112)아래의 게이트 영역(102)의 아래 쪽에는 pn접합이 형성되고 있어, 소자를 오프 상태로 하는 경우에는, 이 접합부가 역바이어스 상태가 되도록 게이트 전극(112)에는 마이너스전압이 인가 된다. 온 상태 때에는, 소스 영역(101)의 전자는 드레인영역(103)의 정전위에 끌어당겨지고, 게이트 영역(102)아래의 채널영역(110)을 지나서, 드레인 영역(l03)에 도달한다.
상기의 횡형JFET에서는, 도 25에 표시한 바와 같이, 소스, 게이트 및 드레인 전극이 동일 평면에 있기때문에, 드레인 전극과 다른 전극이 공기를 개재하여 근접하게 된다. 공기의 내압은 겨우 3kV/mm이기때문에, 전류가 흐르지않는 OFF 상태에서 드레인 전극과 다른 전극과의 사이에 3kV이상의 전압이 걸리는 때에는, 드레인 전극과 다른 전극을 1mm이상 떼어 놓을 필요가 있었다. 이 때문에, 소스 영역(101)으로부터 드레인 영역(103)에 이르는 채널 영역(109)의 길이가 길어져, 약간의 전류밖에 흘리지 못하고, 일반적으로 파워트랜지스터로 불리는 것에 요구되는 고전류를 흘릴 수가 없었다.
도 26은, 상기의 횡형JFET의 단점을 개선하기 위해서 제안되고 실용화되고 있는 세로형 JFET, 별명 정전 유도형 트랜지스터 (이하, SIT (Static Induction Transistor)라고 적는다)를 표시한 도이다. 세로형 JFET에서는, 횡형JFET와 상위해, 캐리어는 실질적으로 반도체 기판의 두께 방향으로 이동한다. SIT에서는, 복수의 게이트 영역(102)는 고농도의 p형 불순물이 주입된 P+영역이 형성되고 있어 그 주위에는 저농도의 n형 불순물이 첨가된 n-영역이 형성되고 있다. n-영역의 n형 불순물 농도가 낮기때문에, 항상 공핍층이 퍼지고 있어, 채널 영역은 소실해있다. 이 때문에, 상기의 횡형JFET에서 일어나는 핀치 오프에 의한 드레인 전류의 포화 현상은 생기지 않는다. 소스, 게이트, 드레인 각 영역의 전위의 인가 방법은, 도 25에 나타낸 횡형JFET와 같다. 소스 영역(101)의 전자는 게이트 영역의 전위 장벽을 넘어, 드레인 전위에 끌어당겨져서 공핍층을 드리프트 한다. 드레인 전위를 높은 플러스의 전위로 하면, 게이트 영역의 전자에 대한 전위 장벽은 작아져 드리프트 전류를 크게 하는 것이 가능해져, 드레인 전위를 높게 해서도 드레인 전류의 포화 현상은 생기지 않는다. 드레인 전류의 제어는, 통상, 게이트 전위와 드레인 전위와에 의해 행해진다. 상기 SIT를 스위칭용으로 이용하는 경우, 대전류를 얻기 위해서는 전자에 전위 장벽을 넘게 하기 위해서 전압을 높게 하지 않으면 안되어, 적어도 소정의 손실이 발생하는 것은 피할 수 없었다.
또, JFET에서는, 스위칭 동작에 있어서 오프 상태로 할 때, 채널 영역을 공핍층에서 차단하기 위해서 게이트 전극에 절대치가 1OV를 넘는 마이너스전압을 인가 할 필요가 있었다. 이 절대치가 큰 마이너스전압의 인가는, 오프시에도 전력 손실을 일으키게 하므로, 손실을 일으키지 않는 오프 상태를 실현하는 것이 요망되고 있다.
게다가 일반적으로, JFET에서는, 채널 영역의 불순물 농도는, 소정의 트랜지스터 특성을 확보하기 위해서 제약을 받아, 너무 높게 할 수가 없다. 이 때문에, 채널 영역의 전기 저항은 높아지는 경향에 있고, 게다가, 불순물 농도나 채널 영역의 두께등에 의해 변동한다. 트랜지스터의 특성은, 상기 채널 영역의 전기 저항의 영향을 강하게 받으므로, 이들 불순물 농도나 두께등의 불균일에 따라서 크게 변동한다. 이러한 소자간의 불균일를 피하기 위해서, 채널 영역의 전기 저항 감소를 목적으로 고농도의 불순물 원소를 주입하면, 내압 성능이 열화해버린다. 이 때문에, 고농도의 불순물을 이용하는 일 없이 온 저항을 낮게 한 다음, 채널 영역의 불순물 농도나 그 두께등의 불균일의 영향을 받기 어려운 JFET가 요망되고 있었다.
본 발명은, 고내압 및 고전류의 스위칭 동작이 가능한, 저손실로 작동하는 JFET를 제공하는 것을 목적으로 한다. 또, 본 발명은, 대전력용의 스위칭 소자 로서, 보다 한층 더 저손실을 실현하기 위해서, OFF 상태로 하는데 필요한 전압을 낮게 하는 것이 가능한 전력용 반도체소자를 제공하는 것을 목적으로 한다. 또, 본 발명은, 내압성이 뛰어나고 또한 채널 영역의 불순물 농도나 그 두께등의 불균일의 영향을 받기 어려운, 온 저항의 낮은 JFET를 제공하는 것을 목적으로 한다.
본 발명은, 전력 송전에 있어서의 직류 교류 변환, 인버터등에 이용되는 고전류, 고전압의 스위칭 동작을 하는 접합형 전계 효과 트랜지스터 (JFET:Junction Field Effect Transistor)에 관계되어, 보다 구체적으로는 전력 손실의 한층 더 저감을 도모한 세로형 JFET에 관한 것이다.
도 1은, 본 발명의 실시의 형태 1에 있어서의 JFET의 구성 단면도.
도 2는, 도 1의 JFET의 ON상태의 전압예를 표시한 도면.
도 3은, 핀치 오프 상태로 형성되는 공핍층을 표시한 도면.
도 4는, 드레인 전압-드레인 전류의 관계를 표시한 도면.
도 5는, OFF 상태의 고전압 인가시에 형성되는 공핍층을 표시한 도면.
도 6은, 실시의 형태 1의 JFET 와 유사한 JFET의 또하나의 예를 표시한 도면.
도 7은, 도 6의 JFET의 OFF 상태의 고전압 인가시에 형성되는 공핍층의 드레인 영역쪽의 부분을 표시한 도면.
도 8은, 실시의 형태 l의 JFET 와 유사한 JFET의 또 다른 예를 표시한 도면.
도 9는, 도 1에 표시한 JFET의 중간 제조 단계 에 있어서, 반도체 기판에 소스 영역이 형성되는 막을 적층한 단계의 단면도.
도 l0는, 도 9의 공정의 뒤에 RIE에 의해 소스 영역을 패터닝 한 단계의 단면도.
도 11은, 도 10의 공정의 뒤에 불순물을 도프 해서 게이트 영역과 한정 영역을 형성한 단계의 단면도.
도 12는, 본 발명의 실시의 형태 2에 있어서의 JFET의 단면도.
도l3는, 도 12의 JFET의 제조에 있어서, n+형 기판 위에 n형 반도체층을 형성한 단계의 단면도.
도 14는, 도 13의 뒤에, 도전층을 형성하게 될 뿐만 아니라 마스크를 형성하고, 그 양측으로 n+형 불순물을 이온 주입한 단계의 단면도.
도 15는, 도l4의 뒤에, 상기 마스크를 제거 하고, 그 n+형 반도체층의 위에 마스크를 형성 해서 P+형 불순물을 이온 주입한 단계의 단면도.
도l6는, 도 15의 단계의 뒤에 마스크를 제거 해서, 끼어들기 영역을 형성한 단계의 단면도.
도 17은, 도l6의 공정의 뒤, 소스 영역과 채널 영역을 형성하기 위해서 에칭을 실시한 후 상태를 표시한 단면도.
도 18은, 도 17의 공정의 뒤, 불순물을 주입 해서 게이트 영역을 형성한 단계의 단면도.
도 19는, 도 12의 JFET에 역바이어스 전압을 인가 해서 형성된 공핍층을 표시한 도면.
도 20은, 본 발명의 실시의 형태 3에 있어서의 JFET의 단면도.
도 21은, 도 20의 JFET에 역바이어스 전압을 인가해서 형성된 공핍층을 표시한 도면.
도 22는, 본 발명의 실시의 형태 4에 있어서의 JFET의 단면도.
도 23은, 도 22의 JFET에 역바이어스 전압을 인가해서 형성된 공핍층을 표시한 도면.
도 24는, 본 발명의 실시의 형태 4에 있어서의 JFET의 단면도.
도 25는, 종래의 횡형JFET의 단면도.
도 26은, 종래의 세로형 JFET인 SIT의 단면도.
본 발명에 있어서의 JFET는, 반도체박체의 하나의 주표면에 형성된 제 2도전형의 게이트 영역과, 하나의 주표면의 옆에 형성된 제 1도전형의 소스 영역과, 소스 영역과 연속하는 제 1도전형의 채널 영역과, 게이트 영역과 연속해, 채널 영역의 범위를 한정하는 제 2도전형의 한정 영역을 갖춘다. 이 JFET는, 또 반도체박체의 다른 주표면에 형성된 제 1도전형의 드레인 영역과, 채널 영역으로부터 드레인 영역으로, 반도체박체의 두께 방향으로 연속하는 제 1도전형의 드리프트 영역을 갖춘다. 이 JFET에서는, 드리프트 영역 및 채널 영역의 제 1도전형의 불순물 농도는, 소스 영역 및 드레인 영역의 제 1도전형의 불순물 농도, 및 한정 영역의 제 2도전형의 불순물 농도보다도 낮게되어 있다.
이 구성에 의해, OFF상태에서는 역바이어스 전압을 게이트 영역에 거는 것으로, 한정 영역으로부터 채널 영역을 향해서 공핍층을 형성하고, 소스 영역으로부터 채널 영역 및 드리프트 영역을 거쳐 드레인 영역을 향하는 캐리어의 흐름을 저지할 수가 있다. 게다가 OFF상태에서 드레인 영역에 고전압이 인가되면, 한정 영역과드리프트 영역과의 계면에 높은 역바이어스 전압이 인가 되게 되어, 한정 영역으로부터 드리프트 영역에 공핍층이 형성된다. 이 때, 드레인 영역과 게이트 영역과의 사이에 이 공핍층이 개재 해서 전압을 부담하므로, 드레인 영역과 게이트 영역과의 사이의 내압 성능을 향상시킬 수가 있다. 또, ON상태에서는, 소스 영역과 게이트 영역을 거의 같은 전위로 하고, 공핍층을 형성하지 않게 해서, 소스 영역으로부터 채널 영역 및 드리프트 영역을 거쳐 드레인 영역으로 캐리어를 이동시킨다. 이 캐리어의 이동량, 즉 전류는 드레인 전위에 의해 제어된다. 드레인 전위를 높게해가면 핀치 오프 전위가 되어, 한정 영역과 드리프트 영역과의 계면으로부터 드리프트 영역 를 향해서 공핍층이 늘어나, 드레인 전류는 포화한다. 이러한 동작은, 핀치 오프가 없고 드레인 전류가 포화하지 않는 종래의 세로형 JFET (SIT)와 본질적으로 상위한 동작이다. 상기의 OFF 상태에 있어서의 공핍층에의 전압 부담에 의한 내압 성능의 향상, 및 기판의 두께 방향, 즉 세로에 전류가 흐르는 경우의 ON상태에 있어서의 드레인 전류의 포화 현상등은, 본 발명의 JFET로서 비로소 가능해진 동작이다. 상기 드레인 전류의 포화에 의해 JFET 자체나 주위의 소자의 소실을 방지할 수가 있다. 특필 해야 할것은, ON상태에서는 소스 영역으로부터 드레인 영역에 이르는 경로에 캐리어의 흐름을 방해하는 것이 없는 것이며, 온 저항이 극히 낮아진다. 이 때문에, 캐리어에 대해서 공핍층에 있어서의 퍼텐셜 장벽의 통과를 강제하는 종래의 SIT등에 공핍층해, 전력 소공핍층는 한층 낮게 억제 된다.
또한, 여기서, 불순물 농도는, 제 1도전형 불순물과 제 2도전형 불순물이 포함되는 경우는, 특히 첨언하지 않는한, 양쪽 모두의 불순물을 상쇄 하고, 남은 도미넌트인 불순물의 농도치를 가리킨다.
또, 상기 본 발명의 JFET에서는, 게이트 영역에 접촉하는 게이트 전극은, 게이트 영역과 오믹 접촉을 형성하고 있는 것이 바람직하다. 오믹 접촉을 함으로써, 게이트 전극에의 역바이어스 전압의 인가에 의해 높은 제어성을 가지고, pn접합을 형성하는 한정 영역/채널 영역계면에 있어서, 한정 영역으로부터 채널 영역은 향해 공핍층을 내뻗게해서 OFF 상태를 실현하는 것이 가능해진다. 게이트 영역의 제 2도전형 불순물 농도는 고농도이므로, 오믹 접촉으로 하는 것은 용이하다.
상기 본 발명의 JFET에서는, 구조의 간명 함이 중시되는 국면에서는, 한정 영역은, 예를 들어 게이트 영역을 반도체박체의 안쪽으로부터 한정 해서 둘러싸고 있는 것이 바람직하다.
이 구성에 의해, 한정 영역은 게이트 영역을 안쪽으로부터 둘러싸도록 형성되므로, 구성이 간명하게 되어, 제조시의 마스크 형성 공수가 감소해 제조가 용이해져 수율 향상을 얻을 수 있다. 또, 게이트 영역은 한정 영역과 같은 도전형의 불순물 원소를 포함해 도통하고, 한정 영역으로부터 채널 영역을 향해서 공핍층을 내뻗게하여 OFF 상태를 실현할 수가 있다. 게다가 이 OFF 상태로 드레인 영역에 고전압이 인가 되면, 한정 영역과 드리프트 영역과의 계면에 높은 역바이어스 전압이 인가되게되어, 한정 영역으로부터 드리프트 영역에 공핍층이 형성 되고, 드레인-게이트간의 전압을 부담하므로, 내압 성능을 향상시킬 수가 있다.
상기 본 발명의 JFET에서는, 게이트 영역과 한정 영역이 일치하고 있다.
한정 영역이 기판의 표면 부근으로 한정되는 경우는, 한정 영역은 게이트 영역과 그 공간적 범위 에 있어서도, 불순물 농도 에 있어서도 구별할 필요는 없고, 일치 하고 있다. 이러한 구성에서는, 구조가 간명하므로, 제조가 용이하다. 또한, 「게이트 영역」은, 게이트 전극이 오믹 접촉하는 제 2도전형의 반도체 영역이라고 하는 통상적인 의미의 게이트 영역의 범위를 넘어, 반도체박체의 두께 방향의 깊은 위치에까지 형성되는 제 2도전형의 영역에도 이용할 수도 있다. 게이트 영역의 범위를 이와 같이 넓히는 경우, 한정 영역과 게이트 영역과는 항상 일치한다. 그러나, 본설명 에 있어서는, 반도체박체의 깊은 위치 및 얕은 위치를 불문하고, 채널 영역을 둘러싸 한정하는 영역은 한정 영역이라고 부른다. 게이트 영역은, 게이트 전극이 오믹 접촉하는 게이트 전극아래의 부근의 영역이라고 하는 통상적인 의미에 이용하기로 한다.
상기 본 발명의 JFET에서는, 소스 영역은 하나의 주표면의 위에 돌출해서 형성 되고, 채널 영역은 소스 영역아래에 연속해 형성되고 있는 것이 바람직하다.
이 구성에 의해, 드라이 에칭을 이용한 소스 영역의 패터닝에 사용한 마스크를, 게이트 영역 및 게이트 영역을 둘러싸는 한정 영역에의 제 2도전형 불순물 원소의 주입에도 이용할 수가 있다. 이 결과, 마스킹 공정수의 감소와 함께 마스크의 위치 맞춤도 용이해져, 수율 향상을 얻는 것이 가능해진다.
상기 본 발명의 JFET에서는, 게이트 영역은 2개의 영역으로 이루어지고, 채널 영역은, 그 2개의 게이트 영역의 각각을 한정 해서 둘러싸는 한정 영역에 접촉 해서 그 2개의 한정 영역의 사이에 배치되고 있다.
이 구성에 의해, JFET의 구조는 더욱 간명하게 되어, 마스크의 위치 맞춤이용이해져, 제조 공수의 삭감의 효과와 함께, 수율 향상에 기여할 수가 있다.
상기 본 발명의 JFET에서는, 한정 영역에 둘러싸이는 채널 영역의 폭이, 한정 영역과 채널 영역과의 접합부에 있어서의 확산 전위에 의한 공핍층의 두께 보다도 작다.
JFET는, 통상, 게이트 전극에 전압을 인가 하지 않는 경우에 온 상태가 되고, 절대치가 lOV를 넘는 마이너스전위를 게이트 전극에 인가 하는 경우에 오프 상태로된다. 즉, JFET는 노멀리-온의 동작을 실시하는 것이 보통이다. 노멀리-온형의 JFET를 회전기의 제어등에 이용하는 경우, 게이트 전극에 전압을 인가하지않는 때에 온 상태가 되므로, 게이트가 고장났을 경우, 회전기는 회전한 채로되어 위험하다. 이 때문에, 노멀리-온형의 JFET를 상기 회전기등에 이용하는 경우에는, 고장에 대공핍층해 게이트 회로에 고장 시에 오프 시키는 기구를 마련할 필요가 있어, 게이트 회로 구성이 복잡하게 된다. 또, 오프 상태로 마이너스전압을 인가 계속 할 필요가 있으므로, 오프의 기간에도 전력 소공핍층가 생긴다.
상기의 구성에 의하면, 본 발명의 JFET는 노멀리-오프형이된다. 즉, 게이트에 전압을 인가 하지 않을 때 오프 상태가 실현되고, 게이트에 비교적 낮은 플러스전위를 인가 했을 때 온 상태로된다. 이 노멀리-오프형의 JFET를 이용하는 것으로, 게이트 회로에 고장 대책의 기구를 마련하는 일 없이 회전기의 제어등을 실시할 수가 있다. 또. 오프의 기간에 전력 소공핍층가 발생하는 일이 없다.
상기 본 발명의 JFET에서는, 드리프트 영역의 제 1도전형 불순물 농도는, 채널 영역의 제1 도전형 불순물 농도 보다도 높게되어 있는 것이 바람직하다.
이 농도 구성에 의해, OFF 상태로 할 경우에는, 게이트 전극에 역바이어스 전압을 거는 것으로, 공핍층을 확실히 채널 영역을 향해서 내뻗게할 수가 있다. 따라서, 확실하고 또한 고속으로 OFF 상태를 실현할 수가 있다. ON상태로 할 때도, 공핍층을 단시간에 소실시킬 수가 있으므로, 고속 스위칭이 가능해진다. 또, 드리프트 영역의 제 1도전형 불순물 농도는, 한정 영역의 제 2도전형 불순물 농도 보다도 낮기 때문에, 역바이어스 전압의 고압화에 따라 드리프트 영역에도 공핍층이 형성되고, 이 공핍층이 내압에 기여하고, 고내압화가 가능해진다. ON상태에서 드레인 전압을 높게 했을 때, 역시 한정 영역으로부터 드리프트 영역에 공핍층이 내뻗게되어 핀치 오프가 생겨, 드레인 전류가 포화하고, 소실등의 트러블을 회피할 수가 있다.
상기 본 발명의 JFET에서는, 바람직하게는, 소스 영역의 위에 위치 하는 소스전극에 접해서, 소스 영역을 지나 채널 영역에 늘어나고 있는 제 2도전형의 끼어들기 영역을 갖추고 있다.
이 구조에 의해, 한정 영역의 소스 영역에 가까운 부분으로부터 소스 영역을 향하는 채널 영역내의 전계를 상승시킬 수가 있다. 이 때문에, 한정 영역/채널 영역의 계면으로부터 채널 영역에 늘어나는 공핍층은, 소스 영역쪽을 향해서 퍼지기 쉬워진다. 이 결과, 소스/게이트간에 큰 마이너스전압을 인가 하지 않아도, 0FF상태를 실현할 수가 있어, 대전력용의 스위칭 소자로서,보다 한층더 저손실을 실현하는 것이 가능해진다.
상기 본 발명의 JFET에서는, 끼어들기 영역은, 사이에 제 1도전형의 영역을사이에 두어, 2이상의 영역으로 나누어지는 구성으로 해도 좋다.
상기의 구조에 의해, 공핍층은 보다 한층더, 한정 영역/채널 영역계면으로 부터 소스 전극측 를 향해서 퍼지기 쉬워져, 절대치의 낮은 마이너스전압으로 OFF 상태를 실현할 수가 있다. 상기의 2이상의 영역은 평판 모양이어도 괜찮고, 기둥 모양이어도 괜찮다.
상기 본 발명의 JFET에서는, 한정 영역 및 소스 영역에 접하는, 채널 영역안의 영역으로서, 채널 영역의 제 1도전형의 불순물 농도 보다도 낮은 농도의 제 1도전형의 공핍층 촉진 영역을 갖추고 있다.
공핍층은, 한정 영역/채널 영역의 계면으로부터, 한정 영역의 제 2도전형의 불순물 농도와 채널 영역의 제 1도전형의 불순물 농도와의 공핍층에 거의 공핍층례 해서 채널 영역측에 길게 늘어난다. 즉, 불순물 농도의 낮은 쪽에 불순물 농도의 공핍층에 거의 공핍층례 해서 길게 늘어난다. 이 때문에, 상기 공핍층 촉진 영역을 마련하는 것으로, 낮은 역바이어스 전압에 의해, 공핍층을 보다 길게 늘려 형성해서, 양측의 한정 영역으로부터 늘어나는 공핍층을 합체 시켜서 OFF 상태를 실현하는 것이 가능해진다. 즉, 보다 작은 절대치의 마이너스전압에 의해 양측의 공핍층을 합체 매달게해서, 전하담체(電荷擔體)의 통과를 차단하는 것이 가능해진다.
상기 본 발명의 JFET에서는, 소스 영역 및 채널 영역은, 함께 2개의 영역으로 나누어져, 당해 2개의 채널 영역의 사이에, 그 채널 영역의 윗면 높이보다 낮은 위치 범위 에 있어서 끼고 있는 도전막을 갖추고 있다.
상기의 구성에 의해, 반도체 기판의 하나의 면(앞면) 쪽에 마련한 2개의 소스영역으로부터 다른 면(이면)의 드레인 영역을 향해, 기판을 두께 방향으로 연장 하는 드리프트(채널) 경로의 전기 저항이 작아진다. 즉, 상기 경로에 대해서 상기 도전막이 형성되고 있는 부분은, 상기 경로에 대해서 부분적으로 병렬의 회로를 형성한다. 상기와 같이 기판의 두께 방향으로 캐리어가 흐르는 JFET의 경우에도, 동방향을 따르는 채널 영역의 전기 저항을 실질적으로 저감 하는 것이 가능해진다. 이 때문에, 상기 세로형 JFET에 특유의 높은 내압 특성과 함께, 채널 영역에서 소공핍층되는 전력을 저감 하고, 발열 문제를 해소하는 것이 가능해진다. 한정 영역과 채널 영역과의 접합부에 역바이어스 전압을 인가 해서 공핍층을 채널역역으로 연장해서 오프 상태를 실현하기 위해서는, 한정 영역의 제 2도전형 불순물 농도가 채널 영역의 제 1도전형 불순물 농도 보다도 높은 것이 필요하다. 또한, 채널 영역의 제 1도전형 불순물 농도는, 요구되는 소자 내압에 의해 결정할 수가 있다. 이 채널 영역은, 기판의 표면 보다도 위에 위치 하도록 형성되고 있어도 괜찮고, 기판 표층 자체가 채널 영역이어도 괜찮다.
상기 본 발명의 JFET에서는, 도전막은, 바람직하게는 드리프트 영역안에까지 연장해 있다.
상기의 구성에 의해, 세로형 JFET 에 있어서,보다 깊은 드리프트(채널) 경로에까지 도전막이 장입 되므로, 드리프트(채널)를 흐르는 전류는 보다 낮아져, 전류는 도전막 쪽에 보다 많이 흐르게 된다. 이 때문에, 온 상태의 전력 손실이 한층 감소 하고, 드리프트(채널) 경로의 불순물 농도등에 의한 소자간의 불균일은, 보다 작아진다.
상기 본 발명의 JFET에서는, 예를 들면, 채널 영역에 있어서의 한정 영역으로부터 도전막에 이르는 채널 영역폭을, 한정 영역과 채널 영역과의 접합부에 있어서의 확산 전위에 의한 채널 영역에 있어서의 공핍층폭보다 작게 할 수가 있다.
상기의 구성에 의해, 게이트 전압이 제로의 경우, 상기 확산 전위에 의해 상기 제 1도전형의 채널 영역은, 그 외측에 위치 하는 제 2도전형의 한정 영역과의 접합부에서 생기는 공핍층에 차단된다. 상기 도전막은, 상기 채널의 위에 접하는 소스 영역온, 접하지 않기 때문에, 상기의 차단에 의해 도전막에의 경로도 차단된다. 이 결과, 내압성이 높고, 온 상태에서의 소공핍층 전력의 작은 세로형 JFET에서도, 노멀리 오프로 할 수가 있다. 따라서, 오프시의 전력 손실을 없애고, 회전기의 제어에의 적용을 용이화한다.
상기 본 발명의 JFET에서는, 도전막이, 금속막 및 고농도의 불순물을 포함한 반도체막 가운데 어느하나이다.
상기의 구성에 의해, 저저항의 금속막을 이용해 채널 영역에 저저항의 병렬 우회로를 간편하게 마련할 수가 있다. 금속막으로서는, 전극 재료가 되는 것이면, 뭐든지 좋지만, 에칭의 하기 쉬움 및 높은 도전율을 고려 하면 알루미늄(Al), 또는 알루미늄 합금인 것이 바람직하다.
상기 본 발명의 JFET에서는, 예를 들면, 반도체박체가 SiC 기판이며, 제 1도전형 반도체막이 제 1도전형 SiC막이며, 제 2도전형 반도체막이 제 2도전형 SiC막이다.
SiC는 뛰어난 내압성을 가지고, 캐리어의 이동도는 Si 수준에 높고, 한편 캐리어의 높은 포화 드리프트 속도를 얻을 수 있다. 이 때문에, 상기의 JFET를 대전력용 고속 스위칭 소자에 이용하는 것이 가능해진다.
본 발명의 JFET의 제조 방법은, 농도 Cs의 제 1도전형 불순물을 포함한 제 1도전형의 반도체 기판(농도 Cs의 제 1도전형의 반도체 기판)의 위에 농도 Cs보다도 저농도인 농도 Cl의 제 1도전형의 제 1반도체층을 성막 하는 공정과, 제 1도전형의 제 1반도체층의 위에, 농도 Cs 및 C1보다도 저농도인 농도 C2의 제 1도전형의 제 2반도체층을 성막 하는 공정과, 제 1도전형의 제 2반도체층의 위에, 농도 C1 및 C2 보다도 고농도인 농도 C3의 제 1도전형의 제 3반도체층을 성막하는 공정을 포함한다. 이 제조 방법은, 또 제 1도전형의 제 3반도체층에 소스 영역을 차폐하는 마스크를 써서 에칭에 의해 소스 영역 이외의 제 1도전형의 제 3반도체층을 제거하는 공정과, 소스 영역의 양측의 제 1도전형의 제 2반도체층에 제 2도전형 불순물을 도프해서, 농도 C2 보다도 고농도인 농도 C4의 제 2도전형 게이트 영역 및 제 2도전형 한정 영역을 형성하는 공정을 갖춘다.
이 제조 방법에 의하면, 공정수가 적게 되어, 거기에 따라 마스크의 수도 줄어들기때문에, 마스크의 위치 맞춤이 간단하게 되어 FET 제작이 용이해진다. 이 때문에, 수율이 향상 하고, 제조 코스트를 저감 하는 것이 가능해진다.
상기 본 발명의 JFET의 제조 방법에서는, 예를 들면, 제 1도전형의 제 3반도체층의 에칭시의 마스크를 그대로 이용해, 제 2도전형 불순물 도프에 있어서의 온주입을 실시하는 것이 바람직하다.
이 제조 방법에 의해, 에칭과 이온 주입을 같은 마스크로 실시할 수 있기때문에, 공정수를 삭감하고, 한편 위치 어긋남등에 수반하는 수율 저하를 회피할 수가 있다. 이 결과, 제조 코스트를 저감 하는 것이 가능해진다.
다음에, 도면을 이용해 본 발명의 실시의 형태에 대해 설명한다.
(실시의 형태1)
도 1은, 본 발명의 실시의 형태1에 있어서의 JFET의 구성 단면도이다. 도 1에 있어서, 소스 영역(1)은 반도체 기판의 표면의 위에 돌출해서 볼록한 모양으로 형성되고 있으며 예를 들면 Ni로 구성되는 소스 전극(11)과 오믹접촉이 성립하도록, lO19cm-3을 크게 넘는 고농도의 n형 불순물을 포함하고 있다. 채널 영역 (1O)은, n형 불순물을, 예를 들면 농도 1×lO15cm-3정도 포함하고, 소스 영역(1) 아래에 형성되고 있다. 게이트 영역(2)는 p형 불순물을, 예를 들면 농도 1O19cm-3포함하고, 2개의 게이트 전극(12)의 직하의 표면에 각각 형성되고 있다. 한정 영역(5)는 게이트영역(2)를 둘러싸고, 채널 영역(10)을 양측으로부터 사이에 두도록, 반도체 기판의 일정 두께분만큼 형성되고 있다. 이 한정 영역(5)는 게이트 영역과 같은 종류의 p형 불순물을 같은 농도 포함하고 있다. 드리프트 영역(4)는 한 쪽의 끝부분에서는 채널 영역(l0)과 접해, 또한 한정 영역(5)로 한정되고 반도체 기판의 다룬 쪽의 표면을 향해서 일정 두께만큼, 반도체 기판에 퍼져서 형성되고, 다른 쪽의 끝부분에서 드레인 영역(3)에 접하고 있다. 이 드리프트 영역(4)는 n형 불순물을, 예를 들면 9×1O16cm-3정도 포함하고 있다. 이 드리프트 영역(4)와 접해서, 다른 쪽의 표면에 노출 해서, 고농도, 예를 들면 1O19cm-3을 크게 넘는 농도의 n형 불순물을 포함한 드레인 영역(3)이 형성되고 있다. 드레인 전극(13)은 한 쪽의 표면에 형성되고 있는 소스 전극(11)과 대향하는 다른쪽의 표면의 위치에 형성되고 있다. 상기와 같이, 전극은 어느 전극도 Ni로 형성하는 것이 바람직하지만, 다른 금속막이라도 되고, 또 몇 종류인가의 금속막을 적층한 다층막이라도 된다. 이 실시의 형태 1에서는, 게이트 전극, 소스 전극 및 드레인 전극은 모두, 각 접촉하는 영역과 오믹 접촉을 형성한다. 각 영역의 바람직한 불순물 농도를 정리 하면 다음과 같은.
소스 영역(1), 드레인 영역(3) : n형 불순물 》1×1O19cm-3채널 영역(1O): n형 불순물=1×1O15cm-3·
드리프트 영역(4): n형 불순물=9×1O16cm-3
한정 영역(5), 게이트 영역(2): p형 불순물》1×1O19cm-3
도 2는, 도 1에 표시한 전계 효과 트랜지스터의 ON상태의 소스, 게이트, 드레인의 각 전압을 예시하는 도면이다. 통상, 소스 전극을 접지 하고, 게이트 전압은 소스 전압과 거의 같은 전압 제로 부근에서 사용한다. ON상태에서는, 전자는 n형 불순물 영역인 소스 영역(1)으로부터, 반도체 기판(15)의 두께 방향으로 늘어나는 길이 2μm∼10μm정도의 드리프트 영역(4)를 거쳐, 드레인 영역(3)에 도달한다.
게이트 전압 제로 부근에서 사용하는 경우, 드레인 전압을 플러스로 해서 높게 하면, 전자류는, p형 불순물 영역인 한정 영역(5)에 의해 범위가 한정된 채널 영역(10) 및 한정이 없는 드리프트 영역(4)를 흐른다. ON상태 때는, 이 경로에는 캐리어의 흐름을 방해하는 저항은 없기 때문에, 전력이 소공핍층되는 것은 거의 없다. 따라서, 본 JFET는, 저소공핍층 전력으로 내압 성능이 뛰어난 소자를 제공할 수가 있다.
드레인 전압을 상승 시켜서 가면, 드리프트 영역(4)의 전위 분포는 드레인 영역 부근에서 급구배로 높아지므로, 전자류가 가속 되고, 역바이어스의 전계가 드리프트 영역의 한정 영역에 가까운 부분에 형성되고, 이 때문에 공핍층이 드리프트 영역을 향해서 발생한다. 이 공핍층은 드레인 전압의 상승에 따라 성장하고, 양쪽 모두의 공핍층이 드리프트 영역에서 접하는 위치에 도달했을 때 핀치 오프가 성립한다. 핀치 오프가 일어나면, 그 이상 드레인 전압을 높게 해도 드레인 전류는 증가하지 않고, 일정한 포화 전류를 유지한다. 도 3은, 핀치 오프가 발생하고, 공핍층(6)이, pn접합부의 저불순물 농도 영역인 드리프트 영역(4)에 형성되고 있는 모양을 표시한 도면이다. 전자류는 공핍층(6)에 의해 억제 되고, 드레인 전류는 포화하게 된다.
도 4는, 드레인 전류와 드레인 전압과의 관계를 표시한 도면이다. 게이트 전압이 제로 부근 때 드레인 전압을 높게가면, 선형에 드레인 전류가 상승한다. 그러나, 드레인 전압이 핀치 오프 전압에 이르면, 상기한 것처럼 공핍층이 드리프트 영역의 양측의 pn접합부로부터 드리프트 영역측으로 성장하고, 드리프트 영역을 막아, 드레인 전류의 포화가 생기게 된다. 이 드레인 전류의 상승의 구배는, 종래의 JFET와 공핍층교해 크다. 즉, 낮은 드레인 전압으로 고전류를 얻을 수 있어, 이 결과, 종래 보다도 작은 손실로 대전류를 공급할 수 있게 된다. 도 4에는, 게이트 전압에 Vgoff(마이너스)보다도 낮은 전압을 인가 했을 경우(다만, Vgoff보다도 일정 이상 낮게 할 일은 없다)에, 드레인 전류가 거의 흐르지 않는 OFF 상태도 아울러 나타내고 있다.
이러한 OFF 상태에서는, 도 2에 표시한 바와 같이, 게이트 전극(12)에 역바이어스 전압을 인가해서, 채널 영역(10)과 한정 영역(5)와의 pn접합계면으로부터 공핍층을 채널 영역(10)에 내뻗게 한다. 공핍층이 채널 영역에 있어서의 다룬 쪽의 표면을 향하는 경로 단면을 차지했을 때, OFF 상태가 실현된다. OFF 상태에 있어서, 드레인 전압을 높여 가면, 도 5에 표시한 바와 같이, 한정 영역(5)와 드리프트 영역(4)와의 pn접합계면에 공핍층(6)이 생성하고, 저농도의 드리프트 영역을 향해서 내뻗게된다. 이 공핍층은 전압을 부담하므로, 소자로서의 내압 성능이 향상한다.
종래의 세로형 JFET인 SIT에서는, 상기한 것처럼, 드레인 전압과 베이스 전압에 의해 드레인 전류, ON-OFF등의 제어를 실시하는데 대해서, 본 발명의 전계 효과 트랜지스터에서는, 상기 공핍층의 형성의 유무에 의해 ON-OFF 제어를 실시한다. 이 결과, 본 발명의 전계 효과 트랜지스터에서는 고전압, 고전류의 제어를 확실히실시하는 것이 가능해졌다.
OFF 상태에서 전류가 차단되고 있을 때, 드레인에 고전압이 인가되었을 경우는, 도 5에 표시한 바와 같이, 드레인 영역에 가까운 드리프트 영역(4)와 한정 영역(5)와의 계면인 pn접합부에 공핍층(6)이 형성된다. 이 공핍층(6)이 드레인-게이트간의 전압을 부담하므로, 내압성이 뛰어난 전계 효과 트랜지스터로 된다. 이 공핍층(6)은, 상기한 공핍층의 가능성과 같게, 불순물 농도가 낮을 수록, 저불순물 농도쪽에 형성된다. 도 5에 표시한 바와 같이, 도 5의 상태에서 한층 더 전압을 높게 해도 공핍층(6)은 아직도 드레인쪽에 성장의 여지가 있으므로, 매우 고전압에 견디는 것이 가능해진다.
드레인 영역(3)은, 도 1에 표시한 바와 같이 표면으로 퍼진 구조로 하는 경우도 있지만, 도 6에 표시한 바와 같이, 드레인 영역(3)을 한정 하고, 그 드레인 영역 위의 드리프트 영역(4)도 한정 영역(5)에 의해 덮인 구조로 해도 좋다. 도 6에 표시한 형상의 드레인 영역 및 드리프트 영역의 경우, OFF 상태에서 고전압이 드레인에 인가 되었을 때, 그 고전압을 부담하는 공핍층(6)은, 도 7에 표시한 바와 같이 형성된다.
또, 한정 영역의 두께를 두껍게해서 드레인 영역(3) 및 드리프트 영역(4)를 도 1에 표시한 바와 같이 표면에 퍼진 구조로 하는 도 8에 표시한 구조도 본 발명의 범위에는 포함된다. 이 경우, 한정 영역과 드레인 영역에서 끼워지는 드리프트 영역(4)의 두께가 얇아지므로, 내압성의 향상은 크게는 바랄 수 없지만, 채널 영역을 사이에 두는 한정 영역의 두께가 두껍기 때문에, 노멀리 오프의 JFET를 형성하기 쉬운 특징을 가진다.
다음에, 도 1에 표시한 JFET의 제조 방법에 대해 설명한다. 우선, 도 9에 표시한 바와 같이, n+형반도체 기판(31)위에, n형 반도체층(32), n-반도체층(33), n+반도체층(34)를 차례차례 적층한다. 그 다음에, 도 10에 표시한 바와 같이, RIE(Reactive Ion Etching)에 의해, 소스 영역(1)를 형성하기 위해, 다른 부분을 에칭해서 제외한다. 그 후, 도 11에 표시한 바와 같이, p형 불순물 이온을 이온 주입 해서, 게이트 영역(2) 및 한정 영역(5)를 형성한다. 이 후, 전극으로서 Ni를 적층 하면, 도 1에 표시한 JFET가 완성한다. 이 실시의 형태 1에 있어서의 전극은, 게이트 전극도 포함해 오믹 접촉이 형성되도록 마련하지만, 게이트 영역(2)의 불순물 농도는 높기때문에 오믹 접촉의 형성은 용이하다.
이 제조 방법에 의하면, 제조 공정이 간략하게 되어, 마스크수도 감소한다. 또, 마스크의 위치 어긋남이 발생할 기회도 감소하므로, 수율를 향상시킬 수가 있다.
(실시의 형태 1에 대응하는 실시예)
반도체박체 및 그 위에 적층하는 반도체층을 모두 4H-SiC로 형성하고, 아래와 같은 치수를 가지는 JFET에 대해, 내압 성능과 온 저항(온 상태의 저항)을 측정했다(드리프트 영역 두께 t1, 한정 영역 두께 t2, 채널 영역폭W에 대해, 도 1 참조).
드리프트 영역 두께 t1=2.2μm한정 영역 두께 t2=1μm
채널 영역폭W=1Oμm
(측정 결과)
내압 :380V(OFF시의 게이트 전압:마이너스 22V 때) ON저항: 0.7mΩ·cm2
상기와 같이, 본 발명의 FET는, 내압 성능이 높고, 또한 온 저항이 매우 낮은 결과를 얻을 수 있었다. 따라서, 고내압으로, 저소공핍층 전력을 달성 하고, 또한 간명한 구조를 가지므로, 제조가 용이하고 제조 코스트도 낮게 억제하는 것이 가능하다.
(실시의 형태 2)
도 12는, 본 발명의 실시의 형태 2에 있어서의 JFET를 표시한 구성 단면도이다. 소스 전극(11) 및 게이트 전극(12)는, 반도체 기판의 한 쪽의 주표면(앞면)에, 또 드레인 전극(13)은 다룬 쪽의 주표면(이면)에 형성되고 있다. 소스 영역(1)은 소스 전극(11)에, 게이트 영역(2)는 게이트 전극(12)에, 또 드레인 영역(3)은 드레인 전극(13)에, 각각 접해 형성된다. 채널 영역(l0)는, 소스 영역(1) 및 게이트 영역(2)에 접해 형성되어 캐리어의 ON상태 및 OFF 상태를 게이트 영역과 소스 영역과의 전위에 의해 제어한다. ON상태로 하려면 , 게이트 전극에 대해서 소스 전극과 같은 제로 전압 또는 플러스전압을 인가해서, 소스 영역(1)의 전자를 이동시켜,보다 고전위의 드레인 영역(3)을 향하게 한다. 드리프트 영역(4)는, 채널 영역(10)으로부터 드레인 영역(3)을 향하는 캐리어인 전자의 통로 로가 된다. 드리프트 영역(4)의 폭은, p형 도전 영역의 한정 영역(5)로 한정되고있어도 되고, 도 12에 표시한 바와 같이 한정 영역(5)로 한정되어 있지 않아도 된다. 이 전력용 반도체소자에 이용되는 JFET는, ON-OFF의 스위칭을 실시함으로써, 직류를 펄스화해서 승강압등을 실시하기 쉽게 하는데 이용된다. 도 12의 전력용 반도체소자용의 JFET가 가지는 큰 특징은, 소스 전극(11)에 접해서 소스 영역(1)을 관통해서 채널 영역(10)안까지 나와 있는 끼어들기 영역(20)을 갖추고 있는 것이다.
다음에, 도l2에 표시한 전력용 반도체소자의 제조 방법에 대해 설명한다. 우선, 도 13에 표시한 바와 같이, n+형 반도체 기판(31)위에, n형 반도체층(32)를 적층한다. 이어서, 도 14에 표시한 바와 같이, 도전층이 형성될 뿐만 아니라 마스크(45)를 형성 하고, 그 양측으로 n형 불순물을 고농도에 이온 주입해서, n+층을 형성한다. 그 후, 도 15에 표시한 바와 같이, 상기 마스크를 제거하고, 그 양측의 n+층의 위에 새롭게 마스크(46)을 형성하고, p형 불순물을 고농도에 이온 주입 해서 P+형 도전층을 형성한다. 이 P+형 불순물 영역이, 도 16에 표시한 바와 같이, 끼어들기 영역(20)이된다. 다음에, 도 17에 표시한 바와 같이, RIE (Reactive Ion Etching)에 의해, 소스 영역(1)을 형성하기 위해서, 다른 부분을 에칭 해서 제외한다. 그 후, 도 18에 표시한 바와 같이, p형 불순물 이온을 이온 주입 해서, 게이트 영역(2)를 형성한다. 이 후, 전극으로서 Ni를 적층 하면, 도 12에 표시한 전력용 반도체소자가 완성한다. 이 실시의 형태 2에 있어서의 전극은, 게이트 전극도 포함해서 오믹 접촉이 형성되도록 마련하지만, 각 영역의 불순물 농도는 높기때문에 오믹 접촉의 형성은 용이하다.
다음에, 소스 전극(11)와 게이트 전극(12)와의 사이에 역바이어스 전압을 인가 해서 OFF 상태로 할 때의 공핍층을 할 수 있는 방법에 대해서 설명한다. 도 12에 있어서, 소스 전극(11)과 비교해 게이트 전극(l2)에 마이너스전압을 인가 하면, 역바이어스 전압이 게이트 영역/채널 영역계면에 걸리게된다. 이 때, 게이트 영역/채널 영역계면 에 있어서, 불순물 농도가 낮은 채널 영역(10)의 옆에 공핍층이 성장한다. 게이트 전극(12)에 접하는 p도전형의 끼어들기 영역(20)의 존재때문에, 도 19에 표시한 바와 같이, 이 공핍층(21)은, 소스 전극쪽에 낮은 전압으로 늘어나고 퍼지기 쉬워진다. 이 때문에, 채널 영역의 양쪽으로부터 늘어나는 2개의 공핍층(21)은, 종래 보다도 낮은 전압으로, 끼어들기 영역(20)의 첨단부의 채널 영역(10)의 폭중앙 부근에서 합체 해서, 전자에 대한 장벽을 형성한다. 전자는, p형 도전 영역과의 경계부에서는 포텐셜장벽을 느끼므로, 공핍층끼리가 합체 하는 것은 필수는 아니고, 끼어들기 영역(20)과 공핍층(21)이 접촉하면, 전자의 이동은 차단된다. 이 결과, 종래 보다도 절대치가 작은 마이너스전압에 의해 OFF 상태를 실현할 수가 있어, 대전력용의 스위칭 소자로서, 보다 한층 낮은 손실을 달성하는 것이 가능해진다.
도 12에 표시한 JFET에 이용된 반도체 기판은, SiC 기판에 결정 성장에 의해 두께를 늘린 SiC층을 적층한 것으로 했다. 다만, 반도체 기판의 소재는, SiC로 한정되는 것은 아니고, Si, GaAs등을 이용해도 괜찮다.
(실시의 형태 3)
도 20은, 본 발명의 실시의 형태 3에 있어서의 전력용 반도체소자로서 이용되는 JFET를 표시한 단면도이다. 실시의 형태 2에 있어서의 전력용 반도체소자와의 큰 차이는, 끼어들기 영역(20)이 복수개 배치되고 있는 데에 있다. 도 20에 표시한 반도체소자의 제조 방법은, 실시의 형태 2로 설명한 방법과 기본적으로 같다. 소스 전극과 게이트 전극과의 사이에 역바이어스 전압을 인가 했을 때, 끼어들기 영역(20)의 존재를 때문에, 도 21에 표시한 바와 같이, 공핍층(21)이 종래 보다도 낮은 역바이어스 전압에 의해 공핍층(21)이 소스 영역의 끼어들기 영역(20)를 향해서 늘어나기 쉽다. 이 결과, 종래 보다도 낮은 전압으로 OFF 상태를 실현할 수가 있어, 대전력용 스위칭 소자로서, 보다 한층의 저손실을 실현하는 것이 가능해진다.
(실시의 형태 4)
본 발명의 실시의 형태 4의 전력용 반도체소자에 이용되는 JFET에서는, 채널 영역(10)을 향해서 늘어나는 공핍층의 형성을 용이하게 하기 위해서, 불순물 농도의 낮은 n-층(22)(공핍층 촉진 영역)를 게이트 영역(2)와 접해서 배치한다(도 22). 또, 끼어들기 영역(20)은, 그 첨단부는 게이트 영역의 바로 옆을 넘어 드리프트 영역에 이르는 위치까지 늘어나고 있다. 이 구조의 전력용 반도체소자에 역바이어스 전압을 인가 하면, 매우 낮은 역바이어스 전압으로 게이트 영역/공핍층 촉진 영역의 계면으로부터 공핍층이 공핍층 촉진 영역(n-층)(22)안에 늘어난다. 이 때문에, 매우 낮은 역바이어스 전압에 의해, 도 23에 표시한것 같은 공핍층이 형성 되고, OFF 상태를 실현할 수가 있다. 그 결과, 대전력용 스위칭 소자로서, 보다 한층더 저손실을 확보하는 것이 가능해진다.
(실시의 형태 5)
도 24는, 본 발명의 실시의 형태 5에 있어서의 JFET를 표시한 단면도이다. 동 도면에 있어서, n형 SiC 기판상의 n형 불순물 농도는, 소자 내압에 의해 결정되는 불순물 농도를 가지고 있어, 제 1의 제 1도전형(n형) 반도체층도 겸하고 있다. 이 n형 SiC 기판(15)의 표(앞) 면에 알루미늄막(7)이 홈을 묻어 소정 높이까지 성막되어 있다. 이 알루미늄막(7)의 양쪽으로, 채널 영역(10a, 1Ob)를 형성하는 n형 SiC막이 성막 되고 있다. 이 채널 영역(1Oa, 10b)의 높이는, 상기 알루미늄막(7)의 높이보다 조금 높게 설정한다. 이 2의 채널 영역(10a, 10b)에 접해서, 외측에 p형 SiC막(2a, 2b)를 형성하고, 이 위에 게이트 전극(12)를 배치한다. 2개의 채널 영역(10a, 10b)의 위에 각각 소스 영역(1a, 1b)를 형성 하고, 그 위에 소스 전극(11a, 11b)를 배치한다. 또, n형 SiC 기판(15)의 이면에는 n+ SiC막(3)을 성막하고, 그 위에 드레인 전극(13)을 배치한다. 각 전극과 반도체층과의 사이에는 오믹 접촉이 형성되고 있는 것은 말할 것도 없다.
온 상태에서는, 캐리어는 소스 영역(1a, 1b)로부터 기판을 두께 방향을 횡단해서 드레인 영역(3)에 흐른다. 즉, 노멀리-온의 JFET가 실현되고 있다. 이 때, 전류는 알루미늄막(7)과, 채널 영역 및 n형 SiC 기판과의 경로에 분류되지만, 알루미늄막의 전기 저항이 매우 낮기 때문에, 전류는 주로 알루미늄막쪽을 흐른다. 이 때문에, 채널 영역에 있어서의 불순물 농도나 치수 변동의 영향을 받는 일이 없이, 소자간의 불균일를 크게 줄일 수가 있다.
오프 상태에서는, 게이트에는 절대치의 큰 마이너스전압(-15∼-25V)이 인가되고, 이 때문에, 채널 영역(1Oa, 1Ob)와 그 외측의 p형 영역과의 접합부에 역바이어스 전압이 인가 된다. 이 때문에, 주로 불순물 농도의 얇은 쪽으로 공핍층폭이 넓어져 간다. 이 공핍층이 채널 영역 전역에 널리 퍼지면, 소스 영역으로부터 기판(15)를 거쳐 드레인 영역(3)에 이르는 경로는 차단된다. 알루미늄막(7)은 채널 영역(10a, 10b)보다도 낮은 높이로 되어 있으므로, 알루미늄막을 경유하는 경로도 차단되고, 오프 상태가 실현된다.
도 24에 표시한 세로형 JFET는, 고내압성을 가지므로, 본 실시의 형태의 JFET를 이용하는 것으로, 소자간의 특성 변동의 작은 고압 전력용의 소자를 제공하는 것이 가능해진다.
또한, 도 24에 있어서, 채널 영역폭W를, 상기 pn-접합부의 확산 전위에 의한 공핍층폭보다도 짧게 함으로써, 게이트 전압 제로 에 있어서 채널 영역은 차단되고 오프 상태가 실현된다. 즉, 노멀리-오프 동작의 JFET를 얻을 수 있다.
상기에 있어서, 본 발명의 실시의 형태 및 실시예에 대해 설명을 실시했지만, 상기에 개시된 실시의 형태 및 실시예는, 어디까지나 예시이며, 본 발명의 범위는 이것들 실시의 형태 및 실시예로 한정되는 것은 아니다. 본 발명의 범위는, 특허 청구의 범위의 기재에 의해 나타나며 또, 특허 청구의 범위와 균등의 의미 및 범위내에서의 모든 변경을 포함하는 것이 의도되고 있다.
본 발명과 관련되는 JFET는, 종래 보다도 저손실로, 고전류고전압의 스위칭 동작을 행하게 할 수 있다. 또, 소스 전극으로 접해 채널 영역에 늘어나는 끼어들기 영역을 형성함으로써, 종래 보다도 절대치의 작은 역바이어스 전압에 의해 OFF 상태를 실현할 수가 있어, 대전력용 스위칭 소자로서, 보다 한층더 저손실의 전력용 반도체소자를 제공하는 일이 가능해진다. 또한 채널 영역에 병행 시켜서 도전층을 형성함으로써, 온 저항을 낮은 레벨에 가지런히 한 위에 JFET 소자간의 불균일를 억제할 수가 있다.

Claims (17)

  1. 반도체박체의 하나의 주표면에 형성된 제 2도전형의 게이트 영역과,
    상기 하나의 주표면의 옆에 형성된 제 1도전형의 소스 영역과, 상기 소스 영역과 연속하는 제 1도전형의 채널 영역과,
    상기 게이트 영역과 연속하고, 상기 채널 영역을 둘러싸서 그 범위를 한정하는 제 2도전형의 한정 영역과,
    상기 반도체박체의 다른 주표면에 형성된 제 1도전형의 드레인 영역과,
    상기 채널 영역으로부터 상기 드레인 영역으로, 상기 반도체박체의 두께 방향으로 연속하는 제 1도전형의 드리프트 영역을 구비하고,
    상기 드리프트 영역 및 상기 채널 영역의 제 1도전형의 불순물 농도는, 상기 소스 영역 및 드레인 영역의 제 1도전형의 불순물 농도, 및 상기 한정 영역의 제 2도전형의 불순물 농도 보다도 낮은, 접합형 전계 효과 트랜지스터.
  2. 제 1항에 있어서, 상기 한정 영역은, 상기 게이트 영역을 상기 반도체박체의 안쪽으로부터 한정 해서 둘러싸는, 접합형 전계 효과 트랜지스터.
  3. 제 1항에 있어서, 게이트 영역이 상기 한정 영역에 일치하는, 접합형 전계 효과 트랜지스터.
  4. 제 1항에 있어서, 상기 소스 영역은 하나의 주표면의 위에 돌출해서 형성 되고, 상기 채널 영역은 상기 소스 영역아래에 연속해 형성되고 있는, 접합형 전계 효과 트랜지스터.
  5. 제 1항에 있어서, 상기 게이트 영역은 2개의 영역으로 이루어지고, 상기 채널 영역은, 그 2의 게이트 영역의 각각을 한정 해서 둘러싸는 상기 한정 영역에 접촉 해서 그 2개의 한정 영역의 사이에 배치되고 있는, 접합형 전계 효과 트랜지스터.
  6. 제 1항에 있어서, 상기 한정 영역에 끼워지는 채널 영역의 폭이, 상기 한정 영역과 채널 영역과의 접합부에 있어서의 확산 전위에 의한 공핍층의 두께 보다도 작은, 접합형 전계 효과 트랜지스터.
  7. 제 1항에 있어서, 상기 드리프트 영역의 제 1도전형 불순물 농도는, 상기 채널 영역의 제 1도전형 불순물 농도 보다도 높은, 접합형 전계 효과 트랜지스터.
  8. 제 1항에 있어서, 상기 소스 영역의 위에 위치 하는 소스 전극에 접해서, 상기 소스 영역을 지나 상기 채널 영역으로 늘어나고 있는 제 2도전형의 끼어들기 영역을 구비하는, 접합형 전계 효과 트랜지스터.
  9. 제 8항에 있어서, 상기 끼어들기 영역은, 사이에 제1 도전형의 영역을 사이에 두고, 2이상의 영역으로 나누어져 있는, 접합형 전계 효과 트랜지스터.
  10. 제 8항에 있어서, 상기 한정 영역 및 상기 소스 영역에 접하는, 상기 채널 영역안의 영역으로서, 상기 채널 영역의 제 1도전형의 불순물 농도 보다도 낮은 농도의 제 1도전형의 공핍층 촉진 영역을 갖추는, 접합형 전계 효과 트랜지스터.
  11. 제 1항에 있어서, 상기 소스 영역 및 채널 영역은 ,함께 2개의 영역으로 나누어져, 당해 2개의 채널 영역의 사이에, 그 채널 영역의 윗면 높이보다 낮은 위치 범위에 있어서 끼워져 있는 도전막을 구비하는, 접합형 전계 효과 트랜지스터.
  12. 제 11항에 있어서, 상기 도전막은, 상기 드리프트 영역안에까지 연재 해서 있는, 접합형 전계 효과 트랜지스터.
  13. 상기 채널 영역에 있어서의 상기 한정 영역으로부터 도전막에 이르는 채널 영역폭이, 상기 한정 영역과 상기 채널 영역과의 접합부에 있어서의 확산 전위에 의한 상기 채널 영역에 있어서의 공핍층폭보다 작은, 접합형 전계 효과 트랜지스터.
  14. 제 11항에 있어서, 상기 도전막이, 금속막 및 고농도의 불순물을 포함한 반도체막중의 하나인, 접합형 전계 효과 트랜지스터.
  15. 제 1항에 있어서, 상기 반도체박체가 SiC 기판이며, 상기 제 1도전형 반도체막이 제 1도전형 SiC막이며, 상기 제 2도전형 반도체막이 제 2도전형 SiC막인, 접합형 전계 효과 트랜지스터.
  16. 농도 Cs의 제 1도전형 불순물을 포함한 제 1도전형의 반도체 기판(농도 Cs의 제 1도전형의 반도체 기판)의 위에 상기 농도 Cs 보다도 저농도인 농도 C1의 제 1도전형의 제 1반도체층을 성막하는 공정과,
    상기 제 1도전형의 제 1반도체층의 위에, 상기 농도 Cs 및 C1 보다도 저농도인 농도 C2의 제 1도전형의 제 2반도체층을 성막 하는 공정과,
    상기 제 1도전형의 제 2반도체층의 위에, 상기 농도 C1 및 C2 보다도 고농도인 농도 C3의 제 1도전형의 제 3반도체층을 성막 하는 공정과,
    상기 제 1도전형의 제 3반도체층에 소스 영역을 차폐하는 마스크를 써서 에칭에 의해 상기 소스 영역 이외의 상기 제 1도전형의 제 3반도체층을 제거하는 공정과,
    상기 소스 영역의 양쪽의 상기 제 1도전형의 제 2반도체층에 제 2도전형 불순물을 도프해서, 상기 농도 C2 보다도, 고농도인 농도 C4의 제 2도전형 게이트 영역 및 제 2도전형 한정 영역을 형성하는 공정을 구비하는, 접합형 전계 효과 트랜지스터의 제조 방법.
  17. 제 16항에 있어서, 상기 제 1도전형의 제 3반도체층의 에칭시의 마스크를 그대로 이용해서, 상기 제 2도전형의 불순물 도프에 있어서의 이온 주입을 실시하는, 접합형 전계 효과 트랜지스터의 제조 방법.
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