WO2001048809A1 - Transistor a effet de champ a jonction et procede de fabrication correspondant - Google Patents

Transistor a effet de champ a jonction et procede de fabrication correspondant Download PDF

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Description

明細書 接合型電界効果トランジスタおよびその製造方法 技術分野
本発明は、 電力送電における直流交流変換、 インバ一タ等に用いられる高電流、 高電圧のスィツチング動作をする接合型電界効果トランジスタ （ J F E T : Junction Field Effect Transistor)に関し、 より具体的には電力損失の一層 の低減をはかった縦型 J F E Tに関するものである。 背景技術
インバータ等のスィツチングに用いられる接合型電界効果トランジスタ（ J F E T)は、 高電流および高電圧に耐えることが要求される。 図 2 5は、 通常の横 型 J F E Tを示す図である。 横型 J F E Tでは、 キャリアは実質的に半導体基板 面に平行に移動する、 ソース領域 1 0 1にはソース電極 1 1 1から接地電位、 ま たドレイン領域 1 0 3にはドレイン電極 1 1 3から正電位が印加される。 ゲート 電極 1 1 2の下のゲート領域 1 0 2の下方には p n接合が形成されており、 素子 をオフ状態とする場合には、 この接合部が逆バイアス状態となるようにゲ一ト電 極 1 1 2には負電圧が印加される。 オン状態のときには、 ソース領域 1 0 1の電 子はドレイン領域 1 0 3の正電位に引き付けられて、 ゲート領域 1 0 2の下のチ ャネル領域 1 1 0を通り、 ドレイン領域 1 0 3に到達する。
上記の横型 J F E Tでは、 図 2 5に示すように、 ソース、 ゲートおよびドレイ ン電極が同一平面にあるため、 ドレイン電極と他の電極とが空気を介して近接す ることになる。 空気の耐圧はせいぜい 3 k V/mmであるため、 電流が流れてい ない O F F状態でドレイン電極と他の電極との間に 3 k V以上の電圧がかかると きには、 ドレイン電極と他の電極とを 1 mm以上離す必要があった。 このため、 ソース領域 1 0 1からドレイン領域 1 0 3に至るチャネル領域 1 0 9の長さが長 くなり、 わずかな電流しか流すことができず、 一般にパワートランジスタと呼ば れるものに要求される高電流を流すことができなかった。 図 2 6は、 上記の横型 J F E Tの短所を改善するために提案され実用化されて いる縦型 J F E T、 別名静電誘導型トランジスタ （以下、 S I T ( Static Induction Transistor)と記す） を示す図である。 縦型 J F E Tでは、 横型 J F E Tと相違して、 キャリアは実質的に半導体基板の厚さ方向に移動する。 S I T では、 複数のゲート領域 1 0 2は高濃度の p型不純物が注入された p +領域が形 成されており、 その周囲には低濃度の n型不純物が添加された n—領域が形成さ れている。 η—領域の n型不純物濃度が低いために、 常に空乏層が広がっており、 チャネル領域は消失している。 このため、 上記の横型 J F E Tで起きるピンチォ フによるドレイン電流の飽和現象は生じない。 ソース、 ゲート、 ドレイン各領域 の電位の印加方法は、 図 2 5に示した横型 J F E Tと同じである。 ソース領域 1 0 1の電子はゲート領域の電位障壁を超えて、 ドレイン電位に引き付けられて空 乏層をドリフトする。 ドレイン電位を高い正の電位にすると、 ゲート領域の電子 に対する電位障壁は小さくなり ドリフト電流を大きくすることが可能となり、 ド レイン電位を高く してもドレイン電流の飽和現象は生じない。 ドレイン電流の制 御は、 通常、 ゲート電位とドレイン電位とによって行われる。 上記 S I Tをスィ ッチング用に用いる場合、 大電流を得るためには電子に電位障壁を超えさせるた めに電圧を高くしなければならず、 わずかであっても所定の損失が発生すること は避けられなかった。
また、 J F E Tでは、 スイッチング動作においてオフ状態にするとき、 チヤネ ル領域を空乏層で遮断するためにゲート電極に絶対値が 1 0 Vを超える負電圧を 印加する必要があった。 この絶対値が大きい負電圧の印加は、 オフ時にも電力損 失を生じさせるので、 損失を生じないオフ状態を実現することが望まれている。 さらに、 一般に、 J F E Tでは、 チャネル領域の不純物濃度は、 所定のトラン ジスタ特性を確保するために制約を受け、 あまり高くすることができない。 この ため、 チャネル領域の電気抵抗は高くなる傾向にあり、 しかも、 不純物濃度ゃチ ャネル領域の厚さ等によって変動する。 トランジスタの特性は、 上記チャネル領 域の電気抵抗の影響を強く受けるので、 これら不純物濃度や厚さ等のばらつきに 応じて大きく変動する。 このような素子間のばらつきを避けるために、 チャネル 領域の電気抵抗減少を目的に高濃度の不純物元素を注入すると、 耐圧性能が劣化 してしまう。 このため、 高濃度の不純物を用いることなくオン抵抗を低く した上 で、 チャネル領域の不純物濃度やその厚さ等のばらつきの影響を受けにくい J F E Tが望まれていた。
本発明は、 高耐圧および高電流のスイッチング動作が可能な、 低損失で作動す る J F E Tを提供することを目的とする。 また、 本発明は、 大電力用のスィッチ ング素子として、 より一層の低損失を実現するために、 O F F状態にするのに必 要な電圧を低くすることが可能な電力用半導体素子を提供することを目的とする。 また、 本発明は、 耐圧性に優れかつチャネル領域の不純物濃度やその厚さ等のば らつきの影響を受けにくレ、、 オン抵抗の低い J F E Tを提供することを目的とす る。 発明の開示
本発明における J F E Tは、 半導体薄体の一の主表面に設けられた第 2導電型 のゲート領域と、 一の主表面の側に設けられた第 1導電型のソース領域と、 ソー ス領域と連続する第 1導電型のチャネル領域と、 ゲート領域と連続し、 チャネル 領域の範囲を限定する第 2導電型の限定領域とを備える。 この J F E Tは、 さら に半導体薄体の他の主表面に設けられた第 1導電型のドレイン領域と、 チャネル 領域からドレイン領域へと、 半導体薄体の厚さ方向に連続する第 1導電型のドリ フト領域とを備える。 この J F E Tでは、 ドリフト領域およびチャネル領域の第 1導電型の不純物濃度は、 ソース領域およびドレイン領域の第 1導電型の不純物 濃度、 および限定領域の第 2導電型の不純物濃度よりも低くなっている。
この構成により、 O F F状態では逆バイアス電圧をゲート領域にかけることに より、 限定領域からチャネル領域に向かって空乏層を形成し、 ソース領域からチ ャネル領域およびドリフト領域を経てドレイン領域に向かうキヤリアの流れを阻 止することができる。 さらに、 O F F状態でドレイン領域に高電圧が印加される と、 限定領域と ドリフト領域との界面に高い逆バイアス電圧が印加されることに なり、 限定領域からドリフト領域に空乏層が形成される。 このとき、 ドレイン領 域とゲ一ト領域との間にこの空乏層が介在して電圧を負担するので、 ドレイン領 域とゲート領域との間の耐圧性能を向上させることができる。 また、 O N状態で は、 ソース領域とゲート領域とをほとんど同じ電位とし、 空乏層を形成しないよ うにして、 ソース領域からチャネル領域およびドリフト領域を経てドレイン領域 へとキャリアを移動させる。 このキャリアの移動量、 すなわち電流はドレイン電 位によって制御される。 ドレイン電位を高くしてゆくとピンチオフ電位になり、 限定領域と ドリフ ト領域との界面からドリフト領域に向かって空乏層が延びてき て、 ドレイン電流は飽和する。 このような動作は、 ピンチオフがなく ドレイン電 流が飽和しない従来の縦型 J F E T ( S I T) と本質的に相違する動作である。 上記の O F F状態における空乏層への電圧負担による耐圧性能の向上、 および基 板の厚さ方向、 すなわち縦に電流が流れる場合の O N状態におけるドレイン電流 の飽和現象等は、 本発明の J F E Tにして初めて可能となった動作である。 上記 ドレイン電流の飽和により J F E T自体や周囲の素子の焼損を防止することがで きる。 特筆すべきことは、 O N状態ではソース領域からドレイン領域に至る経路 にキャリアの流れを妨げるものがないことであり、 オン抵抗がきわめて低くなる。 このため、 キャリアに対して空乏層におけるポテンシャル障壁の通過を強制する 従来の S I T等に比べて、 電力消費は一層低く抑えられる。
なお、 ここで、 不純物濃度は、 第 1導電型不純物と第 2導電型不純物とが含ま れる場合は、 とくにことわらない限り、 両方の不純物を相殺し、 残ったドミナン 卜な不純物の濃度値をさす。
また、 上記本発明の J F E Tでは、 ゲート領域に接触するゲート電極は、 ゲー ト領域とォーミック接触を形成していることが望ましい。 ォーミック接触とする ことにより、 ゲート電極への逆バイアス電圧の印加により高い制御性をもって、 p n接合を形成する限定領域ノチャネル領域界面において、 限定領域からチヤネ ル領域に向けて空乏層を張り出して O F F状態を実現することが可能となる。 ゲ 一ト領域の第 2導電型不純物濃度は高濃度なので、 ォーミック接触とすることは 容易である。
上記本発明の J F E Tでは、 構造の簡明さが重視される局面では、 限定領域は、 たとえばゲート領域を半導体薄体の内側から限定して囲んでいることが望ましい。 この構成により、 限定領域はゲート領域を内側から囲むように形成されるので、 構成が簡明になり、 製造時のマスク形成工数が減少し製造が容易となって歩留り 向上が得られる。 また、 ゲート領域は限定領域と同じ導電型の不純物元素を含ん で導通し、 限定領域からチャネル領域に向かって空乏層を張り出し O F F状態を 実現することができる。 さらに、 この O F F状態でドレイン領域に高電圧が印加 されると、 限定領域とドリフト領域との界面に高い逆バイアス電圧が印加される ことになり、 限定領域からドリフト領域に空乏層が形成され、 ドレイン一ゲート 間の電圧を負担するので、 耐圧性能を向上させることができる。
上記本発明の J F E Tでは、 ゲート領域と限定領域とがー致している。
限定領域が基板の表面付近に限定される場合は、 限定領域はゲート領域とその 空間的範囲においても、 不純物濃度においても区別する必要はなく、 一致してい る。 このような構成では、 構造が簡明なので、 製造が容易である。 なお、 「ゲー ト領域」 は、 ゲート電極がォ一ミック接触する第 2導電型の半導体領域という通 常の意味のグート領域の範囲を超えて、 半導体薄体の厚さ方向の深い位置にまで 形成される第 2導電型の領域にも用いることもできる。 ゲート領域の範囲をこの ように広げる場合、 限定領域とゲート領域とは常に一致する。 しかし、 本説明に おいては、 半導体薄体の深い位置および浅い位置とを問わず、 チャネル領域を囲 んで限定する領域は限定領域と呼ぶ。 ゲート領域は、 ゲート電極がォ一ミック接 触するゲート電極の下の付近の領域という通常の意味に用いることにする。
上記本発明の J F E Tでは、 ソース領域は一の主表面の上に突き出して形成さ れ、 チャネル領域はソース領域の下に連続して形成されていることが望ましい。 この構成により、 ドライエッチングを用いたソース領域のパターユングに使用 したマスクを、 ゲート領域およびゲート領域を囲む限定領域への第 2導電型不純 物元素の注入にも用いることができる。 この結果、 マスキング工程数の減少とと もにマスクの位置合わせも容易となり、 歩留り向上を得ることが可能となる。 上記本発明の J F E Tでは、 ゲート領域は 2つの領域からなり、 チャネル領域 は、 その 2つのゲート領域のそれぞれを限定して囲む限定領域に接触してその 2 つの限定領域の間に配置されている。
この構成により、 J F E Tの構造はさらに簡明となり、 マスクの位置合わせが 容易となり、 製造工数の削減の効果とともに、 歩留り向上に寄与することができ る。 上記本発明の J F E Tでは、 限定領域に囲まれるチャネル領域の幅が、 限定領 域とチヤネル領域との接合部における拡散電位による空乏層の厚さよりも小さい。
J F E Tは、 通常、 ゲート電極に電圧を印加しない場合にオン状態となり、 絶 対値が 1 O Vを超える負電位をゲート電極に印加する場合にオフ状態となる。 す なわち、 J F E Tはノーマリーオンの動作を行うのが普通である。 ノーマリーォ ン型の J F E Tを回転機の制御等に用いる場合、 ゲート電極に電圧を印加してい ないときにオン状態になるので、 ゲートが故障した場合、 回転機は回転したまま となり危険である。 このため、 ノーマリーオン型の J F E Tを上記回転機等に用 いる場合には、 故障に備えてグート回路に故障の際にオフさせる機構を設ける必 要があり、 ゲート回路構成が複雑になる。 また、 オフ状態で負電圧を印加し続け る必要があるので、 オフの期間にも電力消費が生じる。
上記の構成によれば、 本発明の J F E Tはノーマリーオフ型となる。 すなわち、 ゲー卜に電圧を印加しないときオフ状態が実現し、 ゲートに比較的低い正電位を 印加したときオン状態となる。 このノ一マリーオフ型の J F E Tを用いることに より、 ゲート回路に故障対策の機構を設けることなく回転機の制御等を行うこと ができる。 また。 オフの期間に電力消費が発生することがない。
上記本発明の J F E Tでは、 ドリフト領域の第 1導電型不純物濃度は、 チヤネ ル領域の第 1導電型不純物濃度よりも高くなつていることが望ましい。
この濃度構成により、 O F F状態にするときには、 ゲート電極に逆バイアス電 圧をかけることにより、 空乏層を確実にチャネル領域に向かって張り出すことが できる。 したがって、 確実にかつ高速で O F F状態を実現することができる。 O N状態にするときも、 空乏層を短時間で消失させることができるので、 高速スィ ツチングが可能となる。 また、 ドリフト領域の第 1導電型不純物濃度は、 限定領 域の第 2導電型不純物濃度よりも低いので、 逆バイアス電圧の高圧化にともない ドリフト領域にも空乏層が形成され、 この空乏層が耐圧に寄与し、 高耐圧化が可 能となる。 O N状態でドレイン電圧を高くしていったとき、 やはり限定領域から ドリフト領域に空乏層が張り出しピンチオフが生じ、 ドレイン電流が飽和し、 焼 損等のトラブルを回避することができる。
上記本発明の J F E Tでは、 望ましくは、 ソース領域の上に位置するソース電 極に接して、 ソース領域を通りチャネル領域に延びている第 2導電型の割込み領 域を備えている。
この構造により、 限定領域のソース領域に近い部分からソース領域に向かうチ ャネル領域内の電界を上昇させることができる。 このため、 限定領域 Zチャネル 領域の界面からチャネル領域へ延びる空乏層は、 ソース領域側に向かって広がり やすくなる。 この結果、 ソース Zゲート間に大きな負電圧を印加しなくても、 O F F状態を実現することができ、 大電力用のスイッチング素子として、 より一層 の低損失を実現することが可能となる。
上記本発明の J F E Tでは、 割込み領域は、 間に第 1導電型の領域を挟んで、 2以上の領域に分かれる構成としてもよい。
上記の構造により、 空乏層はより一層、 限定領域ノチャネル領域界面からソー ス電極側に向かって広がりやすくなり、 絶対値の低い負電圧で O F F状態を実現 することができる。 上記の 2以上の領域は平板状であってもよいし、 柱状であつ てもよい。
上記本発明の J F E Tでは、 限定領域およびソース領域に接する、 チャネル領 域中の領域であって、 チャネル領域の第 1導電型の不純物濃度よりも低い濃度の 第 1導電型の空乏層促進領域を備えている。
空乏層は、 限定領域 チャネル領域の界面から、 限定領域の第 2導電型の不純 物濃度とチャネル領域の第 1導電型の不純物濃度との比にほぼ比例してチャネル 領域側に長く延びる。 すなわち、 不純物濃度の低い側に不純物濃度の比にほぼ比 例して長く延びる。 このため、 上記空乏層促進領域を設けることにより、 低い逆 バイアス電圧により、 空乏層をより長く延ばして形成して、 両側の限定領域から 延びる空乏層を合体させて O F F状態を実現することが可能となる。 すなわち、 より小さな絶対値の負電圧により両側の空乏層を合体懸架させて、 電荷担体の通 過を遮断することが可能となる。
上記本発明の J F E Tでは、 ソース領域およびチャネル領域は、 ともに 2つの 領域に分かれ、 当該 2つのチャネル領域の間に、 そのチヤネノレ領域の上面高さよ り低レ、位置範囲において挟まれている導電膜を備えている。
上記の構成により、 半導体基板の一の面 （おもて面） 側に設けた 2つのソース 領域から他の面 （裏面） のドレイン領域に向けて、 基板を厚さ方向に延在するド リフト （チャネル） 経路の電気抵抗が小さくなる。 すなわち、 上記経路に対して 上記導電膜が形成されている部分は、 上記経路に対して部分的に並列の回路を形 成する。 上記のように基板の厚さ方向にキャリアが流れる J F E Tの場合にも、 同方向に沿うチャネル領域の電気抵抗を実質的に低減することが可能となる。 こ のため、 上記縦型 J F E Tに特有の高い耐圧特性とともに、 チャネル領域で消費 される電力を低減し、 発熱問題を解消することが可能となる。 限定領域とチヤネ ル領域との接合部に逆バイアス電圧を印加して空乏層をチャネル領域に延ばして オフ状態を実現するためには、 限定領域の第 2導電型不純物濃度がチャネル領域 の第 1導電型不純物濃度よりも高いことが必要である。 なお、 チヤネノレ領域の第 1導電型不純物濃度は、 要求される素子耐圧により決定することができる。 この チャネル領域は、 基板の表面よりも上に位置するように形成されていてもよいし、 基板表層自身がチヤネル領域であってもよい。
上記本発明の J F E Tでは、 導電膜は、 望ましくはドリフト領域の中にまで延 在している。
上記の構成により、 縦型 J F E Tにおいて、 より深いドリフト （チャネル） 経 路にまで導電膜が装入されるので、 ドリフト （チャネル） を流れる電流はより低 くなり、 電流は導電膜のほうにより多く流れることになる。 このため、 オン状態 の電力損失が一層減少し、 ドリフト （チャネル） 経路の不純物濃度等による素子 間のばらつきは、 より小さくなる。
上記本発明の J F E Tでは、 例えば、 チャネル領域における限定領域から導電 膜にいたるチヤネル領域幅を、 限定領域とチヤネル領域との接合部における拡散 電位によるチャネル領域における空乏層幅より小さくすることができる。
上記の構成により、 ゲート電圧がゼロの場合、 上記拡散電位により上記第 1導 電型のチャネル領域は、 その外側に位置する第 2導電型の限定領域との接合部で 生じる空乏層に遮断される。 上記導電膜は、 上記チャネルの上に接するソース領 域とは、 接していないので、 上記の遮断により導電膜への経路も遮断される。 こ の結果、 耐圧性が高く、 オン状態での消費電力の小さい縦型 J F E Tでも、 ノー マリ一オフとすることができる。 したがって、 オフ時の電力損失を無くし、 回転 機の制御への適用を容易化する。
上記本発明の J F E Tでは、 導電膜が、 金属膜および高濃度の不純物を含む半 導体膜のうちのいずれかである。
上記の構成により、 低抵抗の金属膜を用いてチャネル領域に低抵抗の並列バイ パスを簡便に設けることができる。 金属膜としては、 電極材料となるものであれ ば、 何でもよいが、 エッチングのしゃすさおよび高い導電率を考慮するとアルミ ユウム （A 1 ) 、 またはアルミニウム合金であることが望ましい。
上記本発明の J F E Tでは、 例えば、 半導体薄体が S i C基板であり、 第 1導 電型半導体膜が第 1導電型 S i C膜であり、 第 2導電型半導体膜が第 2導電型 S i C膜である。
S i Cは優れた耐圧性を有し、 キャリアの移動度は S iなみに高く、 かつキヤ リアの高い飽和ドリフト速度を得ることができる。 このため、 上記の J F E Tを 大電力用高速スイツチング素子に用いることが可能となる。
本発明の J F E Tの製造方法は、 濃度 C sの第 1導電型不純物を含む第 1導電 型の半導体基板 （濃度 C sの第 1導電型の半導体基板） の上に濃度 C sよりも低 濃度である濃度 C 1 の第 1導電型の第 1半導体層を成膜する工程と、 第 1導電型 の第 1半導体層の上に、 濃度 C sおよび C 1 よりも低濃度である濃度 C2 の第 1 導電型の第 2半導体層を成膜する工程と、 第 1導電型の第 2半導体層の上に、 濃 度 C 1 および C 2 よりも高濃度である濃度 C 3 の第 1導電型の第 3半導体層を成 膜する工程とを含む。 この製造方法は、 さらに、 第 1導電型の第 3半導体層にソ —ス領域を遮蔽するマスクをかけてェツチングによりソース領域以外の第 1導電 型の第 3半導体層を除去する工程と、 ソース領域の両側の第 1導電型の第 2半導 体層に第 2導電型不純物をドープして、 濃度 C 2 よりも高濃度である濃度 C 4 の 第 2導電型ゲ一ト領域および第 2導電型限定領域を形成する工程とを備える。 この製造方法によれば、 工程数が少なくなり、 それに伴いマスクの数も減るた め、 マスクの位置合わせが簡単になり F E T作製が容易となる。 このため、 歩留 りが向上し、 製造コストを低減することが可能となる。
上記本発明の J F E Tの製造方法では、 例えば、 第 1導電型の第 3半導体層の エッチング時のマスクをそのまま用いて、 第 2導電型不純物ドープにおけるィォ ン注入を行うことが望ましい。
この製造方法により、 エッチングとイオン注入とを同じマスクで実施できるた め、 工程数を削減し、 かつ位置ずれ等に伴う歩留り低下を回避することができる c この結果、 製造コストを低減することが可能となる。 図面の簡単な説明
図 1は、 本発明の実施の形態 1における J FETの構成断面図である。
図 2は、 図 1の J FETの ON状態の電圧例を示す図である。
図 3は、 ピンチオフ状態で形成される空乏層を示す図である。
図 4は、 ドレイン電圧一ドレイン電流の関係を示す図である。
図 5は、 OF F状態の高電圧印加時に形成される空乏層を示す図である。
図 6は、 実施の形態 1の J FETと類似した J FETのもう一つの例を示す図 である。
図 7は、 図 6の J F ETの OF F状態の高電圧印加時に形成される空乏層のド レイン領域側の部分を示す図である。
図 8は、 実施の形態 1の】 FETと類似した】 FETのさらに別の例を示す図 である。
図 9は、 図 1に示す J FETの中間製造段階において、 半導体基板にソース領 域が形成される膜を積層した段階の断面図である。
図 1 0は、 図 9の工程の後に R I Eによりソース領域をパターユングした段階 の断面図である。
図 1 1は、 図 10の工程の後に不純物をドープしてゲート領域と限定領域とを 形成した段階の断面図である。
図 1 2は、 本発明の実施の形態 2における J F ETの断面図である。
図 1 3は、 図 1 2の J F ETの製造において、 n +型基板上に n型半導体層を 形成した段階の断面図である。
図 14は、 図 13の後に、 導電層を形成することになる上にマスクを形成し、 その両側に n +型不純物をイオン注入した段階の断面図である。
図 1 5は、 図 14の後に、 上記マスクを除去し、 その n+型半導体層の上にマ スクを形成して P +型不純物をイオン注入した段階の断面図である。
図 1 6は、 図 1 5の段階の後にマスクを除去して、 割込み領域を形成した段階 の断面図である。
図 1 7は、 図 1 6の工程の後、 ソース領域とチャネル領域を形成するためにェ ツチングを行った後の状態を示す断面図である。
図 1 8は、 図 1 7の工程の後、 不純物を注入してゲート領域を形成した段階の 断面図である。
図 1 9は、 図 1 2の J F E Tに逆バイアス電圧を印加して形成された空乏層を 示す図である。
図 2 0は、 本発明の実施の形態 3における J F E Tの断面図である。
図 2 1は、 図 2 0の J F E Tに逆バイアス電圧を印加して形成された空乏層を 示す図である。
図 2 2は、 本発明の実施の形態 4における J F E Tの断面図である。
図 2 3は、 図 2 2の J F E Tに逆バイアス電圧を印加して形成された空乏層を 示す図である。 ， 図 2 4は、 本発明の実施の形態 4における J F E Tの断面図である。
図 2 5は、 従来の横型 J F E Tの断面図である。
図 2 6は、 従来の縦型 J ? £丁でぁる≤ I Tの断面図である。 発明を実施するための最良の形態
つぎに、 図面を用いて本発明の実施の形態について説明する。
(実施の形態 1 )
図 1は、 本発明の実施の形態 1における J F E Tの構成断面図である。 図 1に おいて、 ソース領域 1は半導体基板の表面の上に突き出て凸状に形成されており、 例えば N iで構成されるソース電極 1 1とォーミック接触が成立するように、 1 0 19 c m"3を大きく超える高濃度の n型不純物を含んでいる。 チャネル領域 1 0 は、 n型不純物を、 例えば濃度 1 X 1 0 15 c m—3程度含み、 ソース領域 1の下に 形成されている。 ゲート領域 2は p型不純物を、 例えば濃度 1 0 19 c m— 3含み、 2個のゲート電極 1 2の直下の表面にそれぞれ形成されている。 限定領域 5はゲ ート領域 2を囲み、 チャネル領域 1 0を両側から挟むように、 半導体基板の一定 厚さ分だけ形成されている。 この限定領域 5はゲート領域と同じ種類の p型不純 物を同じ濃度含んでいる。 ドリフト領域 4は一^の端部ではチャネル領域 1 0と 接し、 かつ限定領域 5に限定され、 半導体基板の他方の表面に向かって一定厚さ 分、 半導体基板に広がって形成され、 他方の端部でドレイン領域 3に接している。 このドリフト領域 4は n型不純物を、 例えば 9 X 1 0 16 c m—3程度含んでいる。 このドリフ ト領域 4と接して、 他方の表面に露出して、 高濃度、 例えば 1 0 19 c m"3を大きく超える濃度の n型不純物を含むドレイン領域 3が形成されている。 ドレイン電極 1 3は一方の表面に設けられているソース電極 1 1と対向する他方 の表面の位置に形成されている。 上記のように、 電極はいずれの電極も N iで形 成することが望ましいが、 他の金属膜でもよいし、 また何種類かの金属膜を積層 した多層膜でもよレ、。 この実施の形態 1では、 ゲート電極、 ソース電極およびド レイン電極はいずれも、 各接触する領域とォ一ミック接触を形成する。 各領域の 望ましい不純物濃度を整理すると次のようなる。
ソース領域 1、 ドレイン領域 3 ： n型不純物 〉> l X 1 0 19 c m一3
チャネル領域 1 0 ： n型不純物 = 1 X 1 0 15 c m"3
ドリフト領域 4 ： n型不純物 = 9 X 1 0 16 c m一3
限定領域 5、 ゲート領域 2 ： p型不純物 〉〉 1 X 1 0 19 c m—3
図 2は、 図 1に示す電界効果トランジスタの O N状態のソース、 ゲート、 ドレ インの各電圧を例示する図である。 通常、 ソース電極を接地し、 ゲート電圧はソ ース電圧とほぼ同じ電圧ゼロ付近で使用する。 O N状態では、 電子は n型不純物 領域であるソース領域 1から、 半導体基板 1 5の厚さ方向に延びる長さ 2 μ πι〜 1 0 μ m程度のドリフト領域 4を経て、 ドレイン領域 3に到達する。
ゲート電圧ゼロ付近で使用する場合、 ドレイン電圧を正にして高くすると、 電 子流は、 p型不純物領域である限定領域 5によって範囲を限定されたチャネル領 域 1 0および限定のないドリフト領域 4を流れる。 O N状態のときは、 この経路 にはキヤリアの流れを妨げる抵抗はないので、 電力が消費されることはほとんど ない。 したがって、 本 J F E Tは、 低消費電力で耐圧性能に優れた素子を提供す ることができる。 ドレイン電圧を上昇させてゆくと、 ドリフト領域 4の電位分布はドレイン領域 付近で急勾配に高くなるので、 電子流が加速され、 逆バイアスの電界がドリフ ト 領域の限定領域に近い部分に形成され、 このため空乏層がドリフト領域に向かつ て発生する。 この空乏層はドレイン電圧の上昇につれ成長し、 両方の空乏層がド リフト領域で接する位置に到達したときピンチオフが成立する。 ピンチオフが起 きると、 それ以上ドレイン電圧を高くしてもドレイン電流は増加せず、 一定の飽 和電流を維持する。 図 3は、 ピンチオフが発生し、 空乏層 6が、 p n接合部の低 不純物濃度領域であるドリフト領域 4に形成されている様子を示す図である。 電 子流は空乏層 6によつて抑制され、 ドレイン電流は飽和することになる。
図 4は、 ドレイン電流とドレイン電圧との関係を示す図である。 ゲート電圧が ゼロ付近のときドレイン電圧を高くしてゆくと、 線形にドレイン電流が上昇する。 しかし、 ドレイン電圧がピンチオフ電圧に達すると、 上記したように空乏層がド リフト領域の両側の p n接合部からドリフト領域側に成長し、 ドリフト領域をふ さぎ、 ドレイン電流の飽和が生じるようになる。 このドレイン電流の立上りの勾 配は、 従来の J F E Tに比較して大きい。 すなわち、 低いドレイン電圧で高電流 を得ることができ、 この結果、 従来よりも小さな損失で大電流を供給できるよう になる。 図 4には、 ゲート電圧に Vgoff (負） よりも低い電圧を印加した場合 (ただし、 Vgoff よりも一定以上低くすることはない） に、 ドレイン電流がほ とんど流れない O F Fの状態も併せて示されている。
このような O F F状態では、 図 2に示すように、 ゲート電極 1 2に逆バイアス 電圧を印加して、 チャネル領域 1 0と限定領域 5との p n接合界面から空乏層を チャネル領域 1 0に張り出させる。 空乏層がチャネル領域における他方の表面に 向かう経路断面を塞いだとき、 O F F状態が実現する。 O F F状態において、 ド レイン電圧を高めてゆくと、 図 5に示すように、 限定領域 5とドリフト領域 4と の p n接合界面に空乏層 6が生成し、 低濃度のドリフト領域に向かって張り出し てくる。 この空乏層は電圧を負担するので、 素子としての耐圧性能が向上する。 従来の縦型 J F E Tである S I Tでは、 上記したように、 ドレイン電圧とベー ス電圧により ドレイン電流、 O N— O F F等の制御を行うのに対して、 本発明の 電界効果トランジスタでは、 上記空乏層の形成の有無により O N— O F F制御を 行う。 この結果、 本発明の電界効果トランジスタでは高電圧、 高電流の制御を確 実に行うことが可能となった。
O F F状態で電流が遮断されているときに、 ドレインに高電圧が印加された場 合は、 図 5に示すように、 ドレイン領域に近いドリフト領域 4と限定領域 5との 界面である p n接合部に空乏層 6が形成される。 この空乏層 6がドレインーゲー ト間の電圧を負担するので、 耐圧性が優れた電界効果トランジスタとなる。 この 空乏層 6は、 上記した空乏層のできかたと同様に、 不純物濃度が低いほど巾広く、 低不純物濃度側に形成される。 図 5に示すように、 図 5の状態からさらに電圧を 高く しても空乏層 6は未だドレイン側に成長の余地があるので、 非常に高電圧に 耐えることが可能となる。
ドレイン領域 3は、 図 1に示すように表面に広がった構造とする場合もある力、 図 6に示すように、 ドレイン領域 3を限定し、 そのドレイン領域の上のドリフト 領域 4も限定領域 5によつて覆われた構造としてもよレ、。 図 6に示す形状のドレ イン領域およびドリフト領域の場合、 O F F状態で高電圧がドレインに印加され たとき、 その高電圧を負担する空乏層 6は、 図 7に示すように形成される。
また、 限定領域の厚さを厚く してドレイン領域 3およびドリフト領域 4を図 1 に示すように表面に広がった構造とする図 8に示す構造も本発明の範囲には含ま れる。 この場合、 限定領域と ドレイン領域とで挟まれるドリフト領域 4の厚さが 薄くなるので、 耐圧性の向上は大きくは望めないが、 チャネル領域を挟む限定領 域の厚さが厚いので、 ノーマリ一オフの J F E Tを形成しやすい特徴を有する。 次に、 図 1に示す J F E Tの製造方法について説明する。 まず、 図 9に示すよ うに、 n +型半導体基板 3 1上に、 n型半導体層 3 2、 n -半導体層 3 3、 n +半導 体層 3 4を順次積層する。 次いで、 図 1 0に示すように、 R I E (Reactive Ion Etching)により、 ソース領域 1を形成するため、 他の部分をエッチングして除く。 その後、 図 1 1に示すように、 p型不純物イオンをイオン注入して、 ゲート領域 2および限定領域 5を形成する。 この後、 電極として N iを積層すると、 図 1に 示す J F E Tが完成する。 この実施の形態 1における電極は、 ゲート電極も含め てォ一ミック接触が形成されるように設けるが、 グート領域 2の不純物濃度は高 いのでォーミック接触の形成は容易である。 この製造方法によれば、 製造工程が簡略になり、 マスク数も減少する。 また、 マスクの位置ずれが発生する機会も減少するので、 歩留りを向上させることがで きる。
(実施の形態 1に対応する実施例）
半導体薄体およびその上に積層する半導体層をすベて 4 H— S i Cで形成し、 下記の寸法を有する J F ETについて、 耐圧性能とオン抵抗 （オン状態の抵抗） とを測定した （ドリブト領域厚さ 、 限定領域厚さ t2、 チャネル領域幅 Wにつ いて、 図 1参照） 。
ドリフト領域厚さ t 2. 2 μ τη
限定領域厚さ t2= 1 / m
チャネル領域幅 W= 1 0 μ τη
(測定結果）
耐圧： 3 8 0 V (OF F時のゲ一ト電圧：マイナス 2 2 Vのとき）
ON抵抗： 0. 7mQ - c m2
上記のように、 本発明の F ETは、 耐圧性能が高く、 かつオン抵抗が非常に低 い結果が得られた。 したがって、 高耐圧で、 低消費電力を達成し、 なお簡明な構 造を有するので、 製造が容易であり製造コス トも低く抑えることが可能である。
(実施の形態 2 )
図 1 2は、 本発明の実施の形態 2における J F ETを示す構成断面図である。 ソース電極 1 1およびゲート電極 1 2は、 半導体基板の一方の主表面 （おもて 面） に、 またドレイン電極 1 3は他方の主表面 （裏面） に設けられている。 ソ一 ス領域 1はソース電極 1 1に、 ゲート領域 2はゲート電極 1 2に、 またドレイン 領域 3はドレイン電極 1 3に、 それぞれ接して形成される。 チャネル領域 1 0は、 ソース領域 1およびゲート領域 2に接して設けられ、 キヤリアの ON状態および OF F状態をゲート領域とソース領域との電位によって制御する。 ON状態にす るには、 ゲート電極に対してソース電極と同じゼロ電圧または正電圧を印加して、 ソース領域 1の電子を移動させ、 より高電位のドレイン領域 3に向かわせる。 ド リフト領域 4は、 チヤネル領域 1 0からドレイン領域 3に向かうキャリアである 電子の通路となる。 ドリフト領域 4の幅は、 p型導電領域の限定領域 5で限定さ れていてもよいし、 図 1 2に示すように限定領域 5で限定されていなくてもよい。 この電力用半導体素子に用いられる J F E Tは、 O N— O F Fのスィツチングを 行うことにより、 直流をパルス化して昇降圧等を行いやすくするのに用いられる。 図 1 2の電力用半導体素子用の J F E Tが有する大きな特徴は、 ソース電極 1 1 に接してソース領域 1を突き抜けてチャネル領域 1 0の中まで出ている割込み領 域 2 0を備えていることである。
次に、 図 1 2に示す電力用半導体素子の製造方法について説明する。 まず、 図 1 3に示すように、 n +型半導体基板 3 1上に、 n型半導体層 3 2を積層する。 次いで、 図 1 4に示すように、 導電層が形成される上にマスク 4 5を形成し、 そ の両側に n型不純物を高濃度にイオン注入して、 n +層を形成する。 その後、 図 1 5に示すように、 上記マスクを除去し、 その両側の n +層の上に新たにマスク 4 6を形成し、 p型不純物を高濃度にイオン注入して p +型導電層を形成する。 この P +型不純物領域が、 図 1 6に示すように、 割込み領域 2 0となる。 次に、 図 1 7に示すように、 R I E (Reactive Ion Etching)により、 ソース領域 1を形 成するために、 他の部分をエッチングして除く。 その後、 図 1 8に示すように、 p型不純物イオンをイオン注入して、 ゲート領域 2を形成する。 この後、 電極と して N iを積層すると、 図 1 2に示す電力用半導体素子が完成する。 この実施の 形態 2における電極は、 ゲート電極も含めてォ一ミック接触が形成されるように 設けるが、 各領域の不純物濃度は高いのでォ一ミック接触の形成は容易である。 次に、 ソース電極 1 1とゲート電極 1 2との間に逆バイアス電圧を印加して O
F F状態にするときの空乏層のでき方について説明する。 図 1 2において、 ソー ス電極 1 1に比較してゲート電極 1 2に負電圧を印加すると、 逆バイアス電圧が ゲート領域 チャネル領域界面にかけられる。 このとき、 ゲート領域 チャネル 領域界面において、 不純物濃度が低いチャネル領域 1 0の側に空乏層が成長する。 ゲート電極 1 2に接する p導電型の割込み領域 2 0の存在のために、 図 1 9に示 すように、 この空乏層 2 1は、 ソース電極側に低い電圧で延び広がりやすくなる。 このため、 チャネル領域の両側から延びる 2つの空乏層 2 1は、 従来よりも低い 電圧で、 割込み領域 2 0の先端部のチャネル領域 1 0の幅中央付近で合体して、 電子に対する障壁を形成する。 電子は、 P型導電領域との境界部ではポテンシャ ル障壁を感じるので、 空乏層同士が合体することは必須ではなく、 割込み領域 2 0と空乏層 2 1とが接触すれば、 電子の移動は遮断される。 この結果、 従来より も絶対値が小さい負電圧により O F F状態を実現することができ、 大電力用のス ィツチング素子として、 より一層低い損失を達成することが可能となる。
図 1 2に示す J F E Tに用いられた半導体基板は、 S i C基板に結晶成長によ り厚さを増した S i C層を積層したものとした。 ただし、 半導体基板の素材は、 S i Cに限定されるものではなく、 S i、 G a A s等を用いてもよい。
(実施の形態 3 )
図 2 0は、 本発明の実施の形態 3における電力用半導体素子として用いられる J F E Tを示す断面図である。 実施の形態 2における電力用半導体素子との大き な相違は、 割込み領域 2 0が複数個配置されていることにある。 図 2 0に示す半 導体素子の製造方法は、 実施の形態 2で説明した方法と基本的に同じである。 ソ ース電極とゲート電極との間に逆バイアス電圧を印加したとき、 割込み領域 2 0 の存在のために、 図 2 1に示すように、 空乏層 2 1が従来よりも低い逆バイアス 電圧により空乏層 2 1がソース領域の割込み領域 2 0に向かって延びやすい。 こ の結果、 従来よりも低い電圧で O F F状態を実現することができ、 大電力用スィ ツチング素子として、 より一層の低損失を実現することが可能となる。
(実施の形態 4 )
本発明の実施の形態 4の電力用半導体素子に用いられる J F E Tでは、 チヤネ ル領域 1 0に向かって延びる空乏層の形成を容易にするために、 不純物濃度の低 ぃ^層2 2 (空乏層促進領域） をゲート領域 2と接して配置する （図 2 2 ) 。 また、 割込み領域 2 0は、 その先端部はゲート領域の真横を越え、 ドリフト領域 に達する位置まで延びている。 この構造の電力用半導体素子に逆バイアス電圧を 印加すると、 非常に低い逆バイアス電圧でゲ一ト領域 Z空乏層促進領域の界面か ら空乏層が空乏層促進領域 （n—層） 2 2の中に延びる。 このため、 非常に低い 逆バイアス電圧により、 図 2 3に示すような空乏層が形成され、 O F F状態を実 現することができる。 その結果、 大電力用スイッチング素子として、 より一層の 低損失を確保することが可能となる。
(実施の形態 5 ) 図 2 4は、 本発明の実施の形態 5における J F E Tを示す断面図である。 同図 において、 n型 S i C基板上の n型不純物濃度は、 素子耐圧により決定される不 純物濃度を有しており、 第 1の第 1導電型 （n型） 半導体層をも兼ねている。 こ の n型 S i C基板 1 5の表 （おもて） 面にアルミニウム膜 7が溝を埋めて所定高 さまで成膜されている。 このアルミニウム膜 7の両側に、 チャネル領域 1 0 a， 1 0 bを形成する n型 S i C膜が成膜されている。 このチャネル領域 1 0 a , 1 O bの高さは、 上記アルミニウム膜 7の高さより少し高く設定する。 この 2つの チャネル領域 1 0 a , 1 0 bに接して、 外側に p型 S i C膜 2 a， 2 bを形成し、 この上にゲート電極 1 2を配置する。 2つのチャネル領域 1 0 a， 1 0 bの上に それぞれソース領域 l a， 1 bを形成し、 その上にソース電極 1 1 a， l i bを 配置する。 また、 n型 S i C基板 1 5の裏面には n +型 S i C膜 3を成膜し、 そ の上にドレイン電極 1 3を配置する。 各電極と半導体層との間にはォーミック接 触が形成されていることは言うまでもない。
オン状態では、 キャリアはソース領域 1 a， 1 bから基板を厚さ方向に横切つ てドレイン領域 3に流れる。 すなわち、 ノーマリ一オンの J F E Tが実現してい る。 このとき、 電流はアルミニウム膜 7と、 チャネル領域および n型 S i C基板 と、 の経路に分流されるが、 アルミニウム膜の電気抵抗が非常に低いので、 電流 は主にアルミニウム膜側を流れる。 このため、 チャネル領域における不純物濃度 や寸法変動の影響を受けることがなく、 素子間のばらつきを大きく減らすことが できる。
オフ状態では、 ゲートには絶対値の大きな負電圧 （— 1 5〜一 2 5 V) が印加 され、 このため、 チャネル領域 1 0 a， 1 0 bとその外側の p型領域との接合部 に逆バイアス電圧が印加される。 このため、 主として不純物濃度の薄い側に空乏 層幅が広がってゆく。 この空乏層がチャネル領域全域に行き渡ると、 ソース領域 から基板 1 5を経てドレイン領域 3にいたる経路は遮断される。 アルミユウム膜 7はチャネル領域 1 0 a， 1 0 bよりも低い高さとされているので、 アルミニゥ ム膜を経由する経路も遮断され、 オフ状態が実現する。
図 2 4に示す縦型 J F E Tは、 高耐圧性を有するので、 本実施の形態の J F E Tを用いることにより、 素子間の特性変動の小さい高圧電力用の素子を提供する ことが可能となる。
なお、 図 2 4において、 チャネル領域幅 Wを、 上記 p n -接合部の拡散電位に よる空乏層幅よりも短くすることにより、 ゲ一ト電圧ゼロにおいてチャネル領域 は遮断されオフ状態が実現する。 すなわち、 ノーマリーオフ動作の J F E Tを得 ることができる。
上記において、 本発明の実施の形態および実施例について説明を行ったが、 上 記に開示された実施の形態および実施例は、 あくまで例示であって、 本発明の範 囲はこれら実施の形態および実施例に限定されるものではない。 本発明の範囲は、 特許請求の範囲の記載によって示され、 さらに特許請求の範囲と均等の意味およ び範囲内でのすべての変更を含むことが意図されている。 産業上の利用可能性
本発明に係る J F E Tは、 従来よりも低損失で、 高電流高電圧のスィツチング 動作を行わせることができる。 また、 ソース電極に接しチャネル領域に延びる割 込み領域を設けることにより、 従来よりも絶対値の小さい逆バイアス電圧により O F F状態を実現することができ、 大電力用スイッチング素子として、 より一層 の低損失の電力用半導体素子を提供することが可能となる。 さらに、 チャネル領 域に並行させて導電層を設けることにより、 オン抵抗を低いレベルに揃えたうえ で J F E T素子間のばらつきを抑制することができる。

Claims

請求の範囲
1 . 半導体薄体の一の主表面に設けられた第 2導電型のゲート領域と、
前記一の主表面の側に設けられた第 1導電型のソース領域と、
前記ソース領域と連続する第 1導電型のチャネル領域と、
前記ゲート領域と連続し、 前記チャネル領域を囲んでその範囲を限定する第 2 導電型の限定領域と、
前記半導体薄体の他の主表面に設けられた第 1導電型のドレイン領域と、 前記チャネル領域から前記ドレイン領域へと、 前記半導体薄体の厚さ方向に連 続する第 1導電型のドリフト領域とを備え、
前記ドリフト領域および前記チャネル領域の第 1導電型の不純物濃度は、 前記 ソース領域およびドレイン領域の第 1導電型の不純物濃度、 および前記限定領域 の第 2導電型の不純物濃度よりも低い、 接合型電界効果トランジスタ。
2 . 前記限定領域は、 前記ゲート領域を前記半導体薄体の内側から限定して囲む、 請求の範囲第 1項に記載の接合型電界効果トランジスタ。
3 . 前記ゲート領域が前記限定領域に一致する、 請求の範囲第 1項に記載の接合 型電界効果トランジスタ。
4 . 前記ソース領域は一の主表面の上に突き出して形成され、 前記チャネル領域 は前記ソース領域の下に連続して形成されている、 請求の範囲第 1項に記載の接 合型電界効果トランジスタ。
5 . 前記ゲート領域は 2つの領域からなり、 前記チャネル領域は、 その 2つのゲ ―ト領域のそれぞれを限定して囲む前記限定領域に接触してその 2つの限定領域 の間に配置されている、 請求の範囲第 1項に記載の接合型電界効果トランジスタ。
6 . 前記限定領域に挟まれるチャネル領域の幅が、 前記限定領域とチャネル領域 との接合部における拡散電位による空乏層の厚さよりも小さレ、、 請求の範囲第 1 項に記載の接合型電界効果トランジスタ。
7 . 前記ドリフト領域の第 1導電型不純物濃度は、 前記チャネル領域の第 1導電 型不純物濃度よりも高い、 請求の範囲第 1項に記載の接合型電界効果
タ。
8 . 前記ソース領域の上に位置するソース電極に接して、 前記ソース領域を通り 前記チャネル領域に延びている第 2導電型の割込み領域を備える、 請求の範囲第 1項に記載の接合型電界効果トランジスタ。
9 . 前記割込み領域は、 間に第 1導電型の領域を挟んで、 2以上の領域に分かれ ている、 請求の範囲第 8項に記載の接合型電界効果トランジスタ。
1 0 . 前記限定領域および前記ソース領域に接する、 前記チャネル領域中の領域 であって、 前記チャネル領域の第 1導電型の不純物濃度よりも低い濃度の第 1導 電型の空乏層促進領域を備える、 請求の範囲第 8項に記載の接合型電界効果トラ
1 1 . 前記ソース領域およびチャネル領域は、 ともに 2つの領域に分かれ、 当該 2つのチャネル領域の間に、 そのチャネル領域の上面高さより低い位置範囲にお いて挟まれている導電膜を備える、 請求の範囲第 1項に記載の接合型電界効果ト
1 2 . 前記導電膜は、 前記ドリフト領域の中にまで延在している、 請求の範囲第 1 1項に記載の接合型電界効果トランジスタ。
1 3 . 前記チャネル領域における前記限定領域から導電膜にいたるチャネル領域 幅が、 前記限定領域と前記チャネル領域との接合部における拡散電位による前記 チャネル領域における空乏層幅より小さい、 請求の範囲第 1 1項に記載の接合型 電界効果トランジスタ。
1 4 . 前記導電膜が、 金属膜および高濃度の不純物を含む半導体膜のうちのいず れかである、 請求の範囲第 1 1項に記載の接合型電界効果トランジスタ。
1 5 . 前記半導体薄体が S i C基板であり、 前記第 1導電型半導体膜が第 1導電 型 S i C膜であり、 前記第 2導電型半導体膜が第 2導電型 S i C膜である、 請求 の範囲第 1項に記載の接合型電界効果トランジスタ。
1 6 . 濃度 C sの第 1導電型不純物を含む第 1導電型の半導体基板 （濃度 C sの 第 1導電型の半導体基板） の上に前記濃度 C sよりも低濃度である濃度 C 1 の第 1導電型の第 1半導体層を成膜する工程と、
前記第 1導電型の第 1半導体層の上に、 前記濃度 C sおよび C 1 よりも低濃度 である濃度 C 2の第 1導電型の第 2半導体層を成膜する工程と、 前記第 1導電型の第 2半導体層の上に、.前記濃度 C I および C 2 よりも高濃度 である濃度 C3の第 1導電型の第 3半導体層を成膜する工程と、
前記第 1導電型の第 3半導体層にソース領域を遮蔽するマスクをかけてェツチ ングにより前記ソース領域以外の前記第 1導電型の第 3半導体層を除去する工程 と、
前記ソース領域の両側の前記第 1導電型の第 2半導体層に第 2導電型不純物を ドープして、 前記濃度 C 2 よりも高濃度である濃度 C4 の第 2導電型ゲート領域 および第 2導電型限定領域を形成する工程とを備える、 接合型電界効果トランジ スタの製造方法。
1 7 . 前記第 1導電型の第 3半導体層のエッチング時のマスクをそのまま用いて、 前記第 2導電型の不純物ドープにおけるイオン注入を行う、 請求の範囲第 1 6項 に記載の接合型電界効果トランジスタの製造方法。
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