CN1108814A - 带有公共基区的晶体管 - Google Patents

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Abstract

一个包括一个单公共基区(202)的晶体管 (200)。一个或多个源区(112)形成在基区(202)中。 一个或多个栅区(120)重叠在公区基区(202)和源区 (112)之上。在另一个实施例中，栅区(320)具有一 个高起的中心区(321)。在又一个实施例中，某些源 区(402)横向连接(404)。此外，可利用一个多晶硅 图形(602)来提供一栅指馈电网络(614、616、618)， 而栅指(604、606、608、620)的长度小于管芯最大尺 寸的一半。

Description

本发明涉及半导体器件，特别是具有公共基区的晶体管以及具有高效实用布局的晶体管。
过去的垂直类型的晶体管，例如功率MOSFET（金属氧化物硅场效应晶体管），包含限定出各独立有源区的分隔开的基区单元。在含有多个这种区域的典型器件芯片中，这些区域在电学上相互耦合在一起，使得它们起一个单一的晶体管的作用。多个分割开的单元有一定的缺点。例如为了得到最大功率必须将每一只管芯的基区一发射区短接在一起。此外，单元拐角部分对击穿电压有不良影响。
进一步说，某些可替代这些单元的晶体管结构，例如条状结构，更引起特有的弱点。例如条型设计的晶体管本身含有延伸的栅指。对这些延伸的栅指必须制作电极接触以便开关晶体管。通常延伸的栅指的电连接制作在它们的端部。这样就产生一个沿长度方向而改变的电阻。因而，导致晶体管特性沿栅指长度方向改变。本领域的技术人员会认识到这一现象是所不期望的。
因此，需要的是这样的晶体管，它可避免单独的分隔单元所有的问题。更进一步说，所需要的晶体管应具有高效和实用的设计，其特性参数在器件的不同部位没有显著的改变。
图1是按照本发明的一个实施例而画出的一个垂直MOS晶体管的剖面简图;
图2是本发明一个实施例的俯视简图;
图3是本发明另一实施例的晶体管的剖面简图;
图4是本发明另一实施例的局部俯视图;
图5是本发明又一个实施例晶体管的剖面简图;
图6是说明一个晶体管管芯设计的俯视简图，该晶体管管芯设计包括已构成图型的多晶硅栅指;
图7是图6所示半导体管芯的俯视图，它另外包括一个金属层;
图8是表示晶体管一部分的局部剖面简图;
图9是图6中一部分的放大视图。
一般来说，本发明的一个最佳实施例是一个金属氧化物硅场效应晶体管（MOSFET）它带有一个公共“基区”。根据一般的工业常识，该基区有时指的是体区、槽或阱。在工业上的一个典型的增强型N沟MOSFET晶体管中，基区是一种P+和P型掺杂的结构区域，用于为场效应晶体管提供沟道区。根据工业常识，人们会理解到类似的技术也应用于绝缘栅双极晶体管（IGBT）和P沟MOSFET。这种具有单个公共基区的器件消除了在分隔单元的器件中发现的外部角区，因此改善了击穿电压。此外，单一公共基区器件也降低了开放基区的雪崩注入的可能性。
为了更详细理解，我们可参考附图。图1是本发明一个实施例的MOSFET晶体管的局部剖面图。更准确地说，MOSFET100是一种垂直堆垛式半导体结构。晶体管100是一个增强型N沟MOSFET，它包含N+衬底102。在衬底102上用工业上熟知的方法生长N型外延层104达足够的厚度。
P型区106是较大公共基区的一部分，这将在图2的俯视图中作进一步的说明。P型区106含有P+区108（即此区较低处的凸起）和P型区110（此区较高处的凸起）。
晶体管100还包含N+掺杂的源区112。源区112处在公共基区106的上凸起110中。
此外，晶体管100还包括一个改善器件某些工作参数的N型掺杂层114。层114有时称为预栅（pre-gate）注入层，因为它在制作器件的栅极之前形成。112区和114层的N型掺杂被认为是第一类掺杂。具体地说，层114降低晶体管的开态电阻。
氧化层116在晶体管100的第一表面118上。其边缘重叠在公共基区106的上凸起部分110和源区112上。栅区120重盖在氧化层116上。具有工业常识的人一定熟悉图1所示MOSFET器件的工作原理以及制作图示器件所用的工艺，并理解晶体管100在第一表面118和第二表面122之间垂直传导电流，该第二表面即底面，它平行于第一表面118。
现在返回图2，图2特别说明本发明此实施例的一个重要的新颖特性。更具体地说，图2是按照本发明的一个实施例绘出的晶体管200的俯视简图。如带有标号1的虚线所示，晶体管200包括图1所示的晶体管部分100。晶体管200包含单公共基区202。单公共基区202包括P+区204和P区206。图2中定义区206的线只用于指示P-型密度由P+到P-之间的过度区。为了更好地理解可参考图1，P+区204相当基区106的下凸起部分108，P型区206相当基区106的上凸起部分110。此外，源区112可由图2的俯视图看到。而且，栅120也示于图2的俯视图中。
晶体管部分208的栅在图2中被拿开，结果显示出栅极下面的详细情况。更准确地说，外延层210被暴露出来。再参考图1，外延层210与栅120正下方的区124相似。
图2所示的俯视图披露了本发明一个实施例的晶体管200的某些重要特性。晶体管200包括具有几个暴露出外延部分（即区210）的小区的单公共基区202。由于这种特殊实施例的几何结构，将单公共基区202考虑成是条型基区。将这些条块考虑成在图中在这些外延区210之间纵向延伸。晶体管200和类似的晶体管至少包括两个这种延伸的基区部分或条块组成。这些条被基区边界212结合成一个整体。基区边界212是公共基区202的矩形外边。
参照图2，源区112形成在公共基区202中的部分208中。更确切地说，在所示实施例中，源区112是相对平行延伸的区域。复盖基区202和源区112的是栅区120。在所示实施例中，栅区120由延伸的栅区或栅指组成。
图3是晶体管200的部分208的又一实施例的剖面简图。图3所示实施例与图1所示实施例之间的一个明显差别是氧化层316的结构。氧化层316有一个中心部分318和边缘部分319。中心部分318高于边缘部分319。栅氧化层316的结构可用普通的制作工艺实现。在栅氧化层316上形成多晶栅320。由于栅氧化层316的形状，多晶硅栅320包括一个高起来的中心区321和周边部分322。中心区321高于周边部分322。
栅氧化层316和多晶硅栅320的这种结构的优点是降低了器件的栅漏电容。具有工业常识的人肯定懂得，漏被认为是在器件底面324上的电接触。此外，层316和栅321的结构具有这样一种效应，它使预栅注入层326在栅320的中心部分321下面不连续。在栅中心区域的这种不连续性改善了工作参数，例如，改善了高压器件中的开态电阻。
图4说明本发明的晶体管的另一个实施例。确切地说，图4的晶体管400与图2的晶体管200非常类似，只是某些相邻的源区被横向连接起来。更具体地说，延伸的源区402经由区404与相邻的延伸源区连接在一起。区404是N+掺杂的，在性质上类似于延伸源区402。这种横跨连接的优点由图5说明。
图5是一个按图4设计的晶体管的局部剖面图。确切地说，图5展示了两个器件部分500和502。图5结构与图1的结构十分类似。此外，图5还显示了一个复盖多晶硅栅506的隔离氧化层504。在隔离氧化层504的顶部是金属层508。如众所周知，金属层508提供器件的源电极。因此，要意识到金属层504与延伸源区510接触是非常重要的。
随着器件密度的增加，在晶体管部分500和502之间的总面积中将只有很少的空间可供加长延伸的源区510。然而，一个优良的与金属层508的电接触是必不可少的。因此，提供了横向连接区512。横向互连区512使金属层508与延伸源区510达到充分、基本的电接触，因此，可以达到较高的封装密度。
图6说明本发明一个完整的晶体管管芯的特别有效和实用的设计。为了最清楚地说明此管芯的设计，图6示出了图形化的多晶硅602，其制作的栅指由栅指604、606、608和610表示。为了增加对图6的理解，可以将图6与图2的简图联系起来看。更确切地说，图6的栅指604相应于图2的栅指120。管芯600图形化的多晶硅的窗孔612相当于图2两栅指120之间的窗孔。参照图2可以看到，此窗孔暴露出了源区112。然而，为了清楚起见，源区（例如图2的112）的详情并未在图6的窗孔612中显示出来。无论如何，应该了解到，这些源区在整个图形化多晶栅602上由窗孔露出来。
为了理解此设计的特点再次返回到图6。本领域的普通技术人员可理解，为了使管芯600的晶体管器件正常工作，必须对包括以栅指604、606、608和610所表示的所有栅指以及以窗孔612代表的图形化多晶硅602中被这些窗孔所暴露出的源接触区制作电接触。此外，应了解必须在样品600的底面制作一个第三个“漏”电极接触，这在图中未表示出来。为了简化并降低管芯的制造成本，人们希望把栅指和栅指间的源区的电接触制作在同一金属层上。这一思想参考图7可以得到更好的理解。
图7说明图6的管芯600，该管芯进一步包括有一复盖管芯的单层金属层。参照图6和图7可以看到，金属层700的部分702提供与图型化栅指的电接触，而部分704提供到由多晶硅栅指604、606、608和610暴露出窗孔612中的源区的电接触。本领域普通技术人员应理解在金属层700形成之前，首先在形成部分704的区域形成一介电层，用以复盖图形化多晶硅602。因此，金属层704接触到源区（即612），并且与栅指604绝缘。进一步还可以看到，由间隙706使接触到多晶硅栅指的金属层部分702与接触到源区的金属层部分704在电学上隔离。
为了进一步解释这一设计再回到图6。从图6可以看到，这一设计力图缩短栅指604的长度，在此，长度指的是由栅指最远点到栅极馈电网络的距离。栅极馈电网络是图形化多晶硅层602处在图7金属层702的下方的那部分。因此，栅极馈电网络包括延伸的馈电指614和616，以及周边环618。
缩短栅指的长度是所期望的，因为栅指的电阻是沿长度增加的。结果导致晶体管的工作参数也相应地沿栅指长度变化。因此，栅指必须缩短到这样的程度，以使晶体管工作参数沿栅指长度没有明显的变化。
图6所示的设计借助栅极馈电网络提供相对短的栅指长度。该网络包括两个延伸的馈电指614、616以及周边环618。对给定的这一结构，可以看到，所有的栅指由用箭头620指示的管芯的“上部”部分组成，其栅指长度小于管芯600长度的1/6。这是因为每个栅指都自两面馈电，而且馈电指将管芯分为三段。应注意到610表示的栅指由于处于金属层区706之下的多晶硅部分622（图7）而小得多，金属层区706在样品600封装时提供与焊丝的键合。
为了得到好的晶体管性能，上部部分620中第一组栅指具有适当长度。人们可能会问，为什么馈电指614和616没有横跨管芯600的整个宽度以使所有栅指具有相同的长度。图7揭示了其答案。参照图7，人们注意到，如果馈电指614和616横跨管芯600的整个宽度，则金属层704就被分为三个分开的不相邻的电学上不连接的部分。然而，应该记住，在制作过程中我们希望通过金属层部分704用单一焊丝710与器件的源区相连。因此，金属层部分704必须是邻近的。
回到图6，现在可以理解为什么要提供在用箭头622标出的区域内由栅指608代表的第二组栅指。第二组栅指622垂直对准第一组栅指620，并且由图形化多晶硅部分624和栅极馈电网络的周边环618馈电。如果这些栅指不互相垂直，它们就将横跨整个器件宽度，结果被不期望地加长。应该注意到，由箭头626指示的栅指一般说来也应尽可能地短。因此，图6的设计所提供的栅指具有的长度至少小于管芯600的长或宽中较长者的一半。
现在回到图8和图9。图8和图9说明制造晶体管管芯600的某些优化方法。图8直观地说明了箭头8-8标出的管芯600的局部侧剖图，该管芯进一步包含一层覆盖栅指的介电层和复盖该介电层的金属层部分704（图7）。虽然本领域的一般技术人员均能识别实现所示器件的各种不同的方法，在此对制作过程的一般描述是为了指出完成一定的步骤所用的具有一定优越性的方法。更进一步说，将要讨论的将只是有关的步骤，应该理解，其间的步骤在本领域中是人们所熟知的。
根据一个最佳实施例，采用N型半导体衬底800。为形成P阱区802（也叫作桶区或基区），首先完成P+注入。正如前面详细讨论过的，基区完全是一个单一的连接基区。该注入步骤的一个明显特征是采用正性的乳胶基抗蚀剂。使用正性抗蚀剂是因为正性抗蚀剂一般比负性抗蚀剂有更高的分辨率。可以认识到希望尽可能减小栅指804间的间隔。因此，由于注入区802的宽度限制了栅指804的间距，就要求注入区802尽可能窄。
在完成区802的注入之后，进行栅氧化，以形成氧化区806。此后是生长覆盖栅氧化层并形成栅指的多晶硅层。应理解此两层膜开始连续形成，而栅指由后续的刻蚀步骤所确定。
接着，将多晶硅层图形化以形成栅指。为确定栅指804，采用熟知的刻蚀技术。不过，正如前面在讨论掩模步骤时讨论过的，再次使用正性抗蚀剂以获得比负性抗蚀剂可提供的更好的分辨率。在栅指下的栅氧化层从一开始就留下作为共形的覆盖层，通过它完成离子注入（P-沟道，N+源区）。
在注入区808之后，接着限定通过其进行源区810注入的掩模。在前面的一个最佳实施例中，经其注入端点型源区掩模配置成使邻近的源区横向连接起来，如图4所示。更进一步说，在确定的最佳应用中，为注入N+源区810，光刻过程采用正性抗蚀剂以达到精细的几何形状。
再进行一次光刻过程，为金属与源区810、P桶区802和多晶栅提供一个前置欧姆接触（preohmic），栅氧化部分806和介电层814在此步骤中被图形化。再使用正性抗蚀剂，以获得就非常小的条间距来说所需的完好几何图形。
正如本领域普通技术人员所了解的，最后的步骤之一是淀积铝层812，它提供到源区810和P型桶区802的欧姆接触。
回到图9，图9是图6中所示部分9的放大图。参照包括栅指804（由图8）的图形化多晶硅层602（由图6）具体说明了为形成P+区802（它也可在图8中看到）的离子注入设计。图9说明一个与包含区802的注入层900有关的重要特征。更具体地说，所有的“拐角”（例如拐角902）都是“内拐角”，即整个层900被设计成使其中不存在端部开放的短棒（外拐角）而在整个设计中仅存在内拐角。这种内拐角设计的目的涉及到以下事实，众所周知，晶体管的基区电阻直接与P+注入掺杂浓度相关。当注入层900被注入时以及在标准器件制造中的后续扩散过程中，内拐角的P型杂质将由于互相交叠而变得无害。因此，在拐角处，P+掺杂浓度会增加，从而降低了拐角区域的基区电阻。另一方面，如果注入层900包括端部开口的短棒（外拐角），则P+注入就会因扩散而减薄。P+注入被削弱会增加基区电阻，结果导致P+注入减薄区域的隔离区失效。
至此，我们提供的一个晶体管，它具有以下优点：高效和实用的器件设计，改善了功率特性、击穿电压、低的开态电阻，低的电容以及较高的封装密度。
我们已展示和描述了本发明的具体实施例，对于本领域的普通技术人员来说，可以得到进一步的改进和改型。因此我们希望人们理解，这一发明不仅仅限于上述的特殊形式，我们提出的权利要求书包括了所有的改型而不会偏离本发明的精神和范围。

Claims (11)

1、一种晶体管，其特征在于：
一个垂直堆垛的半导体结构(100)，它由第一表面(118)和与之平行的第二表面(122)组成，晶体管的设置要使电流由第一表面(118)流向第二表面(122)；
一个单公共基区(202)；以及
由第一种材料构成的一个或多个源区(112)，它们形成在该单公共基区(202)中，其中，相邻的某些一个或多个源区(112)用第一种材料横向连接。
2、一种晶体管，其特征在于：
一个公共基区（202）;
一个或多个形成在公共基区（202）上的源区（112）;以及
一个或多个重叠在公共基区（202）和一个或多个源区（112）上的栅区（120），其中每个栅区（120）都由一个延伸的栅指（320）组成，栅指的截面具有一个中心部分（321）和一个边缘部分（322），并且此中心部分（321）厚于边缘部分（322）。
3、如权利要求2的晶体管，进一步包含一个在一个或多个栅区（320）下的预栅注入层（326），该预栅注入层（326）在栅区的中心部分（321）之下的面积上是不连续的。
4、如权利要求2的晶体管，其中，一个或多个源区（402）中某些相邻的源区被横向连接（404）。
5、一种纵向型晶体管，其特征在于：
一个公共条形基区（202）;
多个由第一种掺杂材料构成的延伸的源区（510），该多个源区形成在公共条形基区（202）中，源区（510）中的某些相邻的源区由第一种掺杂材料横向连接（512）;以及
重叠在公共条形基区（202）和一个或多个源区（510）之上的一个或多个栅指（120）。
6、如权利要求5的纵向型晶体管，其中，一个或多个栅指中的每个都含有一个中心部分（321）和一个边缘部分（322），且中心部分（321）高于边缘部分（322）。
7、一种晶体管，其特征在于：
一个具有长度和宽度的半导体管芯（600）;
一个包括多个栅指（604、606、608、610）的图形化的栅区（602），该图形化栅区（602）暴露出多个源接触区（112）;
一个栅极馈电网络（614、616、618）;
多个栅指（604、606、608、610）中的每一个都具有一个栅指长度，它等于由栅指最远点到栅极馈电网络（614、616、618）的距离;
一个与栅极馈电网络（614、616、618）和多个源接触区（112）接触的单金属层（700），栅极馈电网络（614、616、618）在电学上与多个源接触区（112）隔离，且多个源接触区（112）在电学上相邻耦合;以及
其中，最大的栅指长度小于半导体管芯的长度和宽度中较长者的一半。
8、如权利要求7的晶体管，其中多个栅指（604、606、608、610）包括对准第一方向的第一组栅指（620），和对准垂直于第一方向的第二方向的第二组栅指（622）。
9、如权利要求8的晶体管，其中，栅极馈电网络（614、616、618）包括一个周边环（618）和至少一个延伸的馈电指（614），该延伸的馈电指（614）馈电给第一组栅指（620），而周边环（618）馈电给第二组栅指（622）。
10、一种晶体管，其特征在于：
多个分布在多个平行对准的栅指（604、606、608、610）中的源区（112）;
一个提供多个源接触区（112）和多个栅指（604、606、608、610）的电接触的单金属层（700），该多个源区（112）在电学上相邻耦合;以及
一个经多个源区（112）与单金属层（704）的一部分接触的单一的外部电接触（710）。
11、如权利要求10的晶体管，其中，多个栅指（604、606、608、610）包括对准第一方向的第一组栅指（620）和对准垂直于第一方向的第二方向的第二组栅指（622）。
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