JPH0786409A - 半導体集積回路最適化方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路内の論理回路を、面積・消費
電力を低減した回路に変更する手段を提供する。 【構成】 回路の初期パターンとして遅延の仕様を満た
したパターンを生成または入力する段階と、回路の素子
のサイズと配線の幅を遅延の仕様を犯さない範囲で極力
小さく変更する段階と、素子の位置あるいは配線径路を
配線長か短くなるように変更する段階と、パターンの隙
間を埋めるコンパクションの段階とを適宜実行すること
により、回路パターンの最適設計を自動的に進める。 【効果】 遅延制約を満たしつつ面積・消費電力を低減
した回路を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路上の遅
延を考慮した半導体集積回路の最適化方法に関する。

【０００２】

【従来の技術】トランジスタレベルでのＣＭＯＳ論理ゲ
ート配置配線において、ネットを構成するトランジス
タ、ゲート、金属配線、ヴィアといった構成要素につい
て、各ネットごとの遅延を考慮し、遅延が希望する時間
以内になるようにするために、ネットを構成する金属配
線の幅の最適化方法と、ドライブ力を増加させるためト
ランジスタの大きさを最適化する方法（J.P.Fishburn a
nd A.E.Dunlop, "TILOS:APosynomialy Programming App
roach to Transistor Sizing", Proc.ICCAD-85, pp.326
-328, NOV.1985.）と、ヴィアの大きさやヴィアの個数
を決定し最適化する方法が試みられていた。

【０００３】これら３つの方法は回路最適化の１つの段
階において配線層の種類を限定した構成要素の形状の最
適化であり、今までは全種類の配線層の構成要素の形状
の同時の最適化は行なわれていなかった。

【０００４】一方、半導体集積回路の微細化が進んでい
くと、配線の抵抗による遅延が問題になる。そこで、抵
抗を少なくするために、遅延を少なくすべき信号の配線
幅を選択的に太める方法がある。また、配線幅を太める
と配線容量が増大するので、これを駆動するために、ト
ランジスタサイズも選択的に大きくする必要がある。

【０００５】しかし、これらの方法は、回路の要素のサ
イズを増大させるため、初期レイアウトの範囲に収まり
きらず、再レイアウトが必要となる。そして、レイアウ
トの変更によって回路の特性が変わり（回路のサイズが
増大するので遅延が大きくなる方向）、再び配線幅とト
ランジスタサイズの変更が必要になり、いつまで経って
も収束しない。

【０００６】あるいは、遅延の問題を回避するために十
分大きな配線幅とトランジスタサイズの回路を生成する
こともできるが必要以上に面積と消費電力が大きくな
る。

【０００７】ところで、ゲートアレイ、スタンダートセ
ル方式によるＬＳＩの設計製造は、ロジックセルが規格
化されているため、フルカスタム方式と比べて低コスト
で行なえる利点がある。しかしながら、各ロジックセル
の駆動能力の調整を駆動能力の異なるセルの選択によっ
てのみ行なうため、その調整範囲が狭いという欠点があ
る。このため、低速動作、つまり、遅延時間が大きい動
作が許される回路部分においても必要以上に駆動能力の
大きなセルが選択され、その結果、チップ全体の消費電
力が大きくなるという欠点があった。

【０００８】フルカスタム方式では、各ロジックセルの
駆動能力は自由に設定できるので、この欠点は解消でき
るが、設計製造コストがゲートアレイ，スタンダードセ
ル方式に比べて大きくなるという欠点があった。

【０００９】

【発明が解決しようとする課題】以上のように、従来の
遅延を考慮した構成要素の大きさの最適化では、最適化
する対象や種類が限られ、最適化の可能性を更に広げら
れず、遅延を更に小さく出来ないという問題があった。

【００１０】さらに、従来のゲートアレイ、スタンダー
ドセル方式によるＬＳＩの設計製造は、各ロジックセル
の駆動能力の調整を駆動能力の異なるセルの選択によっ
てのみ行うため、その調整範囲が狭く、このため、低速
動作、つまり、遅延時間が大きい動作が許される回路部
分においても必要以上に駆動能力の大きなセルが選択さ
れ、その結果、チップ全体の消費電力が大きくなるとい
う問題があった。

【００１１】また、フルカスタム方式では、各ロジック
セルの駆動能力は自由に設定できるので、この欠点は解
消できるが、製造設計コストがゲートアレイ、スタンダ
ードセル方式に比べて大きくなるという欠点があった。

【００１２】第１の発明の目的は、遅延が希望する時間
以内になるようにするためにネットを構成する全構成要
素の形状を同時に最適化する方法を提供することにあ
る。

【００１３】第２の発明の目的は、遅延の仕様を満たし
つつ、消費電力・面積を最小化した半導体論理回路を確
実に設計する方法を提供することにある。

【００１４】第３の発明の目的は、遅延時間による制約
条件を満たすゲートアレイまたはスタンダードセル方式
による配置配線結果を元にして、与えられたロジック回
路の各トランジスタを通過するすべての信号伝搬経路に
ついて、遅延時間による制約条件を満たす範囲内でトラ
ンジスタのチャネル幅を減少させ、チップの消費電力を
減少させることが可能な低消費電力半導体集積回路の構
成法を提供することにある。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、第１の発明は、ネットを構成し、論理演算信号を伝
えるのはそれぞれ抵抗と寄生容量を持った図形要素を論
理演算信号伝搬経路とおけるネットワーク線分として接
続したものと考え、ネットを構成する各構成要素の形状
の最適化を行うことで、トランジスタの大きさと配線幅
とヴィアの大きさとヴィアの数の最適化を同時に行うこ
とを特徴とする。

【００１６】また、第２の発明は、回路の初期パターン
として遅延の仕様を満たしたパターンを生成または入力
する段階と、回路の素子のサイズと配線の幅を遅延の仕
様を犯さない範囲で極力小さく変更する段階と、素子の
位置あるいは配線径路を配線長が短くなるように変更す
る段階と、パターンの隙間を埋めるコンパクションの段
階とを適宜実行することにより、回路パターンの最適設
計を自動的に進める。

【００１７】さらに、第３の発明は、遅延時間による制
約条件を満たすゲートアレイまたはスタンダードセル方
式による配置配線結果を基にして、与えられたロジック
回路の各トランジスタを通過するすべての信号伝搬経路
について、遅延時間による制約条件を満たす範囲内でト
ランジスタのチャネル幅を減少させ、チップの消費電力
を減少させることを特徴としている。

【００１８】

【作用】第１の発明によれば、ネットを構成する個々の
構成要素が持つ抵抗と寄生容量を基にして、個々に必要
とする任意の対象の構成要素に対して形状を同時最適化
できる。

【００１９】また、第２の発明によれば、確実に遅延仕
様を満たし、かつ消費電力・面積が最小化されたパター
ンを短期間で生成することができる。

【００２０】さらに、第３の発明は、遅延時間による制
約条件を満たすゲートアレイまたはスタンダードセル方
式による配置配線結果を元にして、与えられたロジック
回路の各トランジスタを通過するすべての信号伝搬経路
について、遅延時間による制約条件を満たす範囲内でト
ランジスタのチャネル幅を減少させ、チップの消費電力
を減少させている。以上の手段により低消費電力な半導
体集積回路をフルカスタム方式よりも低コストで構成す
ることができる。

【００２１】

【実施例】第１の発明 第１の発明の一実施例の処理フローは図１である。従来
の最適化の処理フローの一例は図２である。

【００２２】この発明は以下の説明のようにして実現さ
れる。実施方法の一例である図１の処理フローに従って
説明する。

【００２３】半導体集積回路上の回路設計において論理
機能ブロックレのイアウト配置配線を行った後、レイア
ウト設計データ内部の全ネットと、各ネットを構成する
全構成要素のそれぞれの抵抗と寄生容量を算出する（Ｓ
１）。

【００２４】このときデータから必要とするのは、以下
の計算方法例においては、構成要素の長さＬと幅Ｗ、場
合によっては構成要素の図形を構成する頂点数、頂点座
標である。抵抗値はある層の抵抗値については、以下の
ようにして算出する。 Ｌ：構成要素の配線の長さ（ｍ） Ｗ：構成要素の幅（ｍ） ρ：構成要素（導体）の抵抗率（ｍ＊Ω） ｔ：構成要素の厚さ（ｍ） ρ／ｔ：シート抵抗（Ω／□） Ｒ：構成要素の抵抗（Ω） とすると、

【数１】Ｒ＝（ρ／ｔ）＊（Ｌ／Ｗ） …数１ 構成要素のうちのＣＭＯＳトランジスタのチャネル抵抗
値は、次のようにして計算する。 μ：チャネルでの電子の実効表面易動度 ε_ox：絶縁体である酸化膜ＳｉＯ₂ の誘電率（Ｆ／ｍ） Ｔ_ox：ゲート絶縁体ＳｉＯ₂ の厚さ（ｍ） Ｖ_gs：ゲートーソース電圧（Ｖ） Ｖ_t ：デバイスのしきい値電圧（Ｖ） とすると、

【数２】 Ｒ＝［μ＊（ε_ox／Ｔ_ox）＊（Ｖ_gs−Ｖ_t ）］^-1＊（Ｌ／Ｗ） …数２ 構成要素の抵抗率ρと構成要素の厚さｔとシート抵抗ρ
／ｔと、易動度μ、絶縁体の誘電率εox、絶縁体の厚さ
Ｔox、ゲートソース電圧Ｖgs、しきい値電圧のＶt は半
導体集積回路を製作するプロセスによって決定されるの
で、固有の係数として計算する。

【００２５】寄生容量値はトランジスタの場合、下記の
方法で算出する。

【００２６】 Ｃ_ja：トランジスタの接合容量（Ｆ／ｍ² ） Ｃ_jp：トランジスタの周辺容量（Ｆ／ｍ） Ｃ：トランジスタの寄生容量（Ｆ） とすると、

【数３】 Ｃ＝Ｃ_ja＊Ｗ＊Ｌ＋Ｃ_jp＊２＊（Ｗ＋Ｌ） …数３ さらに、配線は以下の式で計算する。

【００２７】Ｃ：配線である構成要素下の寄生容量
（Ｆ） とすると、

【数４】 Ｃ＝ε_ox＊［（Ｗ−ｔ／２）／Ｔ_ox＋２π／ｌｏｇ_e ＊｛１＋２＊Ｔ_ox＊（１＋ｔ／Ｔ_ox）^1/2 ）／ｔ｝］＊Ｌ …数４ Ｃja，Ｃjpはこれも半導体集積回路を製作するプロセス
によって決定されるので、固有の係数として計算する。

【００２８】そして各ネットごとに上記で求めた抵抗と
寄生容量の値を基に、遅延を計算し、てクリティカルパ
スを抽出して、パス遅延解析を行う（Ｓ２）。

【００２９】そして、パスに対して遅延要求を満たして
いるかどうか調べ（Ｓ３）、ネットを構成する各配線、
トランジスタのうち、遅延に対して影響度か最大の構成
要素を求める（Ｓ４）。

【００３０】次に各ネットごとに設定された遅延におい
て希望する論理演算信号伝搬時間以内にするという条件
を満たすように、算出された抵抗と寄生容量の値を基に
各ネットを構成する全構成要素の抵抗と寄生容量の値を
変更する。

【００３１】変更された抵抗と寄生容量の値によって全
構成要素の大きさをそれぞれ最適化する（Ｓ６１，Ｓ６
２）。それぞれのネットが希望する論理演算信号伝搬時
間条件を満すまで、これらの手続きを繰り返す（Ｓ３〜
Ｓ６２）。

【００３２】ここで、回路がある程度のサイズを持つ限
り配線長の減少には限度があるため、また、金属配線の
寄生抵抗が無視できない大きさになっている今日では、
総配線長ではなく配線の分岐点及び経路を考慮するのを
優先課題とするため、配線長についてはレイアウト配置
配線の段階で最短経路を取るよう考慮されて設計されて
いるものとして、決定されているものとする。

【００３３】配線の幅を決定する方法については、算出
された抵抗と寄生容量の値を基に、構成要素のうちの金
属層を使った配線（以下金属線分とする。）の幅につい
て、論理演算信号伝搬時間が最小となるように決定す
る。次に、金属線分の分岐により、枝状に複数本に分解
された金属線分の幅を、論理演算素子の出力端子に接続
されている金属線分から論理演算素子の入力端子に接続
されている金属線分に向かって直線状に順次細くなる形
状（テーパ形状と称する。）になるように決定していく
ことを特徴としている。図３で、この配線形状決定方法
により得られたテーパ形状の配線例を示す図を表す。出
力端子Ｐ０から次への入力端子のＰ１，Ｐ２，Ｐ３，Ｐ
４，Ｐ５へと配線幅が順次細くなる。

【００３４】トランジスタの幅（大きさ）を決定する方
法については、一例を挙げると、J.P.Fishburn and A.
E.Dunlop, "TILOS:A Posynomial Programming Approach
toTransistor Sizing", Proc.ICCAD-85, pp.326-328,
Nov.1985.がある。

【００３５】この方法は準備として、クリティカルパス
を抽出し、ネットのパス遅延解析を行う（Ｓ２１）。そ
して最初に、ネットに対して、遅延要求を調べ（Ｓ２
２）、希望する論理演算信号伝搬時間よりも大きいとい
う、遅延要求を満たしていないとき、クリティカルパス
であるネット内部の構成要素のうちのトランジスタにつ
いて、ネットのパス遅延に対する影響度を求める（Ｓ２
３）。次に、トランジスタのゲート幅なるサイズの変更
によって遅延に与える影響度が最大のトランジスタを探
しだし、そのトランジスタのサイズを一定割合だけ増加
させる（Ｓ２４）。希望する論理演算信号伝搬時間の条
件を満たすまで、この手続きを繰り返す（Ｓ２２〜Ｓ２
４）。

【００３６】ここで、数１と数２について考察すると、
抵抗値は配線においてもトランジスタにおいても、幅Ｗ
に反比例している。また、数３と数４について考察する
と、容量値は配線においてもトランジスタにおいても幅
Ｗの一次関数であることがわかる。

【００３７】従って、配線幅の最適化とトランジスタの
チャネル幅の最適化は同じ問題として取り扱うことが可
能であり、両者を同時に最適化する事ができる。具体的
最適化の方法としては上記２例のいずれを選ぶこともで
きる。

【００３８】このとき、隣合う構成要素なる配線に関
し、第１金属層と第１金属層、第２金属層と第２金属層
といった同種レイヤの場合、導電体の破壊や垂直方向の
トポロジが原因による隣接する配線間が短絡しないよう
に設計ルールで許される最小間隔を残す事に注意しなが
ら、配線間隔のすきまを利用して配線の幅を拡大するな
どの方法で最適化し、抵抗値を下げることができる。ま
た、配線の最適化の段階で必要となり、実行可能であれ
ば、ヴィアの大きさを設計ルールで許される最大の大き
さまでに最適化し、抵抗値を下げる。またはヴィアを配
置する場所の面積条件に余裕があれば、ヴィアを必要数
個並べて配置して抵抗値を下げることができる。

【００３９】いずれの方法でも寄生容量は増大するはず
であるが、抵抗値と寄生容量値の最適化を行い、ネット
の持つ全体的な直列抵抗を下げている。これによって全
構成要素のサイジングを行い、遅延を現状よりも更に小
さくして、希望する論理演算信号伝搬時間条件を満たす
回路のレイアウト設計を得る。

【００４０】第２の発明 図４のフローチャートにしたがって、第２の発明を計算
機プログラムとして実装した場合の処理手順を示す。ま
ず、第１のステップとして、十分大きなトランジスタサ
イズと配線幅で遅延制約を満たした回路を生成する。あ
るいは、既に遅延制約を満たした回路があれば、それを
持ってくる。たとえば、ゲートアレイ・スタンダードセ
ルなどを用いて遅延制約を満たしたセミカスタムチップ
がすでに生成されているのならば、それをもってくれば
良い。そのセミカスタムチップを改良したチップが以下
の処理を通じて生成される。

【００４１】一般に半導体集積回路においては、ある程
度までは素子サイスが大きいほど遅延が小さくなるが、
面積・消費電力が大きくなるという関係がある。また、
ある程度までは配線幅が大きいほど遅延が小さくなる
が、面積・消費電力が大きくなるという関係がある。そ
こで、ある程度大きな素子サイズと配線幅でパターンを
生成すれば遅延制約を満たした回路が生成できる可能性
が高い。

【００４２】また、セミカスタムチップは確実な動作を
保証するため比較的大きな素子サイズと配線幅で設計さ
れ、遅延仕様を満たすようになっているので、本発明へ
の入力パターンとして適当である。

【００４３】次に、第２のステップとして、遅延制約を
満たす範囲で、トランジスタサイズと配線幅を縮小して
いく。ここでは、遅延を制約条件とし、トランジスタサ
イズ・配線幅の重み付き総和を目的関数とする非線形計
画法を解くことによって、最適な素子サイズ・配線幅を
求めるという手法がとれる。素子サイズのみの最適化に
ついては、公知文献（J.M.Shyu, A.Sangiovanni-Vincen
telli, J.P.Fishburn,A.E.Dunlop. "Optimization-Base
d Transistor Sizing",IEEE Journal of Solid-State C
ircuits, Vol.23, no.2, pp.400-409, 1988.）がある。
また、配線幅を含めた最適化の一例として、第１の発明
を用いることができる。

【００４４】次に、第３のステップとして、素子を適当
な順序で１個ずつ再配置する。トランジスタサイズと配
線幅が縮小されているので、回路に隙間ができているた
め、これまで配置できなかった位置に素子が配置できる
ようになる可能性がある。選択した１個の素子を、その
素子につながるすべての配線が短くなるような位置に再
配置する。

【００４５】あるいは、回路の遅延仕様を犯さない範囲
で総配線長が小さくなるような位置があればその位置に
置き直す。再配置後、再配置された素子に接続されてい
る配線は再配線する。その際、再配線によって遅延仕様
が満たされなくならないことを、確かめる。なお、この
再配置・再配線によって、遅延仕様が満たされなくなる
か、総配線長がかえって延びることがあれば、元の位置
に戻すこととする。

【００４６】次に、第４のステップとして、配線を１本
ずつ取り出して、再配線する。トランジスタサイズと配
線幅が縮小されているので、回路に隙間ができているた
め、迂回していた配線が短い径路で配線できるようにな
る可能性がある。その際、迷路法のように最短径路が保
証されているアルゴリズムを使う。

【００４７】既に配線されていた径路があるので、悪く
ともいままでと同じ長さの配線ができることは保証され
ている。この処理を全ての迂回している配線について繰
り返す。配線この処理によって、さらに消費電力・遅延
とも小さくなることが期待できる。なお、信号の遅延時
間の下限が与えられていれば、その配線だけは再配線し
ないことによって、遅延が小さくなりすぎることを防ぐ
ことができる。

【００４８】次に、第５のステップとして、隙間を詰め
るために、コンパクションを行う。ただし、配線長が長
くならないような方法でコンパクションを行う。このこ
とによって、遅延時間が長くならないことが保証され
る。コンパクションによって、さらに面積・消費電力・
遅延が小さくなる。

【００４９】以上で、遅延時間を保証しながら面積・消
費電力を最適化した回路が生成できる。ここで、遅延が
仕様を下回って小さくなっているので、最初の段階に戻
って再び配線幅・トランジスタサイズの最適化を行って
も良い。また、上記の再配置・再配線とコンパクション
の順序を適宜に変更することも、一部の処理を行わない
ことも可能である。上記のすべての処理を実行すること
が、消費電力・面積を最小化する上で有利であるが、そ
の反面、上記のすべての処理を実行すると計算機処理時
間が過大になることも有り得る。その場合、一部の処理
を省略して計算機処理時間を節約することができる。

【００５０】本発明の特長点として、処理の全工程を通
じて機能及び遅延性能仕様を満たした回路を維持しなが
ら消費電力・面積の最小化を進めて行くので、一部の処
理を省略しても完全な動作をする回路が得られる。

【００５１】次に具体的な回路パターンに本発明を適用
した例を示す。本来、本発明は、半導体チップ全体ある
いは大規模の回路ブロックに適用して、最も効果を発揮
するが、ここでは説明の便宜上、回路の一部を取り出し
た小規模のパターンを例にとって説明する。

【００５２】図５（ａ）はもとになる回路パターンであ
る。半導体集積回路は素子と配線で構成されるが、ここ
では配線部分だけを取りだした図を示す。必要な回路の
動作速度を確保するために充分大きな配線幅でレイアウ
トされている。この回路は、動作速度は速いが、消費電
力・面積が大きい。素子部分も同様であり、もとの回路
は、ＭＯＳトランジスタのチャンネル幅が大きく、消費
電力・面積が大きい。

【００５３】ここで、第２のステップである「遅延制約
を満たしながら素子サイズ配線幅を縮小する」という処
理を行うと、図５（ｂ）のような回路が得られる。配線
・ビアの位置は変化せず、幅だけが小さくなっている。
配線幅が小さくなったことにより、配線の対基板容量が
小さくなり、消費電力が減少する。ここでは、回路の占
める面積は変化しない。

【００５４】図５（ａ），（ｂ）において、Ｂ１からＤ
１に至る配線は迂回しているが、配線幅が小さくなった
ことによって、図５（ｂ）では回路に隙間ができてい
る。例えば、図５（ａ）の配線間隔ｓが、図５（ｂ）で
は配線間隔ｓ’と減少している。この隙間を利用して迂
回している配線Ｂ１−Ｄ１をより短い径路で結ぶことが
できる。これを実現したのが図５（ｃ）である。迂回を
無くしたことにより、配線長・ビア数が減少し、配線の
対基板容量が減少するため、消費電力が減少する。ま
た、副産物として、配線抵抗・配線容量とも減少するた
め、回路のスピードが速くなることも期待できる。

【００５５】さらに、パターン間の余分な隙間を詰める
コンパクションの処理を行えば、図５（ｄ）の回路が得
られる。もとの回路に比べて面積が格段に小さくなって
いることがわかる。配線長がさらに短くなるので、消費
電力・スピードも改善される。

【００５６】第３の発明 以下に、第３の発明による低消費電力半導体集積回路の
構成法の実施例を説明する。なお、この実施例では、ゲ
ートアレイ方式の集積回路を対象とし、遅延時間による
制約条件を満たす配置、配線結果が得られているものと
する。

【００５７】まず、低消費電力な回路を実現するトラン
ジスタのチャネル幅の最適化について述べる。ここで、
最適化を行なう回路では上記の制約条件が満たされ、回
路上の伝搬遅延時間が許される値よりも小さい経路が多
数あり、これらの経路の伝搬遅延時間を制約条件によっ
て規定される範囲内で増加させることにより、トランジ
スタのチャネル幅を減少させることができ、消費電力の
低減が期待できるものとする。

【００５８】この処理全体の流れ図を図６に示す。ま
ず、回路のすべての信号伝搬経路の中から伝搬遅延時間
を増大させることのできるものを列挙する。（１１） つぎに、すべてのトランジスタについて、通過する信号
伝搬経路を調べ、遅延時間を増大することが可能な経路
を含むトランジスタのみを列挙する。（１２） この処理により、チャネル幅が減少すると制約条件を満
たさなくなるトランジスタが除かれる。

【００５９】このトランジスタは経路の遅延時間に与え
る影響度の少ない順番にソートされ、（１４）トランジ
スタチャネル幅を減少させる。（１５） １４，１５の処理はチャネル幅を減少させることのでき
るトランジスタが存在する限りくりかえされ、（１６）
１４から１６までの処理は遅延時間を増大させることの
できる経路が存在する限りくりかえされる。（１３）上
記の処理を適用することで、ロジック回路のトランジス
タ面積の総和は極小となる。（請求項目３に対応） ここで、ある信号経路上のトランジスタのチャネル幅の
最適化は、例えば、“J.M.Shyu, A.Sangiovanni-Vincen
telli, J.P.Fishburn,A.E.Dunlop. "Optimization-Base
d Transistor Sizing, IEEE JSSC Vol.23, No.2, pp400
-409,(1988）”に示されているような方法で行なうこと
ができる。ただし、本発明では遅延時間の制約条件が満
たされていることを前提としているので、この制約条件
にできる限り近いところまで遅延時間を増加させること
にあり、通常のチャネル幅最適化の手法とは方向が逆で
ある。

【００６０】つまり、通常の方法ではトランジスタのチ
ャネル幅を最小の値から、遅延時間に対する感度の高い
トランジスタから順に増加させることで制約条件を満足
させるのに対して、本発明の手法の特長は遅延時間に対
する感度の低いトランジスタから順にチャネル幅を縮小
するところにある。上記の方法を適用した場合チャネル
幅の最適化後に部分的な再配線が必要になることがあ
る。以下では、このような再配線手法について述べる。

【００６１】まず、再配線が成功する必要条件として、
金属配線のつながるトランジスタのチャネル幅の最小値
は、コンタクトの大きさよりも大きくなくてはならな
い。なぜならば、チャネル幅がコンタクトの大きさより
も小さいトランジスタにはコンタクトを作ることが出来
ず、したがって、金属配線をつなげることも出来ないか
らである。ただし、金属配線のつながらないトランジス
タについてはこの条件は成り立たなくても良い。

【００６２】ただし、この場合には個々のトランジスタ
について金属配線が接続するかどうかを判断しながら処
理を進める必要があるため、トランジスタのチャネル幅
の最小値を一律に１つのコンタクトを設定できる大きさ
としても良い。（請求項目４に対応） 以下では、図７に示すようなパタン（２２）を一単位の
ゲートとする１９のようなポリシリコンゲートを持つＣ
ＭＯＳゲートアレイを対象として考える。ここで、２０
は二つの直列のＰチャネルトランジスタ（１８）、２１
は二つの直列のｎチャネルトランジスタ（１７）であ
る。

【００６３】まず、トランジスタのチャネル幅の変化と
デザインルールの関係を考察する。図７のゲートのうち
ｎチャネルまたｐチャネルの二つのトランジスタのチャ
ネル幅が同じ値に変化する場合は問題がない。そこで、
二つのトランジスタのチャネル幅が違う値となった時が
問題となる。

【００６４】図８はこのような場合を表した図である。
ここで、２３はポリシリコンゲート、２４は拡散層、２
５はコンタクトをおくことのできるグリッド、２６はチ
ャネル幅の変化によりコンタクトをおけなくなったグリ
ッドである。デザインルール上問題となる可能性がある
のは、チャネル幅の減少により新たに発生したポリシリ
コンと拡散総の渕までの間隔である。（２７，２８）こ
こで、２７，２８の距離を同じ値とすると、この値がデ
ザインルールで規定されるのよりも大きければ問題がな
いことになる。

【００６５】“ＣＭＯＳ超ＬＳＩ設計、菅野卓雄監修、
飯塚哲哉編、培風館（１９８９）”の９４ページから９
５ページによれば、ポリシリコンゲート用マスクと拡散
層用マスクの合わせ誤差は拡散層用マスクとコンタクト
孔用マスクの合わせ誤差と同等であり、ポリシリコンゲ
ート用のマスクとコンタクト孔用マスクの合わせ誤差は
この√２倍である。図８の２９はポリシリコンとコンタ
クト孔の間隔を表したおり、この値が２８，２７よりも
大きいことはあきらかである。したがって、マスクの合
わせ誤差に関する限りデザインルールに違反しないこと
は明らかである。

【００６６】つぎに、２６のようなチャネル幅の変化に
よりコンタクトをおけなくなったグリッドに対する対応
方法について述べる。図９はＺ＝（Ａ・Ｂ）＋Ｃ＋Ｄを
実現する回路であり、図１０は、図９の回路を２２に示
されるゲートを使用して実現した例である。ここで、ト
ランジスタ間の配線は３０のように金属層を用いておこ
なうものとする。図１０の回路に対してトランジスタの
チャネル幅の最適化を行なった例を図１１に示す。ここ
では、３１，３２がｎチャネルの拡散層、３３，３４が
ｐチャネルの拡散層である。この最適化を行なった拡散
層上に図１０と同じ配線を行なったのが図１２である。
この図では３０に対応する配線が３５となり、トランジ
スタに接続されていないことが分かる。

【００６７】３５を再配線し、トランジスタに接続した
のが図１３である。ここで、３６が３５に対応し、その
経路が変わることでトランジスタへの接続がされたこと
がわかる。（請求項目５に対応） このようにトランジスタのチャネル幅の最適化により再
配線が必要となることがある。この再配線が常に成功す
る保証はない。そこで、ロジックゲートを実現するため
のセルライブラリを設定可能なコンタクト数の減少に対
応したものとすることが考えられる。図１４にこのよう
な考え方から設計されたセルライブラリの例を示す。こ
の例ではコンタクトは一列に並べられているためトラン
ジスタのチャネル幅が少なくとも１つのコンタクトを設
定可能な大きさであれば再配線の必要はない。（請求項
目４，６に対応） このように作られたセルライブラリは配線長が通常のも
のよりも長くなっている可能性があり、このため遅延時
間の増大が考えられる。そこで、遅延時間を重視したセ
ルライブラリと上記のセルライブラリを回路の動作速度
により使い分けることが考えられる。（請求項目８に対
応） また、図１３のパタンでは拡散層３７と３８の間が金属
配線層で接続されている。この間隔は拡散層３９で接続
することができる。（図１５）このような接続はあらか
じめトランジスタを作っておくゲートアレイでは出来な
いが、本手法の適用により、拡散層までを製品毎に作る
場合には何の問題もなく接続することが出来る。図１５
において４０は３６の配線が変化したものである。（請
求項目７に対応） 本実施例は、ＣＭＯＳゲートアレイについての適用につ
いて述べたスタンダードセルについても一般的に適用で
きることは明らかである。また、大規模なゲートアレイ
方式のＬＳＩではメモリなどを内蔵させるために製品毎
に異なった下地を使用することがある。このような場合
には本発明の実施例の適用によるコストの上昇はほとん
どないと考えられる。

【００６８】

【発明の効果】以上説明したように、第１の発明によれ
ば全体レイアウトを考慮しなから任意の対象の構成要素
に対してそれぞれ大きさを同時に最適化できるので、論
理演算信号伝搬時間を更に小さくでき、論理演算信号伝
搬時間の希望時間条件を満たせるネット作成が可能とな
る。

【００６９】第２の発明によれば、遅延制約仕様を確実
に満たした半導体集積回路の消費電力・面積を効率的的
に最小化することができる。

【００７０】さらに、第３の発明によれば、遅延時間に
よる制約条件を満たす範囲内でトランジスタのチャネル
幅を減少させ、チップの消費電力を減少させることがで
きる低消費電力半導体集積回路を構成することができ
る。

【図面の簡単な説明】

【図１】第１の発明の実施例を表すフローを示す図。

【図２】第１の発明に対する従来の最適化の処理フロー
（トランジスタサイズの最適化）を示す図。

【図３】第１の発明に対する従来の配線形状決定方法に
より得られたテーパ形状配線例を示す図。

【図４】第２の発明の処理手順を示すフローチャート。

【図５】第２の発明の処理手順を示すレイアウト図。

【図６】第３の発明によるトランジスタのチャネル幅の
最適化を行なうためのフロー図。

【図７】第３の発明によるＣＭＯＳゲートアレイのゲー
トの例。

【図８】チャネル幅のことなるトランジスタについの説
明図。

【図９】トランジスタレベルの回路例。

【図１０】図９に対応するレイアウトパタン。

【図１１】チャネル幅を最適化されたトランジスタ。

【図１２】図１１に金属層を組合せた図。

【図１３】図１２を再配線した図。

【図１４】コンタクトに位置を揃えたライブラリパター
ンの一例。

【図１５】拡散層を接続した例

【符号の説明】

１ ビア ２ 配線 １７ Ｎチャネルトランジスタ １８ Ｐチャネルトランジスタ １９ ポリシリコンゲート ２０ Ｐ型拡散層 ２１ Ｎ型拡散層 ２２ ゲートアレイのゲート ２３ ポリシリコンゲート ２４ 拡散層 ２５ コンタクト孔をおける位置 ２６ コンタクト孔をおけなくなった位置 ２７ ポリシリコンと拡散層の距離 ２８ ポリシリコンと拡散層の距離 ２９ コンタクト孔とポリシリコンの距離 ３０ 金属層による配線 ３１ チャネル幅の最適化されたＮチャネル拡散層 ３２ チャネル幅の最適化されたＮチャネル拡散層 ３３ チャネル幅の最適化されたＰチャネル拡散層 ３４ チャネル幅の最適化されたＰチャネル拡散層 ３５ 金属層による配線 ３６ 再配線された金属層による配線３５ ３７ チャネル幅の最適化されたＰチャネル拡散層 ３８ チャネル幅の最適化されたＰチャネル拡散層 ３９ 拡散層による接続 ４０ 再配線された金属層による配線３６

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体集積回路のレイアウト配置・配線
   を行なう際に、この半導体集積回路の接続関係を示した
   ネットを構成するトランジスタと配線要素を抵抗と容量
   に置換し、各ネット毎に設定された遅延時間以内となる
   様に前記抵抗と容量を変更し前記トランジスタの大きさ
   と前記配線の幅を同時に決定することを特徴とする半導
   体集積回路最適化方法。
2. 【請求項２】 半導体集積回路を設計する際に初期回路
   パターンを生成し、この回路パターン中の素子のサイズ
   と配線の幅を所定の遅延時間以内となる範囲で縮小し、
   前記回路パターン中の素子の位置あるいは配線径路を配
   線長が短くなるように変更し、前記素子サイズと配線幅
   の縮小及び素子の位置と配線経路の変更により生じた回
   路パターンの隙間を埋めるべくコンパクションを行なう
   ことを特徴とする半導体集積回路最適化方法。
3. 【請求項３】 遅延時間による制約条件を満たす半導体
   集積回路の配置配線に基づき、与えられた半導体集積回
   路の各トランジスタを通過するすべての信号伝搬径路に
   ついて、遅延時間による制約条件を満たす範囲内でトラ
   ンジスタのチャネル幅を減少させることを特徴する半導
   体集積回路最適化方法。