JPH11265940A - 半導体集積回路の配線方法 - Google Patents
半導体集積回路の配線方法Info
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- JPH11265940A JPH11265940A JP10066380A JP6638098A JPH11265940A JP H11265940 A JPH11265940 A JP H11265940A JP 10066380 A JP10066380 A JP 10066380A JP 6638098 A JP6638098 A JP 6638098A JP H11265940 A JPH11265940 A JP H11265940A
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Abstract
(57)【要約】
【課題】本願発明では、半導体集積回路の概略配線の再
配線等の工程を極力減らすことを目的とする。 【解決手段】半導体チップ内の所定の条件の端子同士を
抽出し、この端子同士を配線する第１の詳細配線処理工
程と、半導体チップ内に概略配線格子を設定して、前記
第１の詳細配線処理工程の結果を基にして前記概略格子
内の配線の混雑度を見積る工程と、混雑度を基にして、
半導体チップ全面に概略配線経路を配線する工程と、第
１の詳細配線処理工程により配線された詳細配線を除い
た領域の配線処理を行う第２の詳細配線処理工程とを有
する。
配線等の工程を極力減らすことを目的とする。 【解決手段】半導体チップ内の所定の条件の端子同士を
抽出し、この端子同士を配線する第１の詳細配線処理工
程と、半導体チップ内に概略配線格子を設定して、前記
第１の詳細配線処理工程の結果を基にして前記概略格子
内の配線の混雑度を見積る工程と、混雑度を基にして、
半導体チップ全面に概略配線経路を配線する工程と、第
１の詳細配線処理工程により配線された詳細配線を除い
た領域の配線処理を行う第２の詳細配線処理工程とを有
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイ方式
或いはスタンダードセル方式の半導体集積回路の配線方
法において、計算機を用いてネットの配線経路を決定す
る方法に関する。
或いはスタンダードセル方式の半導体集積回路の配線方
法において、計算機を用いてネットの配線経路を決定す
る方法に関する。
【０００２】
【従来の技術】半導体集積回路は、所望の回路動作が得
られる様に論理機能や記憶機能を有するセルあるいはブ
ロックをチップ内に配置し、その入出力端子間をそれぞ
れ配線して構成されている。一般的なゲートアレイ方式
による半導体集積回路チップの概略溝成としてチップ上
に、セルが配置される領域、セル間の配線が施される領
域、および周辺に設けられた入出力回路の配置される領
域により構成されている。
られる様に論理機能や記憶機能を有するセルあるいはブ
ロックをチップ内に配置し、その入出力端子間をそれぞ
れ配線して構成されている。一般的なゲートアレイ方式
による半導体集積回路チップの概略溝成としてチップ上
に、セルが配置される領域、セル間の配線が施される領
域、および周辺に設けられた入出力回路の配置される領
域により構成されている。
【０００３】配線には複数の配線層が利用出来、水平・
垂直方向の配線にそれぞれ別の層が割り当てられるのが
一般的である。この様な半導体集積回路のレイアウ設計
では、電子計算機を用いて自動的にセルの配置や端子間
の配線を最適化するのが普通である。レイアウト工程に
於ける配置処理では、後の配線処理が客易とになる様に
セル配置を決定する。また、配線処理では配置処理によ
り決定されたセル配置位置に基づき、端子間の配線経路
をショートが発生しないように決定することになる。
垂直方向の配線にそれぞれ別の層が割り当てられるのが
一般的である。この様な半導体集積回路のレイアウ設計
では、電子計算機を用いて自動的にセルの配置や端子間
の配線を最適化するのが普通である。レイアウト工程に
於ける配置処理では、後の配線処理が客易とになる様に
セル配置を決定する。また、配線処理では配置処理によ
り決定されたセル配置位置に基づき、端子間の配線経路
をショートが発生しないように決定することになる。
【０００４】図７は従来の配線工程を示すフローチャー
トであり、図８〜図１０に従来の配線工程を示すレイア
ウト図を示す。従来の配線処理工程では、まず図８に示
すように半導体チップ１０１上に概略配線格子１０９を
設定する。概略配線格子１０９とは１０１を等間隔に分
割した仮想上の領域である。：フローチャート（１） 次に図９に示すように概略配線格子１０９上に大域的な
概略配線経路１１１を決定する。概略配線経路とは半導
体チップ１０１全面にわたる大まかな配線のことであ
る。：フローチャート（２） 次に図１０に示すように概略配線経路１１１を基にし
て、半導体チップ１０１上の分割された概略配線格子１
０９上の詳細な（ミクロ的な）ネットの詳細配線１１３
を行う。：フローチャート（３）
トであり、図８〜図１０に従来の配線工程を示すレイア
ウト図を示す。従来の配線処理工程では、まず図８に示
すように半導体チップ１０１上に概略配線格子１０９を
設定する。概略配線格子１０９とは１０１を等間隔に分
割した仮想上の領域である。：フローチャート（１） 次に図９に示すように概略配線格子１０９上に大域的な
概略配線経路１１１を決定する。概略配線経路とは半導
体チップ１０１全面にわたる大まかな配線のことであ
る。：フローチャート（２） 次に図１０に示すように概略配線経路１１１を基にし
て、半導体チップ１０１上の分割された概略配線格子１
０９上の詳細な（ミクロ的な）ネットの詳細配線１１３
を行う。：フローチャート（３）
【０００５】
【発明が解決しようとする課題】しかし、上記で説明し
たような従来の配線処理工程では、概略配線経路の割り
当てフローチャート（２）の段階で配線が完結するネッ
トの配線リソース消費分を正確に見積もれないため、チ
ップ上の配線が概略格子内で混雑する場所の評価を十分
に出来ないために、概略配線経路の割り当てが不適当と
なる可能性が生じてしまう。この状態で詳細配線を配線
した場合には、図１０に示すようにチップ上の配線混雑
筒所が集中して多数の配線ショ−トの発生が生ずる可能
性がある。また、この状態を避けるために配線のやり直
し等が必要となるが、配線のやり直しが生じた場合は、
再度概略配線経路の割り当て（２）を行わなければなら
ないため、設計期間が通常２倍程度以上かかってしまう
場合が生じる。この回避策として図１１に示すように、
既に１１３の詳細配線経路があらかじめ決まっていれ
ば、その経路を見積もることによって混雑した概略配線
格子１０９に概略配線１１１を通すことなく、図１１に
示すような概略配線１１１を割り当てることが出来る。
そこで本願発明では、半導体集積回路の概略配線の再配
線等の工程を極力減らすことを目的とする。
たような従来の配線処理工程では、概略配線経路の割り
当てフローチャート（２）の段階で配線が完結するネッ
トの配線リソース消費分を正確に見積もれないため、チ
ップ上の配線が概略格子内で混雑する場所の評価を十分
に出来ないために、概略配線経路の割り当てが不適当と
なる可能性が生じてしまう。この状態で詳細配線を配線
した場合には、図１０に示すようにチップ上の配線混雑
筒所が集中して多数の配線ショ−トの発生が生ずる可能
性がある。また、この状態を避けるために配線のやり直
し等が必要となるが、配線のやり直しが生じた場合は、
再度概略配線経路の割り当て（２）を行わなければなら
ないため、設計期間が通常２倍程度以上かかってしまう
場合が生じる。この回避策として図１１に示すように、
既に１１３の詳細配線経路があらかじめ決まっていれ
ば、その経路を見積もることによって混雑した概略配線
格子１０９に概略配線１１１を通すことなく、図１１に
示すような概略配線１１１を割り当てることが出来る。
そこで本願発明では、半導体集積回路の概略配線の再配
線等の工程を極力減らすことを目的とする。
【０００６】
【課題を解決するための手段】以上に示したような課題
を解決するために、本願発明に示す半導体集積回路の配
線方法は、半導体チップ全面の概略配線経路を配線する
概略配線工程と、半導体チップの分割された矩形内の詳
細配線経路を配線する詳細配線工程とを有する半導体集
積回路の配線方法において、半導体チップ内の所定の条
件の端子同士を抽出し、この端子同士を接続する第１の
詳細配線処理工程と、半導体チップ内に概略配線格子を
設定して、前記第１の詳細配線処理工程の結果を基にし
て前記概略格子内の配線の混雑度を見積る工程と、混雑
度を基にして、半導体チップ全面に概略配線経路を割り
当てる工程と、第１の詳細配線処理工程により配線され
た詳細配線を除いた領域の配線処理を行う第２の詳細配
線処理工程とを有することを特徴とする。
を解決するために、本願発明に示す半導体集積回路の配
線方法は、半導体チップ全面の概略配線経路を配線する
概略配線工程と、半導体チップの分割された矩形内の詳
細配線経路を配線する詳細配線工程とを有する半導体集
積回路の配線方法において、半導体チップ内の所定の条
件の端子同士を抽出し、この端子同士を接続する第１の
詳細配線処理工程と、半導体チップ内に概略配線格子を
設定して、前記第１の詳細配線処理工程の結果を基にし
て前記概略格子内の配線の混雑度を見積る工程と、混雑
度を基にして、半導体チップ全面に概略配線経路を割り
当てる工程と、第１の詳細配線処理工程により配線され
た詳細配線を除いた領域の配線処理を行う第２の詳細配
線処理工程とを有することを特徴とする。
【０００７】この半導体集積回路の配線方法によれば、
半導体集積回路のレイアウト設計に於いて、上記手段を
施す事により、小領域内で完結する詳細配線が既に施さ
れているため、これらを参照した概略経路の割り当てが
可能となり、詳細に配線混雑筒所をを避けながら概略経
路を割り当てることが出来る。
半導体集積回路のレイアウト設計に於いて、上記手段を
施す事により、小領域内で完結する詳細配線が既に施さ
れているため、これらを参照した概略経路の割り当てが
可能となり、詳細に配線混雑筒所をを避けながら概略経
路を割り当てることが出来る。
【０００８】更に本願発明に示す半導体集積回路の配線
方法は、一定の距離内にある端子同士を第１の詳細配線
工程で配線することを特徴とする。この特徴によれば、
予め一定数の詳細配線を概略配線に先んじて配線するこ
とが出来、概略格子内の混雑度を大まかに予想すること
が出来る。
方法は、一定の距離内にある端子同士を第１の詳細配線
工程で配線することを特徴とする。この特徴によれば、
予め一定数の詳細配線を概略配線に先んじて配線するこ
とが出来、概略格子内の混雑度を大まかに予想すること
が出来る。
【０００９】
【発明の実施の形態】本願発明に示す発明の実施の形態
を、図面を参照して以下に示す。図１は本願発明に示す
の半導体集積回路の配線工程を示すフローチャートであ
り、図２〜図６は本願発明に示す半導体集積回路の配線
工程を示すレイアウト図である。
を、図面を参照して以下に示す。図１は本願発明に示す
の半導体集積回路の配線工程を示すフローチャートであ
り、図２〜図６は本願発明に示す半導体集積回路の配線
工程を示すレイアウト図である。
【００１０】本願発明に示す半導体集積回路の配線処理
工程では、まず図２に示すように半導体チップ１上に、
パラメータで与えられる一定の小矩形内に１つのネット
の接続端子の全てが包含されている様な一定の条件の配
線ネットを抽出する。一定の条件の一例として、接続端
子同士の距離が一定距離内（例えば１０μｍ）の端子同
士３ｂを抽出する。これにより一定数の端子数を確保す
ることが出来る。：フローチャート（１） 次に、図３に示すように抽出された先行詳細配線ネット
の端子３ｂ同士を接続して先行詳細配線７を行う。：フ
ローチャート（２） 次に、図４に示すように半導体チップ１上に概略配線格
子９を設定する。概略配線格子９とは半導体チップ１を
等間隔に分割した仮想領域である。また、本願発明では
先行詳細配線７が１つのブロック内に含まれるように、
概略配線格子９の領域を設定することも出来る。：フロ
ーチャート（３） 次に、先行詳細配線７及び半導体チップ１上にあるＲＡ
Ｍ５等の素子を考慮に入れて、概略配線格子９内の配線
混雑度を見積もる。配線混雑度はパラメータで表示さ
れ、概略配線格子毎に情報として蓄積される。：フロー
チャート（４） 次に図５に示すように、概略配線格子９内の混雑度の評
価値を基にして、端子３ａ同士を接続して半導体チップ
１全面の概略配線経路１１を決定する。概略配線経路１
１は、混雑度の小さい概略格子を選択するように配線さ
れる。：フローチャート（５） 次に、図６に示すように概略配線格子９内の残された領
域の詳細配線１３を配線して半導体集積回路の配線工程
を終了する。：フローチャート（６） 本願発明によれば、半導体集積回路のレイアウト設計に
おいて、上記手段を施す事により、小領域内で完結する
詳細配線が既に施されているため、これらを参照した概
略経路の割り当てが可能となり、従来よりも詳細に配線
混雑筒所を避けながら概略経路を割り当てることができ
る。これにより、半導体チップ上の配線ショートを極力
削減する事が可能となる。
工程では、まず図２に示すように半導体チップ１上に、
パラメータで与えられる一定の小矩形内に１つのネット
の接続端子の全てが包含されている様な一定の条件の配
線ネットを抽出する。一定の条件の一例として、接続端
子同士の距離が一定距離内（例えば１０μｍ）の端子同
士３ｂを抽出する。これにより一定数の端子数を確保す
ることが出来る。：フローチャート（１） 次に、図３に示すように抽出された先行詳細配線ネット
の端子３ｂ同士を接続して先行詳細配線７を行う。：フ
ローチャート（２） 次に、図４に示すように半導体チップ１上に概略配線格
子９を設定する。概略配線格子９とは半導体チップ１を
等間隔に分割した仮想領域である。また、本願発明では
先行詳細配線７が１つのブロック内に含まれるように、
概略配線格子９の領域を設定することも出来る。：フロ
ーチャート（３） 次に、先行詳細配線７及び半導体チップ１上にあるＲＡ
Ｍ５等の素子を考慮に入れて、概略配線格子９内の配線
混雑度を見積もる。配線混雑度はパラメータで表示さ
れ、概略配線格子毎に情報として蓄積される。：フロー
チャート（４） 次に図５に示すように、概略配線格子９内の混雑度の評
価値を基にして、端子３ａ同士を接続して半導体チップ
１全面の概略配線経路１１を決定する。概略配線経路１
１は、混雑度の小さい概略格子を選択するように配線さ
れる。：フローチャート（５） 次に、図６に示すように概略配線格子９内の残された領
域の詳細配線１３を配線して半導体集積回路の配線工程
を終了する。：フローチャート（６） 本願発明によれば、半導体集積回路のレイアウト設計に
おいて、上記手段を施す事により、小領域内で完結する
詳細配線が既に施されているため、これらを参照した概
略経路の割り当てが可能となり、従来よりも詳細に配線
混雑筒所を避けながら概略経路を割り当てることができ
る。これにより、半導体チップ上の配線ショートを極力
削減する事が可能となる。
【００１１】また、本願発明では概略配線格子９内の混
雑度をある程度正確に把握しているため、概略配線経路
の再配線をするようなことを極力防ぐことが出来るた
め、従来に比べて半導体集積回路の設計期間を飛躍的に
短縮することが可能となる。尚、本願発明は上記した実
施例に限られるものではなく、その趣旨を逸脱しない範
囲で種々変形して実施することができる。
雑度をある程度正確に把握しているため、概略配線経路
の再配線をするようなことを極力防ぐことが出来るた
め、従来に比べて半導体集積回路の設計期間を飛躍的に
短縮することが可能となる。尚、本願発明は上記した実
施例に限られるものではなく、その趣旨を逸脱しない範
囲で種々変形して実施することができる。
【００１２】
【発明の効果】以上述べた様に本願発明によれば、半導
体集積回路のレイアウト設計に於いて、上記手段を施す
事により、小領域内で完結する詳細配線が既に施されて
いるため、これらを参照した概略経路の割り当てが可能
となり、従来よりも詳細に配線混雑箇所を避けながら概
略経路を割り当てることができる。これにより、半導体
チップ上の配線ショートを極力削減する事が可能とな
る。
体集積回路のレイアウト設計に於いて、上記手段を施す
事により、小領域内で完結する詳細配線が既に施されて
いるため、これらを参照した概略経路の割り当てが可能
となり、従来よりも詳細に配線混雑箇所を避けながら概
略経路を割り当てることができる。これにより、半導体
チップ上の配線ショートを極力削減する事が可能とな
る。
【図１】図１は本願発明に示す半導体集積回路の配線方
法の概略を示すフローチャートである。
法の概略を示すフローチャートである。
【図２】図２は本願発明に示す半導体集積回路の一連の
配線方法を示すレイアウト図である。
配線方法を示すレイアウト図である。
【図３】図３は本願発明に示す半導体集積回路の一連の
配線方法を示すレイアウト図である。
配線方法を示すレイアウト図である。
【図４】図４は本願発明に示す半導体集積回路の一連の
配線方法を示すレイアウト図である。
配線方法を示すレイアウト図である。
【図５】図５は本願発明に示す半導体集積回路の一連の
配線方法を示すレイアウト図である。
配線方法を示すレイアウト図である。
【図６】図６は本願発明に示す半導体集積回路の一連の
配線方法を示すレイアウト図である。
配線方法を示すレイアウト図である。
【図７】図７は従来の半導体集積回路の配線方法の概略
を示すフローチャートである。
を示すフローチャートである。
【図８】図８は従来の半導体集積回路の一連の配線方法
を示すレイアウト図である。
を示すレイアウト図である。
【図９】図９は従来の半導体集積回路の一連の配線方法
を示すレイアウト図である。
を示すレイアウト図である。
【図１０】図１０は従来の半導体集積回路の一連の配線
方法を示すレイアウト図である。
方法を示すレイアウト図である。
【図１１】図１１は従来の半導体集積回路の一連の配線
方法で発生する問題を回避するための方法を示すレイア
ウト図である。
方法で発生する問題を回避するための方法を示すレイア
ウト図である。
１ 半導体チップ ３ａ, ３ｂ 端子 ５ ＲＡＭ ７ 先行詳細配線 ９ 概略配線格子 １１ 概略配線 １３ 詳細配線
Claims (5)
- 【請求項１】半導体チップ全面の概略配線経路を配線す
る概略配線工程と、半導体チップの分割された矩形内の
詳細配線経路を配線する詳細配線工程とを有する半導体
集積回路の配線方法において、半導体チップ内の所定の
条件の端子同士を抽出し、この端子同士を接続する第１
の詳細配線処理工程と、前記半導体チップ内に概略配線
格子を設定して、前記第１の詳細配線処理工程の結果を
基にして前記概略格子内の配線の混雑度を見積る工程
と、この混雑度を基にして、前記半導体チップ全面に概
略配線経路を配線する工程と、前記第１の詳細配線処理
工程により配線された詳細配線を除いた領域の配線処理
を行う第２の詳細配線処理工程とを有することを特徴と
する半導体集積回路の配線方法。 - 【請求項２】前記所定の条件の端子同士とは、所定の間
隔以内の距離にある端子同士であることを特徴とする請
求項１記載の半導体集積回路の配線方法。 - 【請求項３】前記混雑度とは、前記概略格子内の第１の
詳細配線処理工程により配線された詳細配線及び前記概
略格子内の素子の混雑度を判定するパラメータであるこ
とを特徴とする請求項１記載の半導体集積回路の配線方
法。 - 【請求項４】前記所定の条件の端子同士とは、前記概略
配線格子の形状を更に整数倍に縮小した矩形内の端子同
士であることを特徴とする請求項１記載の配線方法。 - 【請求項５】前記所定の条件の端子同士とは、一つのネ
ットで配線すべき端子対を包含する矩形の周囲長が一定
値以下となる端子同士であることを特徴とする請求項１
記載の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06638098A JP3570883B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体集積回路の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06638098A JP3570883B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体集積回路の配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265940A true JPH11265940A (ja) | 1999-09-28 |
| JP3570883B2 JP3570883B2 (ja) | 2004-09-29 |
Family
ID=13314177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06638098A Expired - Fee Related JP3570883B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体集積回路の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3570883B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543260B2 (en) | 2005-06-28 | 2009-06-02 | Kabushiki Kaisha Toshiba | Design supporting system of semiconductor integrated circuit, method of designing semiconductor integrated circuit, and computer readable medium for supporting design of semiconductor integrated circuit |
| US7634751B2 (en) | 2005-12-14 | 2009-12-15 | Kabushiki Kaisha Toshiba | Replacing single-cut via into multi-cut via in semiconductor integrated circuit design |
-
1998
- 1998-03-17 JP JP06638098A patent/JP3570883B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7543260B2 (en) | 2005-06-28 | 2009-06-02 | Kabushiki Kaisha Toshiba | Design supporting system of semiconductor integrated circuit, method of designing semiconductor integrated circuit, and computer readable medium for supporting design of semiconductor integrated circuit |
| US7634751B2 (en) | 2005-12-14 | 2009-12-15 | Kabushiki Kaisha Toshiba | Replacing single-cut via into multi-cut via in semiconductor integrated circuit design |
| US8171445B2 (en) | 2005-12-14 | 2012-05-01 | Kabushiki Kaisha Toshiba | Replacing single-cut via into multi-cut via in semiconductor integrated circuit design |
| US8386970B2 (en) | 2005-12-14 | 2013-02-26 | Kabushiki Kaisha Toshiba | Replacing single-cut via into multi-cut via in semiconductor integrated circuit design |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3570883B2 (ja) | 2004-09-29 |
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