JPS6353947A - 半導体集積回路の配線方法 - Google Patents
半導体集積回路の配線方法Info
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- JPS6353947A JPS6353947A JP19706786A JP19706786A JPS6353947A JP S6353947 A JPS6353947 A JP S6353947A JP 19706786 A JP19706786 A JP 19706786A JP 19706786 A JP19706786 A JP 19706786A JP S6353947 A JPS6353947 A JP S6353947A
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- Japan
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- wiring
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- 238000000034 method Methods 0.000 title claims description 22
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明はビルディングブロック方式でレイアウトされ
る半導体集積回路の配線方法に関する。
る半導体集積回路の配線方法に関する。
（従来の技術）
ＬＳＩのレイアウトにおいて、スタンダードセル方式で
ブロックを複数個構成し、さらにそれらのブロック間を
自ｍｊ配線することによって、ＬＳＩチップを構成する
方式がある。この方式を用いるに当って配線領域を圧縮
する一方法として、「半導体集積回路装置における配線
方法」が発明されて％’する。この発明によれば、第
図のように、ブロック間のチャネルを配線する際に、ブ
ロック間のチャネルに隣接するブロックの最上段（また
は最下段）のチャネルの全部または一部の領域をこのチ
ャネルに統合し、この統合した領域内にある配線処理の
終了した結果を一旦消去し、次にこの統合した領域内の
結線要求を新たに作成し、この統合領域でチャネル配線
法によって配線することになる。
ブロックを複数個構成し、さらにそれらのブロック間を
自ｍｊ配線することによって、ＬＳＩチップを構成する
方式がある。この方式を用いるに当って配線領域を圧縮
する一方法として、「半導体集積回路装置における配線
方法」が発明されて％’する。この発明によれば、第
図のように、ブロック間のチャネルを配線する際に、ブ
ロック間のチャネルに隣接するブロックの最上段（また
は最下段）のチャネルの全部または一部の領域をこのチ
ャネルに統合し、この統合した領域内にある配線処理の
終了した結果を一旦消去し、次にこの統合した領域内の
結線要求を新たに作成し、この統合領域でチャネル配線
法によって配線することになる。
このような配線方法を採用すれば、配線領域を圧縮し、
ブロック間にまたがる配線の迂回を減少させるという効
果が得られるが、一方、ブロックの内と外の境界が不明
確になるという問題点がある。第３図（ａ）のように、
チャネル統合前はブロックの内と外との境界があり、ブ
ロック間の配線５と、ブロック内の配線６とは、明確に
区別されている。これに対してチャネル統合後の配線第
３図（ｂ）では、ブロックの内と外とが不明確である。
ブロック間にまたがる配線の迂回を減少させるという効
果が得られるが、一方、ブロックの内と外の境界が不明
確になるという問題点がある。第３図（ａ）のように、
チャネル統合前はブロックの内と外との境界があり、ブ
ロック間の配線５と、ブロック内の配線６とは、明確に
区別されている。これに対してチャネル統合後の配線第
３図（ｂ）では、ブロックの内と外とが不明確である。
統合領域７をすべてブロック間のチャネルと考えること
もできるが、ブロック内のセル同士だけを接続するネッ
ト６もブロック間のチャネルに配線されることになり、
矛盾を生ずる。
もできるが、ブロック内のセル同士だけを接続するネッ
ト６もブロック間のチャネルに配線されることになり、
矛盾を生ずる。
（発明が解決しようとする問題点）
以上述べたように上記配線方法ではブロック内のセル同
士をつなぐネットがブロック間のチャネルに配線される
という問題があった。本発明は、ブロック内のセル同士
をつなぐネットの配線方法を工夫することにより、上記
問題点を解消することを目的とする。
士をつなぐネットがブロック間のチャネルに配線される
という問題があった。本発明は、ブロック内のセル同士
をつなぐネットの配線方法を工夫することにより、上記
問題点を解消することを目的とする。
（問題点を解決するための手段）
上記目的を達成するために本発明においては、スタンダ
ードセルで構成されるブロック内のレイアウトにおいて
、ブロック内のセル同士をつなぐネットは、最上チャネ
ル・最下チャネルには割当てないことを特徴とする。
ードセルで構成されるブロック内のレイアウトにおいて
、ブロック内のセル同士をつなぐネットは、最上チャネ
ル・最下チャネルには割当てないことを特徴とする。
（作 用）
本発明においては、ブロック内の最上チャネル・最下チ
ャネルブロック内のセル同士をつなぐネットが存在しな
いため、ブロック間のチャネルとブロック内の最上チャ
ネル・最下チャネルを統合してチャネル配線を行なって
も、ブロック間チャネルにブロック内のネットが配線さ
れるという矛盾を生ずることがない。
ャネルブロック内のセル同士をつなぐネットが存在しな
いため、ブロック間のチャネルとブロック内の最上チャ
ネル・最下チャネルを統合してチャネル配線を行なって
も、ブロック間チャネルにブロック内のネットが配線さ
れるという矛盾を生ずることがない。
（実施例）
以下、本発明の詳細については１図面を用いて説明する
。第１図（、）は、本発明によるレイアウトを示した模
式図であり、第２図は、上記レイアウトを実現するため
の処理手順を示したフロー図である。
。第１図（、）は、本発明によるレイアウトを示した模
式図であり、第２図は、上記レイアウトを実現するため
の処理手順を示したフロー図である。
第１図（ａ）におけるブロック１の内部の配線を行なう
手順を順を追って説明する。配線を行なう際には、各ネ
ットをどのチャネルに割当てるかを決定する概略配線処
理と、チャネル内でのネットの詳細な位置を決める詳細
配線処理とが必要である。
手順を順を追って説明する。配線を行なう際には、各ネ
ットをどのチャネルに割当てるかを決定する概略配線処
理と、チャネル内でのネットの詳細な位置を決める詳細
配線処理とが必要である。
概略配線処理の際には、ネットを一本ずつ選んで、その
配線径路を決定するが、その際、そのネットが、ブロッ
ク１の外部と接続しているがあるいはブロック１内のセ
ル間だけを接続しているかを判断する。第１図（ａ）に
おいて、５はブロック１外部と接続しているネット、６
はブロック１内部のセル間だけ髪接続しているネットで
ある。ブロック１内部のセル同士を接続しているネット
６の場合には、ブロック１の最上あるいは最下チャネル
４には配線径路を割当てないように、概略配線径路を決
定する。ブロック１外部と接続しているネット５につい
ては、特に制限を設けず、最上あるいは最下チャネル４
も含めて概略配線径路を決定する１以上の処理を全ネッ
トについて繰返し、すべてのネットがチャネルに割当て
られたら、各チャネル内での詳則配腺を行なう。
配線径路を決定するが、その際、そのネットが、ブロッ
ク１の外部と接続しているがあるいはブロック１内のセ
ル間だけを接続しているかを判断する。第１図（ａ）に
おいて、５はブロック１外部と接続しているネット、６
はブロック１内部のセル間だけ髪接続しているネットで
ある。ブロック１内部のセル同士を接続しているネット
６の場合には、ブロック１の最上あるいは最下チャネル
４には配線径路を割当てないように、概略配線径路を決
定する。ブロック１外部と接続しているネット５につい
ては、特に制限を設けず、最上あるいは最下チャネル４
も含めて概略配線径路を決定する１以上の処理を全ネッ
トについて繰返し、すべてのネットがチャネルに割当て
られたら、各チャネル内での詳則配腺を行なう。
上記配線処理の結果として、第１図（ａ）のように、ブ
ロック１内部のネット６は、ブロックの最上あるいは最
下チャネル４には存在しないレイアウトが得られる。そ
の後、ブロック間チャネル３とブロックの最上あるいは
最下チャネル４を統合して、第１図０のようにチャネル
配線を行なっても、統合されたブロック間チャネル７に
は、ブロック間のネットのみ存在し、ブロック内部のセ
ル同士をつなぐネット６は、ブロック外にはみ出すこと
はなく、矛盾を生じない。
ロック１内部のネット６は、ブロックの最上あるいは最
下チャネル４には存在しないレイアウトが得られる。そ
の後、ブロック間チャネル３とブロックの最上あるいは
最下チャネル４を統合して、第１図０のようにチャネル
配線を行なっても、統合されたブロック間チャネル７に
は、ブロック間のネットのみ存在し、ブロック内部のセ
ル同士をつなぐネット６は、ブロック外にはみ出すこと
はなく、矛盾を生じない。
以上述べたように、本発明によれば、ブロック内のセル
同士を接続するネットがブロック間のチャネルに配線さ
れることがない。このことによって、各ブロックを別個
ライブラリに登録する際にブロック内の領域のみを登録
すれば、完結したレイアウトのブロックが得られるとい
う効果が得られる。
同士を接続するネットがブロック間のチャネルに配線さ
れることがない。このことによって、各ブロックを別個
ライブラリに登録する際にブロック内の領域のみを登録
すれば、完結したレイアウトのブロックが得られるとい
う効果が得られる。
第１図は、本発明の一実施例を示す模式図、第２図は本
発明の一実施例の処理手順を示すフロー図、第３図は従
来例を示す模式図である。 １・・・ブロック ２・・・セル行３・・・ブロ
ック間チャネル ４・・・ブロックの最上・最下チャネル５・・・ブロッ
ク間のネット ６・・・ブロック内のセル同士を接続するネット７・・
・統合されたブロック間チャネル（ＣＬン （ｂン 第 １ 図 第 ２ 図
発明の一実施例の処理手順を示すフロー図、第３図は従
来例を示す模式図である。 １・・・ブロック ２・・・セル行３・・・ブロ
ック間チャネル ４・・・ブロックの最上・最下チャネル５・・・ブロッ
ク間のネット ６・・・ブロック内のセル同士を接続するネット７・・
・統合されたブロック間チャネル（ＣＬン （ｂン 第 １ 図 第 ２ 図
Claims (1)
- スタンダードセル方式でレイアウトされるブロックの配
線に於いて、ブロック内のセル同士のみを接続するネッ
トの配線は、最上段のチャネルにも最下段のチャネルに
も割当てないことを特徴とする半導体集積回路の配線方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19706786A JPS6353947A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19706786A JPS6353947A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路の配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6353947A true JPS6353947A (ja) | 1988-03-08 |
Family
ID=16368164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19706786A Pending JPS6353947A (ja) | 1986-08-25 | 1986-08-25 | 半導体集積回路の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6353947A (ja) |
-
1986
- 1986-08-25 JP JP19706786A patent/JPS6353947A/ja active Pending
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