KR100211650B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100211650B1
KR100211650B1 KR1019960009290A KR19960009290A KR100211650B1 KR 100211650 B1 KR100211650 B1 KR 100211650B1 KR 1019960009290 A KR1019960009290 A KR 1019960009290A KR 19960009290 A KR19960009290 A KR 19960009290A KR 100211650 B1 KR100211650 B1 KR 100211650B1
Authority
KR
South Korea
Prior art keywords
etching
plasma
dummy
wafer
semiconductor device
Prior art date
Application number
KR1019960009290A
Other languages
English (en)
Other versions
KR970067693A (ko
Inventor
문홍배
이광호
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960009290A priority Critical patent/KR100211650B1/ko
Publication of KR970067693A publication Critical patent/KR970067693A/ko
Application granted granted Critical
Publication of KR100211650B1 publication Critical patent/KR100211650B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Abstract

웨이퍼의 특정한 층에 더미(Dummy) 식각영역 패턴을 형성하여 플라즈마를 이용한 식각을 개선시키는 반도체 소자의 제조방법에 관한 것이다.
본 발명은, 소자형성을 위하여 웨이퍼 상에 형성되는 특정 층을 플라즈마 식각을 이용하여 소정 패턴으로 형성시킬 때 상기 웨이퍼 상의 칩별 소자분리 영역에 전하를 펌핑시키는 더미(Dummy) 식각영역 패턴을 형성시켜 플라즈마 식각을 수행시킴을 특징으로 한다.
따라서, 플라즈마를 이용한 식각공정시, 플라즈마의 불균형과 양전하 축적에 의해서 발생하는 식각불량, 문턱전압이동, 하부막질의 파괴가 방지되어 제조되는 반도체 소자의 불량을 방지하고 신뢰성을 극대화 할 수 있다는 효과가 있다.

Description

반도체 소자의 제조방법
제1(a)도 내지 (c)도는 종래의 반도체 플라즈마 식각에 의해서 게이트전극이 형성되는 것을 순서적으로 나타내는 웨이퍼 칩 단면도이다.
제2도는 본 발명에 따른 반도체 소자의 제조방법의 실시예에 의하여 제조된 칩별 전하 펌핑영역을 갖는 반도체 소자를 나타내는 도면이다.
제3도 내지 제6도는 본 발명에 따른 실시예가 제조 공정 순서별로 적용된 경우를 나타내는 웨이퍼 칩 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10, 22 : 웨이퍼 12, 24 : 게이트 산화막
14, 28 : 게이트층 16 : 포토레지스트
20 : 창 21 : 더미 식각영역 패턴
26 : 더미 게이트 29 : 산화물질 중착층
30 : 더미 콘택 32 : 콘택
34 : 더미 금속막 36 : 금속막
37 : 질화막 38 : 더미 패드영역
40 : 패드영역
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 웨이퍼의 특정한 층에 더미(Dummy) 식각영역 패턴을 형성하여 플라즈마를 이용한 식각을 개선시키는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 플라즈마(Plasma)는 완전히 또는 부분적으로 이온화된 가스로서 이온, 전자 그리고 중성자, 원자단이 공존하는 상태이다. 고주파를 이용한 플라즈마 식각은 공정챔버 내의 음의 전압이 인가된 전극으로부터 전계방출되는 자유전자에 의하여 시작된다. 자유전자는 전계에 의하여 운동에너지를 얻어 가속되고 자유전자가 가스를 통과하여 지나가는 동안에 가스분자와 충돌하여 에너지를 잃으며 가스분자에 에너지를 전달한다. 그래서 가스분자에 전달된 에너지는 가스분자를 이온화시켜 플라즈마를 발생한다. 플라즈마 상태의 양전하와 접촉된 영역은 반응하여 식각된다.
제1(a)도 내지 (c)도는 종래의 반도체 플라즈마 식각에 의해서 게이트전극을 형성하기 위한 웨이퍼 칩 단면도이다.
제1(a)도를 참조하면, MOS 트랜지스터를 제작하기 위하여 웨이퍼(10) 상에 얇은 절연막인 게이트 산화막(12)이 형성된다. 그리고 폴리실리콘, 폴리사이드 등의 도전성을 가지는 성분이 게이트 산화막(12) 상부에 증착되어 게이트층(14)으로 형성된다. 그리고 포토 레지스트(Photo Resist : 16)가 게이트층(14)의 상부에 도포된 후, 통상의 사진공정을 통해서 게이트전극이 형성될 부위의 포토 레지스트(16)는 남기고 다른 부위의 포토 레지스트(16)는 제거한다.
제1(b)도를 참조하면, 게이트전극이 형성될 부위에 포토 레지스트(16)가 도포된 상태에서 플라즈마를 이용한 식각공정이 이루어진다.
즉 플라즈마 상태의 양전하는 게이트층(14)의 노출된 부분과 접촉하여 식각이 진행된다.
이때 누설 등의 장비의 결함과 다른 원인에 의해서 국부적으로 플라즈마상태의 불균형이 발생하면, 게이트층(14)의 끝점(End Point)까지 식각된후 양전하는 축적(Build up)된다. 많이 축적된 양전하는 불균형 플라즈마에 의하여 아킹(Arcking)을 발생시키고, 축적되는 양전하의 양에 따라 심한 경우 게이트 산화막(12)이 제1(c)도와 같이 파괴(Break down)되거나, 문턱전압이 이동되는 등 장치의 신뢰성이 열화된다.
제1(a)도 내지 (c)도와 같이 게이트폴리를 식각하는 경우 외에도 이같은 현상들이 불균일한 플라즈마에 의하여 발생된다. 구체적으로 콘택(Contact)식각시 그라운드에 연결되는 전체영역이 협소하기 때문에 국부적으로 아킹 및 웨이퍼 상의 손상이 심각하게 발생되고 있고, 메탈(Metal)의 경우도 콘택에서와 같이 협소한 면적으로 그라운드와 연결되어 있으므로 동일한 아킹 및 웨이퍼 손상이 발생되며, 더욱이 패드(Pad) 식각때에는 전술한 플라즈마 불균형이 심화되어 패드의 과식각이나 불식각(Unetch) 현상이 발생되었다. 그러므로 종래와 같은 플라즈마 불균형에 의하여 반도체 장치의 신뢰성이 극히 열화되는 문제점이 있었다.
본 발명의 목적은, 플라즈마 식각공정 과정에서 플라즈마의 불균형과 양전하 축적으로 발생하는 막질의 식각불량 및 하부 막질의 파괴를 방지하는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 소자형성을 위하여 웨이퍼 상에 형성되는 특정 층을 플라즈마 식각을 이용하여 소정 패턴으로 형성시킬 때 상기 웨이퍼 상의 칩별 소자분리영역에 전하를 펌핑시키는 더미(Dummy) 식각영역 패턴을 형성시켜 플라즈마 식각을 수행시키도록 이루어진다.
상기 더미 식각영역 패턴은 게이트전극, 콘택, 금속막 및 패드 형성시 형성됨이 바람직하다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 반도체 소자의 제조방법의 실시예에 의해서 제조된 칩별 전하 펌핑영역을 갖는 반도체 소자를 나타내는 도면이다.
제2도를 참조하면, 소자형성을 위하여 반도체 소자제조공정을 수행하는 웨이퍼(22)의 칩별 소자분리영역에 양전하가 펌핑(Pumping)되는 더미(Dummy) 식각영역 패턴(21)이 형성되어 있다.
따라서, 플라즈마 식각공정 과정에서 누설 등의 장치의 결함과 다른 원인에 의해서 발생하는 플라즈마 불균형상태 하에서 국부적으로 편중되어 존재하는 양전하가 웨이퍼(22) 상의 더미 식각영역 패턴(21)을 통해서 펌핑된다. 그러므로 편중되어 존재하는 양전하의 수는 감소되어 불균일한 플라즈마에 의한, 식각불량, 아킹 또는 문턱전압이동 등이 발생하지 않는다.
제3도는 본 발명이 게이트 에칭에 적용된 예를 나타내는 것이다.
제3도를 참조하면, 웨이퍼(22) 상에 소자분리를 위한 창(20)이 형성된 게이트 산화막(24) 상에 도전성 물질이 증착되고, 사진식각공정을 수행하여 더미 게이트(26)와 게이트(28)가 형성된다.
상기와 같이 소자분리를 위한 창(20)이 형성된 게이트 산화막(24) 사이에 더미 게이트(26)를 형성시키면, 게이트전극 형성을 위한 플라즈마 식각공정 과정에서 플라즈마의 불균형이 발생하여도 다수의 양전하가 더미 게이트(26)를 통하여 펌핑된다.
즉 다수의 양전하가 더미 게이트(26)로 이동되어 펌핑되므로 게이트층(26)에 양전하의 축적이 발생되지 않아서 식각불량 및 아킹 또는 문턱전압 이동이 발생되지 않는다.
제4도는 본 발명이 웨이퍼 상의 콘택(Contact) 식각에 적용된 예를 설명하기 위한 도면이다.
제4도를 참조하면, 웨이펴(22) 상에 산화물질을 증착한 후 통상의 사진식각공정을 통하여 소자의 전극 연결을 위한 콘택(32)이 산화물질 증착층(29)에 형성되고, 이와 더불어 양전하가 펌핑되는 영역인 더미 콘택(30)이 산화물질 중착층(29)에 형성된다.
따라서, 플라즈마 사진식각공정을 수행할때, 콘택(32)에 축적된 다수의 양전하가 더미 콘택(30)을 통해서 펌핑된다. 따라서 양전하가 콘택(32)에 축적되지 않으므로 불균일한 플라즈마에 의한 식각불량, 또는 문턱전압이동 등이 발생하지 않는다.
제5도는 본 발명이 금속막 식각에 적용된 예를 나타내는 것이다.
제5도를 참조하면, 웨이퍼(22) 상의 콘택 형성부분에 금속물질을 도포하고 통상의 사진에칭공정을 수행하여 더미 금속막(34)과 금속막(36)을 형성한다.
따라서, 사진식각공정때에 플라즈마 상태의 양전하가 더미 금속막(34)을 통하여 펌핑된다. 그러므로 불균일한 플라즈마 상태에서의 아킹 또는 식각불량 등의 신뢰성 문제가 발생하지 않는다.
제6도는 본 발명이 패드 에칭에 적용된 예를 나타내는 것이다.
제6도를 참조하면, 더미 금속막(34)과 금속막(36)이 형성된 웨이퍼(22) 상에 질화막(37)을 도포한 후 통상의 사진식각공정에 의해서 더미 금속막(34) 상에 더미 패드영역(38)을 형성하고 금속막(36) 상에 패드영역(40)을 형성한다.
따라서, 집적회로와 외부단자를 연결시키는 패드영역(40)을 플라즈마 식각으로 형성할때, 다수의 양전하가 더미 패드영역(38)을 통하여 발출되므로 패드영역(40)에서 식각불량과 같은 문제가 발생되지 않는다.
본 발명에 의하면, 플라즈마를 이용한 식각공정시, 플라즈마의 불균형과 양전하 축적에 의해서 발생하는 식각불량, 문턱전압이동, 하부막질의 파괴가 방지되어 제조되는 반도체 소자의 불량을 방지하고 신뢰성을 극대화 할 수 있다는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연하다.

Claims (5)

  1. 소자형성을 위하여 웨이퍼 상에 형성된 특정층을 플라즈마 식각을 이용하여 식각하는 반도체 소자의 제조방법에 있어서, 상기 웨이퍼의 칩별 소자분리영역에 더미(Dummy) 식각영역 패턴을 형성하여 상기 더미 식각영역 패턴을 통해서 전하를 펌핑시키며 플라즈마 식각을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 더미 식각영역 패턴은 게이트전극 형성시 형성됨을 특징으로 하는 상기 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 더미 식각영역 패턴은 콘택 형성시 형성됨을 특징으로 하는 상기 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 더미 식각영역 패턴은 금속막 형성시 형성됨을 특징으로 하는 상기 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 더미 식각영역 패턴은 패드 형성시 형성됨을 특징으로 하는 상기 반도체 소자의 제조방법.
KR1019960009290A 1996-03-29 1996-03-29 반도체 소자의 제조방법 KR100211650B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960009290A KR100211650B1 (ko) 1996-03-29 1996-03-29 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960009290A KR100211650B1 (ko) 1996-03-29 1996-03-29 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR970067693A KR970067693A (ko) 1997-10-13
KR100211650B1 true KR100211650B1 (ko) 1999-08-02

Family

ID=19454553

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960009290A KR100211650B1 (ko) 1996-03-29 1996-03-29 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100211650B1 (ko)

Also Published As

Publication number Publication date
KR970067693A (ko) 1997-10-13

Similar Documents

Publication Publication Date Title
US6884670B2 (en) Dry etching with reduced damage to MOS device
KR100340879B1 (ko) 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법
KR19980063956A (ko) 플라즈마 손상을 억제하기 위한 보호 구조
KR100211650B1 (ko) 반도체 소자의 제조방법
US5843827A (en) Method of reducing dielectric damage from plasma etch charging
KR0142118B1 (ko) 반도체 메모리 소자 제조방법
US20020037651A1 (en) Method for minimizing damage of process charging phenomena
US6028005A (en) Methods for reducing electric fields during the fabrication of integrated circuit devices
KR20030000592A (ko) Ｓｔｉ/ｄｔｉ 구조를 갖는 반도체 소자의 제조방법
US5972755A (en) Electrostatic protection component and manufacturing method
KR100274355B1 (ko) 반도체소자의워드라인형성방법
KR100807082B1 (ko) 반도체 소자의 콘택 형성 방법
KR100213224B1 (ko) 리메인 게이트전극용 폴리실리콘층을 이용한 게이트산화막의 열화방지방법
KR20000045482A (ko) 반도체소자의 식각방법
KR100324325B1 (ko) 정전방전방지용 모스 트랜지스터 제조방법
KR20010081436A (ko) 반도체 장치의 다마신 배선 형성 방법
KR100437832B1 (ko) 반도체 소자의 금속배선 형성방법
KR100249169B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100237759B1 (ko) 플라즈마 식각시의 아크 발생을 방지하는 반도체 소자 제조 방법
KR100436053B1 (ko) 반도체장치제조방법
KR100268944B1 (ko) 반도체소자의 제조방법
KR100223766B1 (ko) 반도체 장치의 콘택홀 형성방법
KR100239452B1 (ko) 반도체 소자의 제조방법
KR100204425B1 (ko) 정전하 방전 반도체 소자 및 그의 제조방법
KR20020058521A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070418

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee